專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具備在絕緣膜上的半導(dǎo)體層中形成的MIS(MetalInsulator Semiconductor金屬絕緣體半導(dǎo)體)晶體管的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
在絕緣膜上形成有單晶硅膜的襯底，即所謂SOI(Silicon On Insulator絕緣體基硅)襯底，作為可以實(shí)現(xiàn)高性能的半導(dǎo)體器件，早就成為研究的對(duì)象。近年來(lái)，隨著晶片技術(shù)的發(fā)展，現(xiàn)在已經(jīng)盛行討論該SOI襯底的應(yīng)用方法。
圖21和圖22表示現(xiàn)有技術(shù)具備NMOS晶體管的半導(dǎo)體器件的平面圖。圖23表示沿示于圖21和圖22的XXIII-XXIII線的半導(dǎo)體器件剖面圖。另外，圖21和圖22中，省略了布線、接觸和層間絕緣膜。
如圖21-23所示，已形成了SOI襯底14。該SOI襯底14是由支承襯底11上形成的埋入氧化膜12和該埋入氧化膜12上形成的半導(dǎo)體層13構(gòu)成。在半導(dǎo)體層13內(nèi)的器件區(qū)域16內(nèi)形成P-型襯底電位控制層17。該襯底電位控制層17上，介以柵絕緣膜18選擇性形成柵電極20。鄰接該柵電極20，在器件區(qū)域16的表面，形成N+型的源·漏區(qū)域29、29′。在跟N+型的源·漏區(qū)域29、29′相對(duì)的器件區(qū)域16內(nèi)，形成P+型體接觸區(qū)域31。
在這里，圖21中示出的柵電極20是從體區(qū)到體延長(zhǎng)區(qū)直線狀進(jìn)行配置。另一方面，圖22中示出的柵電極20具有直線狀配置于體區(qū)上的第1部分20a和接連該第1部分20a并在與第1部分20a大致垂直方向配置的第2部分20b。這里，第2部分20b具有寬度D2。
另外，在上述現(xiàn)有技術(shù)的半導(dǎo)體器件中，所謂體區(qū)，指的是形成源·漏區(qū)域29、29′之間的溝道區(qū)。所謂體延長(zhǎng)區(qū)，指的是在與柵長(zhǎng)方向垂直的方向接連體區(qū)，并在源·漏區(qū)域29、29′之間以外的區(qū)域。所謂體接觸區(qū)，指的是在與柵長(zhǎng)垂直的方向接連體延長(zhǎng)區(qū)，用于跟上部電極形成良好接觸的高濃度區(qū)。
在以上說(shuō)明的晶體管，通過給體接觸區(qū)31加上電壓，可以控制體區(qū)的電位，因而使用SOI襯底時(shí)，可以控制成為問題的襯底浮置效應(yīng)，并且，如果對(duì)柵電極20和體區(qū)加上相同電位，閾值隨柵電極20的電壓上升而下降，漏電流增加。因此能夠形成比在體襯底上形成的晶體管性能還要高的電路。
在這里，對(duì)因襯底浮置效應(yīng)發(fā)生的壞影響來(lái)說(shuō)，有旁路柵極漏電、時(shí)滯效應(yīng)、源·漏間耐壓降低等。在這里，所謂旁路柵極漏電，就是盡管只由NMOS晶體管構(gòu)成的旁路柵極電路斷開(柵極成為接地電位)，可是輸入(源極)從電源電壓變成接地電位時(shí)，源·漏間就該流過電流。所謂時(shí)滯效應(yīng)，就是倒相電路的開關(guān)速度與輸入脈沖的頻率有關(guān)。這些壞影響，將變成或使電路誤動(dòng)作，或?yàn)榱吮苊庹`動(dòng)作而犧牲電路速度的原因。
可是，圖21所示的晶體管中，高濃度的N型源·漏區(qū)29、29′和高濃度P型體接觸區(qū)31接近并形成PN結(jié)，為了不降低該P(yáng)N結(jié)耐壓，需要確保一定的距離d(例如d＝0.3μm)。另一方面，對(duì)形成源·漏區(qū)29、29′和體接觸區(qū)31來(lái)說(shuō)，形成使這些各區(qū)域局部開口的光刻膠圖形，并離子注入N型雜質(zhì)或P型雜質(zhì)。該制造方法中，考慮2個(gè)光刻膠圖形的組合偏差，進(jìn)而需要格外確保距離s(例如s＝0.3μm)。所以，需要長(zhǎng)久確保源·漏區(qū)29、29′和體接觸區(qū)31之間的距離D1(＝d+s)。
然而，如果加長(zhǎng)距離D1，晶體管的占有面積將增大，因而芯片面積增大，制造成本就增加。而且，如果距離D1加長(zhǎng)，雜散電阻將提高，因此體區(qū)電位的控制就困難起來(lái)，發(fā)生由上述襯底浮置效應(yīng)引起的問題。
并且，圖21中示出的晶體管，其源·漏區(qū)29、29′，P-襯底電位控制層17和體接觸區(qū)31連續(xù)起來(lái)。因此，半導(dǎo)體層13的表面自對(duì)準(zhǔn)地形成硅化物(形成自對(duì)準(zhǔn)硅化物)的話，上述全部區(qū)域就短路，因而不能形成自對(duì)準(zhǔn)硅化物?？墒?，柵長(zhǎng)在0.1μm以下的晶體管，如果不形成自對(duì)準(zhǔn)硅化物，由于源·漏的雜散電阻就會(huì)使晶體管的驅(qū)動(dòng)能力顯著惡化，電路的開關(guān)速度下降。
另一方面，圖22中示出的晶體管中，為了形成源·漏區(qū)29、29′和體接觸區(qū)31，把柵電極20的第2部分20b作為離子注入時(shí)的掩模，離子注入N型雜質(zhì)或P型雜質(zhì)。用該制造方法，可以跟柵電極20的圖形自對(duì)準(zhǔn)地形成源·漏區(qū)29、29′和體接觸區(qū)31，使高濃度N型源·漏區(qū)29、29′和高濃度的P型體接觸區(qū)31不相鄰近。因此，可使距離D2比圖21中所示的晶體管縮短0.3μm左右，能極力抑制面積或雜散電阻的增大。并且，圖22所示的晶體管也可以形成自對(duì)準(zhǔn)硅化物，因而柵長(zhǎng)為0.1μm以下時(shí)，作為具有體接觸的晶體管形式，現(xiàn)在正標(biāo)準(zhǔn)地使用著。
而且，在柵電極20的第2部分20b和襯底電位控制層17對(duì)向的區(qū)域100，發(fā)生雜散的柵電容。因此，存在電路開關(guān)速度低下的問題。

發(fā)明內(nèi)容
按照本發(fā)明第1方面的半導(dǎo)體器件具備器件區(qū)域內(nèi)形成的第1導(dǎo)電類型的半導(dǎo)體層；上述半導(dǎo)體層上介以柵絕緣膜選擇地形成的第1柵電極；至少在上述第1柵電極的一部分和上述半導(dǎo)體層的一部分上形成的第1絕緣膜掩模；以及在未被上述第1絕緣膜掩模和第1柵電極覆蓋的上述器件區(qū)域內(nèi)鄰接上述第1柵電極形成的，作為源區(qū)或漏區(qū)使用的第2導(dǎo)電類型的一對(duì)第1擴(kuò)散區(qū)。
按照本發(fā)明第2方面的半導(dǎo)體器件的制造方法包括形成器件區(qū)域的工序；在上述器件區(qū)域內(nèi)形成第1導(dǎo)電類型半導(dǎo)體層的工序；在上述半導(dǎo)體層上，介以柵絕緣膜，選擇地形成第1柵電極的工序；至少在上述第1柵電極的一部分和上述半導(dǎo)體層的一部分上形成第1絕緣膜掩模的工序；以及利用上述第1絕緣膜掩模，在鄰接上述第1柵電極的上述器件區(qū)域內(nèi)，形成作為源或漏使用的第2導(dǎo)電類型的一對(duì)第1擴(kuò)散區(qū)的工序。


圖1表示有關(guān)本發(fā)明第1實(shí)施例半導(dǎo)體器件的平面圖。
圖2A、3A、4A、5A、6A、7A是沿圖1的A-A線的半導(dǎo)體器件的各個(gè)剖面圖，表示有關(guān)該剖面部分中本發(fā)明的第1實(shí)施例半導(dǎo)體器件的各個(gè)制造工序。
圖2B、3B、4B、5B、6B、7B是沿圖1的B-B線的半導(dǎo)體器件的各個(gè)剖面圖，表示有關(guān)該剖面部分中本發(fā)明的第1實(shí)施例半導(dǎo)體器件的各個(gè)制造工序。
圖2C、3C、4C、5C、6C、7C是沿圖1的C-C線的半導(dǎo)體器件的各個(gè)剖面圖，表示有關(guān)該剖面部分中本發(fā)明的第1實(shí)施例半導(dǎo)體器件的各個(gè)制造工序。
圖8表示使用于本發(fā)明第1實(shí)施例半導(dǎo)體器件的制造工序的光刻膠掩模圖形的平面圖。
圖9表示本發(fā)明第2實(shí)施例半導(dǎo)體器件的平面圖。
圖10表示本發(fā)明第3實(shí)施例半導(dǎo)體器件的平面圖。
圖11表示使用于本發(fā)明第3實(shí)施例半導(dǎo)體器件制造工序的光刻膠掩模圖形平面圖。
圖12表示本發(fā)明第4實(shí)施例半導(dǎo)體器件的平面圖。
圖13A是沿圖12的XIIIA-XIIIA線的半導(dǎo)體器件剖面圖。
圖13B是沿圖12的XIIIB-XIIIB線的半導(dǎo)體器件剖面圖。
圖13C是沿圖12的XIIIC-XIIIC線的半導(dǎo)體器件剖面圖。
圖14表示本發(fā)明第4實(shí)施例的另一個(gè)半導(dǎo)體器件平面圖。
圖15表示本發(fā)明第5實(shí)施例半導(dǎo)體器件的平面圖。
圖16A是沿圖15的XVIA-XVIA線的半導(dǎo)體器件剖面圖。
圖16B是沿圖15的XVIB-XVIB線的半導(dǎo)體器件剖面圖。
圖16C是沿圖15的XVIC-XVIC線的半導(dǎo)體器件剖面圖。
圖17表示本發(fā)明第6實(shí)施例半導(dǎo)體器件的平面圖。
圖18A是沿圖17的XVIIIA-XVIIIA線的半導(dǎo)體器件剖面圖。
圖18B是沿圖17的XVIIIB-XVIIIB線的半導(dǎo)體器件剖面圖。
圖18C是沿圖17的XVIIIC-XVIIIC線的半導(dǎo)體器件剖面圖。
圖19表示用于本發(fā)明第6實(shí)施例半導(dǎo)體器件制造工序的光刻膠掩模圖形平面圖。
圖20A、20B、20C是有關(guān)本發(fā)明各實(shí)施例使用體襯底時(shí)的半導(dǎo)體器件各剖面圖。
圖21表示現(xiàn)有技術(shù)的半導(dǎo)體器件的平面圖。
圖22表示現(xiàn)有技術(shù)的半導(dǎo)體器件的平面圖。
圖23是沿圖21和圖22中所示的XXIII-XXIII線的半導(dǎo)體器件剖面圖。
具體實(shí)施例方式
以下參照

本發(fā)明的實(shí)施例。該說(shuō)明之際，全部附圖范圍內(nèi)，對(duì)共同的部分給予共同的參照符號(hào)。
另外，在以下的說(shuō)明中，所謂體區(qū)，指的是形成源·漏區(qū)間溝道的區(qū)域。所謂體延長(zhǎng)區(qū)，指的是鄰接體區(qū)的除源·漏區(qū)間以外的區(qū)域。所謂體接觸區(qū)，指的是鄰接體延長(zhǎng)區(qū)的用于形成與上部電極良好接觸的高濃度區(qū)域。
圖1表示本發(fā)明第1實(shí)施例半導(dǎo)體器件的平面圖。另外，圖1中，省略柵電極側(cè)面形成的隔層和硅化物膜。
如圖1所示，半導(dǎo)體層13的器件區(qū)域16內(nèi)形成P-型的襯底電位控制層17，該襯底電位控制層17上，介以柵絕緣膜(圖未示出)選擇地形成柵電極20。該柵電極20是從器件隔離區(qū)延伸至器件區(qū)域16的直線狀的圖形。柵電極20的端部在器件區(qū)域16內(nèi)形成終端。并且，柵電極20的端部和襯底電位控制層17上，在柵長(zhǎng)方向橫跨器件區(qū)域16，形成絕緣膜掩模27。并且，在鄰接?xùn)烹姌O20的器件區(qū)域16內(nèi)，形成N+型的源·漏區(qū)29、29′。在該源·漏區(qū)29、29′和在其間形成有溝道的體區(qū)對(duì)向的器件區(qū)域16內(nèi)，鄰接絕緣膜掩模27形成P+型的體接觸區(qū)31。在這里，N+型的源·漏區(qū)29、29′與P+型的體接觸區(qū)31的距離，由絕緣膜掩模27的寬度D自對(duì)準(zhǔn)地確定。
另外，在源·漏區(qū)29、29′側(cè)的絕緣膜掩模27的下面，鄰接?xùn)烹姌O20的襯底電位控制層17表面上，形成后述的N-型的擴(kuò)展區(qū)(圖未示出)。
圖2A、2B、2C-7A、7B、7C表示本發(fā)明第1實(shí)施例半導(dǎo)體器件制造工序的各剖面圖。在這里，各個(gè)圖A表示沿圖1中所示的A-A線的半導(dǎo)體器件剖面圖，各個(gè)圖B表示沿圖1中所示的B-B線的半導(dǎo)體器件剖面圖，各個(gè)圖C表示沿圖1中所示的C-C線的半導(dǎo)體器件剖面圖。并且，圖8表示用于第1實(shí)施例的半導(dǎo)體器件制造工序的光刻膠圖形的平面圖。該圖8中，形成于開口N型雜質(zhì)注入?yún)^(qū)的光刻膠圖形和絕緣膜掩模的光刻膠圖形的重疊區(qū)域的N-型擴(kuò)展區(qū)已省去。以下，說(shuō)明有關(guān)本發(fā)明第1實(shí)施例半導(dǎo)體器件的制造方法。
首先，如圖2A-2C所示，形成SOI襯底14。該SOI襯底14由支承襯底11上形成的埋入氧化膜12和該埋入氧化膜12上形成的半導(dǎo)體層13構(gòu)成。接著，通過在半導(dǎo)體層13內(nèi)選擇地形成器件隔離絕緣膜15，形成圖形化的島狀器件區(qū)域16。
其次，如圖3A-3C所示，為了調(diào)整晶體管的閾值，向器件區(qū)域16內(nèi)導(dǎo)入約1017直至1018cm-3濃度的P型雜質(zhì)，形成P-型襯底電位控制層17。接著，器件區(qū)域16上形成柵絕緣膜18，并在該柵絕緣膜18上淀積多晶硅膜。該多晶硅膜上形成光刻膠(圖未示出)，并將該光刻膠制成圖8中所示柵電極的光刻膠圖形19。把該制成圖形的光刻膠層作為掩模，選擇性除去多晶硅膜，形成柵電極20。
其次，以將圖8中所示的N型雜質(zhì)注入?yún)^(qū)開口的光刻膠圖形21為掩模，向器件區(qū)域16的表面導(dǎo)入低濃度的N型雜質(zhì)。其結(jié)果，如圖4A-4C所示，形成N-型擴(kuò)展區(qū)22。
接著，如圖5A-5C所示，在整個(gè)襯底上淀積例如膜厚約20nm的氧化膜23，并在該氧化膜23上淀積例如膜厚約70nm的氮化膜24。
接著，以圖8中所示的絕緣膜掩模的光刻膠圖形25為掩模，用各向異性蝕刻法選擇性除去氮化膜24。這時(shí)，要調(diào)整蝕刻時(shí)間，以便除去后述的源·漏區(qū)29、29′上的氮化膜24，而在柵電極20側(cè)壁上殘存氮化膜24。其結(jié)果，如圖6A所示，柵電極20的側(cè)壁上形成由氮化膜24構(gòu)成的隔層26。與形成該隔層26同時(shí)，如圖6B、6C所示，在體延長(zhǎng)區(qū)形成絕緣膜掩模27。
接著，以將圖8所示的N型雜質(zhì)注入?yún)^(qū)開口的光刻膠圖形28為掩模，向器件區(qū)域16內(nèi)離子注入高濃度的N型雜質(zhì)。其結(jié)果，如圖6A所示，鄰接?xùn)烹姌O20，形成N+型的源·漏區(qū)29、29′。
接著，以將圖8所示的P型雜質(zhì)注入?yún)^(qū)開口的光刻膠圖形30為掩模，向器件區(qū)域16內(nèi)離子注入高濃度的P型雜質(zhì)。其結(jié)果，如圖6C所示，形成P+型的體接觸區(qū)31。
這里，在源·漏區(qū)29、29′和體接觸區(qū)31的形成中，N型雜質(zhì)和P型雜質(zhì)用不穿透氧化膜23和氮化膜24的加速能量進(jìn)行離子注入。所以，如圖6B所示，N型雜質(zhì)和P型雜質(zhì)并沒有注入到形成絕緣膜掩模27的區(qū)域下面的襯底電位控制層17內(nèi)。
接著，如圖7A-7C所示，用濕式蝕刻法，除去氧化膜23、氮化膜24和器件隔離絕緣膜15，使體接觸區(qū)31、源·漏區(qū)29、29′和柵電極20的表面露出來(lái)。在體接觸區(qū)31、源·漏區(qū)29、29′和柵電極20的露出表面上形成硅化物膜61。而后，通過應(yīng)用形成通常MOS晶體管的制造工序，完成MOS晶體管。
另外。不一定需要形成硅化物膜61，但形成硅化物膜61，具有達(dá)到使體接觸區(qū)31、源·漏區(qū)29、29′和柵電極20的電阻降低的效果。
按照述第1實(shí)施例，柵電極20的圖形是從體區(qū)延伸至體延長(zhǎng)區(qū)的直線狀圖形。因此，與現(xiàn)有技術(shù)的圖22中所示T字型的柵電極20比較，大幅度縮小了雜散柵區(qū)100的面積。所以，能降低雜散的柵電容，因而可以防止電路開關(guān)速度的下降。其結(jié)果，能夠?qū)崿F(xiàn)高可靠性、高性能的電路。
并且，在源·漏區(qū)29、29′和體接觸區(qū)31的形成中，利用絕緣膜掩模27作為離子注入時(shí)的掩模。因此，可以跟絕緣膜掩模27自對(duì)準(zhǔn)地形成，以便高濃度的N型源·漏區(qū)29、29′和高濃度P型體接觸區(qū)31不接近。即，N型源·漏區(qū)29、29′與P型體接觸區(qū)31的距離由絕緣膜掩模27的寬度D自對(duì)準(zhǔn)地決定，因此可使寬度D縮小到約0.3μm。所以，跟現(xiàn)有技術(shù)的圖21中所示構(gòu)造比較，可以縮小晶體管的占有面積，因而能避免芯片面積增大和制造成本增加的問題。除此以外，可抑制雜散電阻的增大，可以控制體區(qū)電位，因此也能避免由晶體管耐壓惡化電路誤動(dòng)作的這種襯底浮置效應(yīng)造成的問題。
而且，絕緣膜掩模27利用與形成源·漏區(qū)29、29′時(shí)所用的隔層26相同的材料(氧化膜23和氮化膜24)。因此，不會(huì)增加制造成本，而且可能形成第1實(shí)施例的半導(dǎo)體器件。
另外，絕緣膜掩模27既可以是氧化膜23和氮化膜24層疊構(gòu)造的掩模，也可以是單層構(gòu)造的掩模，都能獲得上述第1實(shí)施例的效果。
第2實(shí)施例是采用使第1實(shí)施例的器件區(qū)域圖形變形的辦法，縮小PN結(jié)面積的例子。另外，第2實(shí)施例中，對(duì)與第1實(shí)施例同樣的構(gòu)造都省略說(shuō)明，僅說(shuō)明不同的構(gòu)造。
圖9表示本發(fā)明第2實(shí)施例半導(dǎo)體器件的平面圖。如圖9所示，本發(fā)明的半導(dǎo)體器件中，關(guān)于MOS晶體管的柵長(zhǎng)方向，體延長(zhǎng)區(qū)中的器件區(qū)域16′的寬度比體區(qū)中的器件區(qū)域16′要狹窄。所以，在形成有絕緣膜掩模27的器件區(qū)域16′(襯底電位控制層17)的端部與柵電極20在柵長(zhǎng)方向的距離X比在源·漏區(qū)29、29′端部與柵電極20在柵長(zhǎng)方向的距離，即源區(qū)29或漏區(qū)29′的主長(zhǎng)度Y要短。
另外，第2實(shí)施例的半導(dǎo)體器件的制造方法，除在體延長(zhǎng)區(qū)的寬度比體區(qū)的寬度要減窄的圖形上形成器件區(qū)域16′以外，都與第1實(shí)施例同樣的方法，因此說(shuō)明省略。
按照上述第2實(shí)施例，可以獲得與第1實(shí)施例同樣的效果。
而且，跟第1實(shí)施例比較，源區(qū)29或漏區(qū)29′的N+型擴(kuò)散區(qū)和襯底電位控制層17的P-擴(kuò)散區(qū)的接觸面40將縮小。即，雜散PN結(jié)長(zhǎng)度將縮短，因而雜散電容將減少，電路能夠高速工作。并且，泄漏電流也將減少，可使電路降低電力消耗。
第3實(shí)施例是以體接觸區(qū)為軸線形成柵電極和源·漏區(qū)，分別連接一對(duì)柵電極和一對(duì)漏區(qū)(或源區(qū))作為一個(gè)晶體管進(jìn)行工作的例子。另外，第3實(shí)施例中，對(duì)與上述第1實(shí)施例同樣的構(gòu)造都省略說(shuō)明，僅說(shuō)明不同的構(gòu)造。
圖10表示本發(fā)明第3實(shí)施例半導(dǎo)體器件的平面圖。如圖10所示，第3實(shí)施例的半導(dǎo)體器件中，絕緣膜掩模27b、柵電極20b和源·漏區(qū)29b、29b′，分別對(duì)應(yīng)絕緣膜掩模27a、柵電極20a和源·漏區(qū)29a、29a′，以P+型體接觸區(qū)31為軸線對(duì)稱來(lái)形成。而且，線對(duì)稱形成的柵電極20a和柵電極20b、源區(qū)29a和源區(qū)29b或漏區(qū)29b和漏區(qū)29b′分別用布線(圖未示出)進(jìn)行連接，構(gòu)成一個(gè)晶體管。
并且，當(dāng)制造第3實(shí)施例半導(dǎo)體器件的時(shí)候，以將圖11所示的第1、第2N型雜質(zhì)注入?yún)^(qū)開口的光刻膠圖形28′為掩模，向器件區(qū)域16內(nèi)離子注入高濃度的N型雜質(zhì)，在體區(qū)形成源·漏區(qū)29a、29a′、29b、29b′。并且，以將圖11所示的P型雜質(zhì)注入?yún)^(qū)開口的光刻膠圖形30為掩模，向器件區(qū)域16內(nèi)離子注入高濃度的P型雜質(zhì)，形成P+型體接觸區(qū)31。另外，第3實(shí)施例的制造方法由于與第1實(shí)施例大致相同，因此說(shuō)明省略。
按照上述第3實(shí)施例，可以獲得與第1實(shí)施例同樣的效果。
進(jìn)而，上述第1、第2實(shí)施例中，根據(jù)器件區(qū)域16的圖形與絕緣膜掩模27的圖形之間的對(duì)準(zhǔn)偏差，柵寬W(參照?qǐng)D1、圖9)恐怕有偏差。對(duì)此，第3實(shí)施例中，設(shè)定各柵電極20a、20b的柵寬W1、W2為圖1中所示柵寬W的1/2，使2個(gè)柵電極20a、20b成為線對(duì)稱。因此，即使一方面在絕緣膜掩模27a上產(chǎn)生對(duì)準(zhǔn)偏差而另一方面柵寬W1縮短時(shí)，同樣也在另一方的絕緣膜掩模27b上產(chǎn)生對(duì)準(zhǔn)偏差，另一方的柵寬W2將變長(zhǎng)，因此結(jié)果是，能夠抑制對(duì)準(zhǔn)2個(gè)柵寬的寬度W(W1+W2)的偏差。所以，可以抑制晶體管驅(qū)動(dòng)力的偏差。
另外，第3實(shí)施例中，雖然采用第1實(shí)施例的器件區(qū)域16圖形，但是也可以采用第2實(shí)施例的器件區(qū)域16′的圖形。只是，不僅獲得上述第3實(shí)施例的效果，而且也能獲得第2實(shí)施例的效果。
第4實(shí)施例是設(shè)定體接觸區(qū)和漏區(qū)為等電位時(shí)有效的構(gòu)造，并且絕緣膜掩模是存在于器件區(qū)域端部的例子。另外，在第4實(shí)施例中，跟上述第1實(shí)施例同樣的構(gòu)造都省略說(shuō)明，而只說(shuō)明不同的構(gòu)造。
圖12表示本發(fā)明第4實(shí)施例半導(dǎo)體器件的平面圖。圖13A表示沿圖12的XIIIA-XIIIA線的半導(dǎo)體器件剖面圖，圖13B表示沿圖12的XIIIB-XIIIB線的半導(dǎo)體器件剖面圖，圖13C表示沿圖12的XIIIC-XIIIC線的半導(dǎo)體器件剖面圖。
如圖12、13A-13C所示，第4實(shí)施例的半導(dǎo)體器件中，柵電極20是橫斷器件區(qū)域16形成，并在器件區(qū)域16上成為直線狀圖形。而且，器件區(qū)域16的端部，在柵電極20的一部分和襯底電位控制層17上，沿柵長(zhǎng)方向橫跨柵電極20形成絕緣膜掩模27。并且，在鄰接?xùn)烹姌O20的器件區(qū)域16表面，形成源·漏區(qū)29、29′。在源區(qū)29側(cè)的絕緣膜掩模27一部分邊緣上，形成接連源區(qū)29的P+型體接觸區(qū)31，該體接觸區(qū)31跟柵電極20隔開規(guī)定間隔。并且，絕緣膜掩模27下邊，有襯底電位控制層17和形成于該襯底電位控制層17背面的擴(kuò)展區(qū)22。并且，體接觸區(qū)31、源·漏區(qū)29、29′和柵電極20上形成硅化物膜61，用該硅化物膜61連接體接觸區(qū)31和源區(qū)29。
另外，在半導(dǎo)體層13內(nèi)連接體接觸區(qū)31和源區(qū)29，因此體接觸區(qū)31和源區(qū)29上不一定需要形成硅化物膜61。但是，設(shè)置硅化物膜61，可使體接觸區(qū)31和源區(qū)29保持在更穩(wěn)定的等電位上。
并且，形成硅化物膜61時(shí)，在體接觸區(qū)31和源區(qū)29的邊界部分形成硅化物膜61也行，不一定必需在漏區(qū)29′或柵電極20上形成。但是，在漏區(qū)29′或柵電極20上形成硅化物膜61時(shí)，也能使晶體管低電阻化。
并且，體接觸區(qū)31和源區(qū)29不限定于采用硅化物膜61進(jìn)行連接。例如，如圖14所示，也可以在體接觸區(qū)31和源區(qū)29的邊界部分形成接觸62，利用該接觸62連接體接觸區(qū)31和源區(qū)29。
不需要從源區(qū)29側(cè)直至漏區(qū)29′側(cè)，橫跨柵電極20形成絕緣膜掩模27。例如，要是考慮制成圖形時(shí)的對(duì)準(zhǔn)偏差的話，從源區(qū)29上覆蓋柵一部分電極20的樣子形成絕緣膜掩模27是理想的。另外，也可以在柵長(zhǎng)方向，橫斷器件區(qū)域16的方式形成絕緣膜掩模27。
并且，絕緣膜掩模27，象第1實(shí)施例一樣，也可以用氧化膜和氮化膜的疊層膜形成，也可以是單層膜或疊層膜。
按照上述第4實(shí)施例，跟上述第1實(shí)施例同樣，能大幅度縮小雜散柵極區(qū)100的面積。所以可減少雜散柵電容，因此能夠防止電路開關(guān)速度的降低，其結(jié)果，能夠?qū)崿F(xiàn)高可靠性、高性能的電路。
進(jìn)而，如果把第4實(shí)施例的構(gòu)造應(yīng)用到?jīng)Q定要變成源擴(kuò)散區(qū)的晶體管(例如CMOS倒相器)，由于使體接觸區(qū)31和源區(qū)29連接，所以可將體接觸區(qū)31和源區(qū)29保持等電位。因此，可以防止發(fā)生旁路柵極漏電流、發(fā)生時(shí)滯效應(yīng)以及發(fā)生起因于耐壓惡化的這種襯底浮置效應(yīng)產(chǎn)生的問題。所以，能夠抑制電路誤動(dòng)作或?yàn)榱吮苊庹`動(dòng)作而犧牲電路的速度。
在這里，所謂旁路柵極漏電流，就是盡管僅由NMOS晶體管構(gòu)成的旁路柵極電路截止(柵極保持接地電位)，但是輸入(源極)從電源電壓變成接地電位時(shí)，把在源與漏之間電流流動(dòng)稱作漏電流。并且，所謂時(shí)滯效應(yīng)，就是倒相器的開關(guān)速度依存于輸入脈沖的頻率。
第5實(shí)施例是第4實(shí)施例的變形例。也就是，變更第4實(shí)施例中的絕緣膜掩模的位置，在設(shè)定體接觸區(qū)31和源區(qū)為等電位時(shí)是有效的構(gòu)造。并且，在第5實(shí)施例中，對(duì)與第1和第4實(shí)施例同樣的構(gòu)造省略說(shuō)明，而只對(duì)不同的構(gòu)造進(jìn)行說(shuō)明。
圖15表示本發(fā)明第5實(shí)施例半導(dǎo)體器件的平面圖。圖16A表示沿圖15的XVIA-XVIA線的半導(dǎo)體器件剖面圖，圖16B表示沿圖15的XVIB-XVIB線的半導(dǎo)體器件剖面圖，圖16C表示沿圖15的XVIC-XVIC線的半導(dǎo)體器件剖面圖。
如圖15、16A-16C所示，第5實(shí)施例的半導(dǎo)體器件中，在器件區(qū)域16的中央部分配置絕緣膜掩模27，并以該絕緣膜掩模27覆蓋一部分柵電極20。并且，在源區(qū)29側(cè)的一部分絕緣膜掩模27邊緣，形成接連源區(qū)29的P+型的體接觸區(qū)31。并且，體接觸區(qū)31、源·漏區(qū)29、29′和柵電極20上形成硅化物膜61，并以該硅化物膜61連接源區(qū)29和體接觸區(qū)31。
另外，在器件區(qū)域16的中央部分配置絕緣膜掩模27時(shí)，由于該絕緣膜掩模27，橫斷器件區(qū)域16的柵電極20上就存在沒有形成硅化物膜61的區(qū)域。因此，為了達(dá)到降低柵極電阻，在柵電極20的兩個(gè)端部設(shè)置接觸63是理想的。
按照上述第5實(shí)施例，跟上述第1實(shí)施例同樣，能大幅度縮小雜散柵極區(qū)100的面積。因而可減少雜散柵電容，能夠防止電路開關(guān)速度的降低。其結(jié)果，能夠?qū)崿F(xiàn)高可靠性、高性能的電路。
并且，與第4實(shí)施例同樣，可使體接觸區(qū)31和源區(qū)29保持等電位。因此，可以防止發(fā)生旁路柵極漏電流、發(fā)生時(shí)滯效應(yīng)和發(fā)生起因于耐壓惡化的這種襯底浮置效應(yīng)的問題。
進(jìn)而，第5實(shí)施例中，發(fā)生絕緣膜掩模27與器件區(qū)域16的圖形對(duì)準(zhǔn)偏差時(shí)，若第1柵電極寬度W3縮短，則第2柵電極寬度W4將伸長(zhǎng)，若第1柵電極寬度W3伸長(zhǎng)，則第2柵電極W4將縮短。因而，即使發(fā)生對(duì)準(zhǔn)偏差，對(duì)準(zhǔn)第1柵電極寬度W3和第2柵電極寬度W4的柵極寬度也不變，所以可以降低晶體管驅(qū)動(dòng)力的偏差。
第6實(shí)施例是PN結(jié)附近形成晶格缺陷的例子。另外，第6實(shí)施例中，對(duì)與上述第1實(shí)施例同樣的構(gòu)造省略說(shuō)明，而只說(shuō)明不同的構(gòu)造。
圖17表示本發(fā)明第6實(shí)施例半導(dǎo)體器件的平面圖。圖18A表示沿圖17的XVIIIA-XVIIIA線的半導(dǎo)體器件剖面圖，圖18B表示沿圖17的XVIIIB-XVIIIB線的半導(dǎo)體器件剖面圖，圖18C表示沿圖17的XVIIIC-XVIIIC線的半導(dǎo)體器件剖面圖。
如圖17、18A-18C所示，第6實(shí)施例的半導(dǎo)體器件中，源區(qū)29側(cè)的器件區(qū)域16內(nèi)，與柵電極20隔開規(guī)定間隔形成晶格缺陷區(qū)域71。該晶格缺陷區(qū)域71從絕緣膜掩模27下形成的擴(kuò)展區(qū)22與襯底電位控制層17之間延伸至源區(qū)29內(nèi)。即，在N-型擴(kuò)展區(qū)22與P-型襯底電位控制層17之間形成的PN結(jié)附近和P-型襯底電位控制層17與N+型源區(qū)29之間形成的PN結(jié)附近設(shè)置晶格缺陷區(qū)域71。
另外，晶格缺陷區(qū)域71可以至少存在于襯底電位控制層17與源區(qū)29之間形成的PN結(jié)附近。并且，可以在比擴(kuò)展區(qū)22的下面還深的位置形成晶格缺陷區(qū)域71，也可以形成于接連擴(kuò)展區(qū)22左右的淺位置，也可以形成于接連埋入氧化膜12左右的深位置。
圖19表示用于第6實(shí)施例半導(dǎo)體器件的制造工序的光刻膠圖形平面圖。第6實(shí)施例半導(dǎo)體器件的制造方法中，與第1實(shí)施例不同點(diǎn)是不形成體接觸區(qū)31而形成晶格缺陷區(qū)域71。該晶格缺陷區(qū)域71例如形成如下。
首先，形成使晶格缺陷區(qū)域71開口的圖19中所示的光刻膠圖形72。要形成該光刻膠圖形72，使得即便發(fā)生對(duì)準(zhǔn)偏差，在漏區(qū)29′一側(cè)也沒有開口。而且，以該光刻膠圖形72為掩模，例如，用1×1014cm-2的劑量離子注入氬，然后，通過進(jìn)行熱處理，使離子注入氬的區(qū)域71再結(jié)晶，而比其它區(qū)域存在濃度更高的晶格缺陷。這樣一來(lái)，形成晶格缺陷區(qū)域71。
另外，在半導(dǎo)體層13內(nèi)如發(fā)生晶體缺陷，也可以形成晶格缺陷區(qū)域71，因此不限定于用離子注入法形成的方法，例如也可以采用電子束或伽馬射線照射半導(dǎo)體層13的辦法形成。
并且，關(guān)于晶格缺陷區(qū)域71的形成時(shí)期也沒有特別限定。例如，晶格缺陷區(qū)域71也可以在形成P-型的襯底電位控制層17以后形成，也可以在形成光刻膠圖形72以后形成。
并且，作為離子注入的雜質(zhì)并不限定使用氬，例如，也可以使用鍺、硅等。
按照上述第6實(shí)施例，與第1實(shí)施例同樣，因?yàn)榇蠓瓤s小雜散柵極區(qū)域100的面積，所以能夠減少雜散柵電容。
進(jìn)而，第6實(shí)施例中，源區(qū)29中形成的晶格缺陷起再結(jié)晶中心作用，增大源·漏區(qū)間的PN結(jié)再?gòu)?fù)合電流。由此，晶體管截止時(shí)源·漏區(qū)間的電位差將減小，減少漏電流的發(fā)生。因此，可以防止電路誤動(dòng)作，降低電路的電力消耗。
即使，從前已經(jīng)提出形成復(fù)合中心的技術(shù)。例如，特開平5-52672號(hào)中提出，向SOI層中離子注入鉑，靠近半導(dǎo)體層帶隙中間形成能級(jí)俘獲中心的構(gòu)造。然而，若在整個(gè)器件區(qū)域形成俘獲中心，則漏區(qū)與體區(qū)之間的PN結(jié)的反向漏電流也會(huì)增大。這就抵消增大正向復(fù)合電流降低漏電的效果，因此使漏電流增大了。
并且，為了防止這個(gè)問題，例如，特開昭61-43475號(hào)中提出僅在源區(qū)與體區(qū)之間的PN結(jié)形成俘獲中心的構(gòu)造。然而，如果100nm以下的柵長(zhǎng)，光刻膠圖形的對(duì)準(zhǔn)偏差就很大。為此，形成只有使源區(qū)側(cè)開口的離子注入用的光刻膠圖形是非常困難的。
因此，第6實(shí)施例中，為了避免上述問題，在具有100nm以下柵長(zhǎng)的晶體管中，也借助于絕緣膜掩模27形成體延長(zhǎng)區(qū)，并在源區(qū)29與體延長(zhǎng)區(qū)之間的PN結(jié)處，形成起復(fù)合中心作用的晶格缺陷區(qū)域71。而且，通過調(diào)整復(fù)合中心的濃度，調(diào)整再?gòu)?fù)合電流的大小，可使晶體管截止時(shí)的體區(qū)·源區(qū)間的電位差減小。并且，漏區(qū)29′側(cè)沒有形成晶格缺陷區(qū)域71，因此不會(huì)增大漏區(qū)29′與體區(qū)之間的反向漏電流。
此外，本發(fā)明不限于上述各實(shí)施例，在實(shí)施階段沒有脫離其宗旨的范圍內(nèi)，可以有種種變形。例如，在上述各實(shí)施例中，雖然對(duì)采用SOI襯底的半導(dǎo)體器件進(jìn)行說(shuō)明，但是如圖20所示，也可以采用通常的體襯底81。并且，上述各實(shí)施例中雖然舉例說(shuō)明了NMOS晶體管，但是通過適當(dāng)替換N型和P型的導(dǎo)電類型，也能把上述各實(shí)施例應(yīng)用于PMOS晶體管。
進(jìn)而，上述實(shí)施例中包括各個(gè)階段的發(fā)明，通過對(duì)揭示的許多構(gòu)成要素適當(dāng)組合，可以抽出各種發(fā)明。例如，從實(shí)施例中所示的全部構(gòu)成要素中削減幾個(gè)構(gòu)成要素，也能解決作為發(fā)明解決的問題一欄中敘述過的問題，在獲得發(fā)明效果一欄敘述過的效果時(shí)，作為發(fā)明可以抽取削減該構(gòu)成要素的構(gòu)成。
權(quán)利要求
1.一種半導(dǎo)體器件具備在器件區(qū)域內(nèi)形成的第1導(dǎo)電類型的半導(dǎo)體層；上述半導(dǎo)體層上介以柵絕緣膜選擇地形成的第1柵電極；至少在上述第1柵電極的一部分和上述半導(dǎo)體層的一部分上形成的第1絕緣膜掩模；以及在未被上述第1絕緣膜掩模和上述第1柵電極覆蓋的上述器件區(qū)域內(nèi)形成，并鄰接上述第1柵電極，作為源或漏使用的第2導(dǎo)電類型的一對(duì)第1擴(kuò)散區(qū)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是上述第1柵電極具有端部，該端部位于上述器件區(qū)域內(nèi)；上述第1絕緣膜掩模，在上述第1柵電極的柵長(zhǎng)方向橫斷上述器件區(qū)域，形成于上述第1柵電極的上述端部和上述半導(dǎo)體層上。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征是還具備第1導(dǎo)電類型的第2擴(kuò)散區(qū)，該區(qū)鄰接上述第1絕緣膜掩模，并在與上述第1擴(kuò)散區(qū)相反側(cè)形成，濃度比上述半導(dǎo)體層高。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征是上述第1柵電極配置在第1方向，具有第1部分和第2部分；上述第1部分位于上述第1絕緣膜掩模的下面；上述第1部分的端部與上述半導(dǎo)體層的端部在與上述第1方向垂直的第2方向上的距離，比上述第2部分的端部與上述第1擴(kuò)散區(qū)的端部在上述第2方向上的距離短。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征是以上述第2擴(kuò)散區(qū)為軸線，與上述第1柵電極、上述第1絕緣膜掩模和上述第1擴(kuò)散區(qū)線對(duì)稱，分別形成第2柵電極、第2絕緣膜掩模和第3擴(kuò)散區(qū)，分別連接上述第1柵電極與上述第2柵電極，上述第1擴(kuò)散區(qū)與上述第3擴(kuò)散區(qū)。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征是上述第1擴(kuò)散區(qū)與上述第2擴(kuò)散區(qū)隔開規(guī)定間隔，上述規(guī)定間隔是上述第1絕緣膜掩模的寬度。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是上述第1柵電極是橫斷上述器件區(qū)域形成的，從上述一對(duì)第1擴(kuò)散區(qū)的一方側(cè)的上述半導(dǎo)體層上直到至少上述第1柵電極的一部分上，形成上述第1絕緣膜掩模。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征是還具備第1導(dǎo)電類型的第2擴(kuò)散區(qū)，該區(qū)在上述第1絕緣膜掩模周邊的上述器件區(qū)域內(nèi)形成，并跟上述一對(duì)第1擴(kuò)散區(qū)的一方鄰接，濃度比上述半導(dǎo)體層高。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其特征是上述第1絕緣膜掩模形成于上述器件區(qū)域的端部。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其特征是上述第1絕緣膜掩模形成于上述器件區(qū)域的中央部分。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其特征是還具備在至少上述一對(duì)第1擴(kuò)散區(qū)的一方與上述第2擴(kuò)散區(qū)的邊界面上形成的硅化物膜。
12.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其特征是還具備在上述一對(duì)第1擴(kuò)散區(qū)的一方與上述第2擴(kuò)散區(qū)的邊界面上形成的接觸。
13.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其特征是上述一對(duì)第1擴(kuò)散區(qū)的一方和上述第2擴(kuò)散區(qū)為等電位。
14.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征是還具備在上述第1絕緣膜掩模下的上述半導(dǎo)體層與上述一對(duì)第1擴(kuò)散區(qū)的一方的邊界附近形成的晶格缺陷區(qū)域。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，其特征是還具備形成于上述第1絕緣膜掩模下的上述器件區(qū)域表面上且濃度比上述第1擴(kuò)散區(qū)低的第2導(dǎo)電類型的第4擴(kuò)散區(qū)。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其特征是上述晶格缺陷區(qū)域也形成在上述半導(dǎo)體層與上述第4擴(kuò)散區(qū)的邊界附近。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是上述第1柵電極，在上述半導(dǎo)體層上實(shí)質(zhì)上是直線狀。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是還具備形成于上述第1柵電極側(cè)壁上的隔層，上述隔層和上述第1絕緣膜掩模是相同材料。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征是還具備形成于上述半導(dǎo)體層下面的絕緣膜。
20.一種半導(dǎo)體器件的制造方法包括形成器件區(qū)域的工序；在上述器件區(qū)域內(nèi)形成第1導(dǎo)電類型半導(dǎo)體層的工序；在上述半導(dǎo)體層上，介以柵絕緣膜，選擇地形成第1柵電極的工序；在至少上述第1柵電極的一部分和上述半導(dǎo)體層的一部分上，形成第1絕緣膜掩模的工序；以及利用上述第1絕緣膜掩模，在鄰接上述第1柵電極的上述器件區(qū)域內(nèi)，形成作為源或漏使用的第2導(dǎo)電類型的一對(duì)第1擴(kuò)散區(qū)的工序。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件的制造方法，其特征是上述第1柵電極具有端部，并在上述器件區(qū)域內(nèi)形成該端部，上述第1絕緣膜掩模，在上述第1柵電極的柵長(zhǎng)方向橫斷上述器件區(qū)域，并形成于上述第1柵電極的上述端部和上述半導(dǎo)體層上。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件的制造方法，其特征是利用上述第1絕緣膜掩模，在上述第1擴(kuò)散區(qū)相反側(cè)的上述器件區(qū)域內(nèi)，鄰接上述第1絕緣膜掩模，形成濃度比上述半導(dǎo)體層高的第1導(dǎo)電類型的第2擴(kuò)散區(qū)的工序。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體器件的制造方法，其特征是上述第1柵電極配置在第1方向，并具有第1部分和第2部分，上述第1部分位于上述第1絕緣膜掩模下；上述第1部分的端部與上述半導(dǎo)體層的端部在與上述第1方向垂直的第2方向上的距離，比上述第2部分的端部與上述第1擴(kuò)散區(qū)的端部在上述第2方向上的距離短。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體器件的制造方法，其特征是以上述第2擴(kuò)散區(qū)為軸線，與上述第1柵電極、上述第1絕緣膜掩模和上述第1擴(kuò)散區(qū)線對(duì)稱，分別形成第2柵電極、第2絕緣膜掩模和第3擴(kuò)散區(qū)，分別連接上述第1柵電極與上述第2柵電極，上述第1擴(kuò)散區(qū)與上述第3擴(kuò)散區(qū)。
25.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件的制造方法，其特征是上述第1柵電極是橫斷上述器件區(qū)域形成的，從上述一對(duì)第1擴(kuò)散區(qū)的一方側(cè)的上述半導(dǎo)體層上直到至少上述第1柵電極的一部分上，形成上述第1絕緣膜掩模。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件的制造方法，其特征是還包括在上述第1絕緣膜掩模周邊的上述器件區(qū)域內(nèi)，跟上述一對(duì)第1擴(kuò)散區(qū)的一方鄰接，形成濃度比上述半導(dǎo)體層高的第1導(dǎo)電類型的第2擴(kuò)散區(qū)的工序。
27.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件的制造方法，其特征是還包括在上述第1絕緣膜掩模下的上述半導(dǎo)體層與上述一對(duì)第1擴(kuò)散區(qū)的一方的邊界附近，形成晶格缺陷區(qū)域的工序。
28.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件的制造方法，其特征是與形成上述第1絕緣膜掩模同時(shí)，在上述第1柵電極的側(cè)壁上形成隔層。
29.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件的制造方法，其特征是上述半導(dǎo)體層形成于絕緣膜上。
全文摘要
半導(dǎo)體器件包括:器件區(qū)域內(nèi)形成的第1導(dǎo)電類型的半導(dǎo)體層;上述半導(dǎo)體層上介以柵絕緣膜選擇地形成的第1柵電極;至少在上述第1柵電極的一部分和上述半導(dǎo)體層的一部分上形成的第1絕緣膜掩模;以及在未被上述第1絕緣膜掩模和第1柵電極覆蓋的上述器件區(qū)域內(nèi)鄰接上述第1柵電極形成的,作為源區(qū)或漏區(qū)使用的第2導(dǎo)電類型的一對(duì)第1擴(kuò)散區(qū)。
文檔編號(hào)H01L29/45GK1366350SQ0114577
公開日2002年8月28日 申請(qǐng)日期2001年12月26日 優(yōu)先權(quán)日2000年12月26日
發(fā)明者篠智彰 申請(qǐng)人:株式會(huì)社東芝