專利名稱：多芯片半導體器件和存儲卡的制作方法
技術領域：
本發(fā)明涉及多芯片半導體器件及存儲卡，更詳細地說，是涉及這樣一種多芯片結構的半導體器件和存儲卡，即把多塊半導體存儲器芯片、或者半導體存儲器和邏輯電路混裝在一起的半導體芯片以疊層狀態(tài)組裝在一起。
數(shù)碼相機的膠片媒體和便攜式個人計算機用的存儲器，已廣泛采用存儲卡。人們已知的這種存儲卡，例如安裝了非易失性存儲器NAND型E2 PROM的SSFDC(Solid-State Floppy Disk Card固態(tài)軟盤卡)，亦稱智能媒體(Smart Media)?，F(xiàn)在市場上銷售裝有1個或2個64兆位NAND型E2PROM的大容量存儲卡。但是，最近希望開拓多媒體等新市場，使大容量存儲器件的需求日益增加，實現(xiàn)更大容量化。
作為實現(xiàn)大容量存儲器件的技術之一，有一種所謂芯片穿通插頭，即把連接插頭設置在穿透半導體襯底(襯底)地穿通孔內(nèi)，把這樣形成的許多塊具有這種連接插頭的半導體芯片重疊起來加以組裝，即可構成人們已知的多芯片半導體器件。在這種疊層的許多個半導體芯片內(nèi)，通過上述芯片穿通插頭從安裝基板供給各種控制信號和數(shù)據(jù)，或者讀出數(shù)據(jù)。但是，該技術尚存在一些有待解決的問題。
例如，在過去的平面電路板安裝中，在利用4個同樣結構的存儲器半導體芯片來構成存儲器裝置時，把4個芯片控制信號(芯片啟動條)分別劃分開即可。但是，為了減小安裝面積，在對半導體芯片疊層的情況下，必須在芯片內(nèi)部分別對芯片控制信號進行分離。這意味著要制造4種芯片，從制造成本來看是不恰當?shù)摹?br> 因此，在本發(fā)明之前，本發(fā)明人等在日本國專利申請?zhí)朒 10-213880(對美國申請?zhí)枮?9/363,031,2001年1月17日批準)中提出了一種多芯片半導體器件，其中是把許多個由元件集成的半導體芯片安裝到半導體襯底中，其特征在于在穿透半導體襯底的穿通孔內(nèi)形成連接插頭的這種實質(zhì)上結構相同的許多個半導體芯片，重疊在一起，通過凸塊來有選擇地連接上述各半導體芯片的連接插頭，根據(jù)上述插頭的連接圖形來選擇已設置在上述各半導體芯片內(nèi)的供選用的電路。
若采用這種構成的多芯片半導體器件，則在許多個芯片內(nèi)部分別設置供選用的電路，對每個芯片有選擇地形成在連接插頭時所用的凸塊(凸起焊點)，這樣，即使相同構成的芯片，也能對每個芯片分別提供芯片控制信號。
然后，在利用這種方法時，應當把凸塊有選擇的連接到插頭上，在用鍍錫法形成焊點的情況下，每種芯片必須單獨形成掩模板。并且，像轉印凸塊方式那樣，在芯片一起進行凸塊形成時，對每種芯片疊層段數(shù)必須分別更改凸塊設置位置，在形成凸塊時必須更換掩模板，或者必須對每個疊層級數(shù)分別設置不同的裝置。就像在晶片上進行鍍膜，形成凸塊那樣，對晶片一起進行凸塊形成時，也應當對每個疊層級數(shù)分別形成位置不同的凸塊，各層之間沒有互換性。
這樣，先申請的技術，雖然即使對同樣構成的芯片進行疊層也能分別提供芯片控制信號，能降低制造成本，但是，從提高生產(chǎn)效率和進一步降低制造成本來看，尚有改進的余地。
如上所述，過去的多芯片半導體器件和存儲卡，雖然對同樣構成的芯片進行疊層，也能分別提供芯片控制信號，降低制造成本，但是，從提高生產(chǎn)效率和進一步降低制造成本來看，尚有改進的余地。
所以，本發(fā)明的目的在于提供一種能提高生產(chǎn)效率和進一步降低制造成本的多芯片半導體器件。
本發(fā)明的目的是利用這樣一種多芯片半導體器件來達到的它具有許多個半導體芯片，每個芯片都有集成了許多元件的半導體襯底、在穿透上述半導體襯底的穿通孔內(nèi)形成的連接插頭、以及通過有選擇地進行切斷能使上述連接插頭與凸塊進行電接通和斷開的熔絲部分，通過凸塊來連接上述各半導體芯片的連接插頭，對芯片進行疊層安裝。
若采用上述結構的多芯片半導體器件，則利用相同的工藝來制作相同結構的半導體芯片，在經(jīng)過檢驗合格的半導體芯片中，對相當于各疊層級數(shù)的芯片識別信號所對應的熔絲進行熔斷，即可識別各芯片的芯片地址。因此，與制作各疊層互不相同的半導體芯片時相比較，能提高生產(chǎn)效率，降低制造成本。
而且，因為不需要在連接插頭上有選擇的形成凸塊，所以，不需要對每個疊層的芯片分別形成掩模板，不需要對每個芯片疊層級數(shù)分別更改凸塊的設置位置。因此，不需要更換掩模，也不需要對每個疊層級分別設置裝置。其結果是，能夠改進作為本發(fā)明的前提的本發(fā)明人等提出的日本國專利申請?zhí)朒 10-213880(對美國申請?zhí)?9/363,031)所公開的技術，能提高生產(chǎn)效率和進一步降低制造成本。
并且，在半導體芯片為多芯片的情況下，即使不一定進行全位(全模塊)動作的芯片，也是根據(jù)能動作的存儲容量來有選擇地進行熔絲斷開，在疊層的各半導體芯片之間進行芯片地址的分配，這樣能規(guī)定疊層片的總存儲容量，所以，能提高合格率。
尤其像非易失性存儲器芯片那樣，在使用用途要求小型化的裝置中，效果明顯，適用性強。
并且，本發(fā)明的目的通過一種存儲卡來實現(xiàn)，該存儲卡具有
許多個半導體芯片，其結構實質(zhì)上是相同的，它們分別具有分別穿透半導體襯底的穿通孔內(nèi)所設置的連接插頭、以及介于該連接插頭和凸塊形成區(qū)之間，通過有選擇地切斷來指定地址分配的熔絲部分；
凸塊，它實質(zhì)上是利用相同的圖形來連接上述各半導體芯片的上述連接插頭；
卡片狀外殼，用于以疊層狀態(tài)對上述許多個半導體存儲器芯片進行封裝；以及
端子，它設置在上述卡片狀外殼上，用于分別通過上述連接插頭、上述熔絲部分和上述凸塊來與上述各半導體存儲器芯片之間進行信號傳輸。
若采用上述構成的存儲卡，則可形成一種具有上述多芯片半導體器件的全部優(yōu)點的存儲卡。
附圖的簡單說明


圖1說明按照本發(fā)明第1實施例的多芯片半導體器及存儲卡，這是對SSFDC(存儲卡)的卡片狀外殼進行透視，以表示其內(nèi)部結構概要的斜視圖。
圖2說明按照本發(fā)明第1實施例的多芯片半導體器件和存儲卡，這是一種模式斷面圖，它表示為了有選擇地連接圖1所示的SSFDC中的各半導體存儲器芯片所用的熔絲切斷后的連接圖形。
圖3說明按照本發(fā)明第1實施例的多芯片半導體器件和存儲卡，這是放大表示圖1和2所示的各半導體存儲器芯片的連接插頭和熔絲部分的斷面圖。
圖4說明按照本發(fā)明第1實施例的多芯片半導體器件和存儲卡，該電路圖表示與圖3所示的熔絲部分有關的上述圖1和2所示的半導體存儲器芯片中的一部分的具體電路構成。
圖5說明按照本發(fā)明第2實施例的多芯片半導體器件和存儲卡，它是表示對許多個半導體存儲器芯片進行疊層的狀態(tài)的側面圖。
圖6是表示4個半導體存儲器芯片之間存儲容量分配相同的情況下的例子模式圖。
圖7是表示4個半導體存儲器芯片之間存儲容量分配不同時的例子的模式圖。
圖8詳細說明在許多個芯片之間進行冗余技術處理的例子，這是抽出表示芯片的存儲單元部附近的主要部分的方框圖。
圖9詳細說明在許多個芯片之間進行冗余技術處理的例子，這是表示對4個芯片進行疊層的情況的模式圖。
圖10說明按照本發(fā)明第3實施例的多芯片半導體器件和存儲卡，這是說明第3實施例的概念的模式圖。
圖11說明按照本發(fā)明第3實施例的多芯片半導體器件和存儲卡，表示實現(xiàn)芯片地址的加法運算動作所用的具體電路構成，是把被疊層的各E2PROM的主要部分抽出來以表示概要構成的方框圖。
圖12是表示圖11所示的電路的輸出入控制電路的具體構成例的方框圖。
本發(fā)明是以上述本發(fā)明人等提出的日本專利申請?zhí)朒 10-213880(向美國申請的號為09/363,031,2001年1月17日批準)中公開的技術為前提，對其進行了改進。
圖1～圖4分別說明按照本發(fā)明第1實施例的多芯片半導體器件和存儲卡，圖1是對SSFDC(存儲卡)的卡片狀外殼進行透視，以表示內(nèi)部結構的斜視圖，圖2是利用模式來表示熔絲切斷后的連接圖形，該圖形用于有選擇地連接圖1所示的SSFDC中的各半導體存儲器芯片；圖3是放大表示圖1和2所示的各半導體存儲器芯片的連接插頭和熔絲部分的斷面圖，圖4是表示與上述圖3所示的熔絲部分有關的上述圖1和2所示的各半導體存儲器芯片中的一部分的具體電路構成的電路圖。
如圖1所示，在該SSFDC(固態(tài)軟盤卡)11中以疊層狀態(tài)安裝了4個半導體存儲器芯片，例如NAND型E2PROM芯片12-1～12-4。各芯片12-1～12-4均為相同的結構。NAND型E2PROM的電源電壓、控制信號、地址和輸入數(shù)據(jù)等，通過SSFDC11的表面端子13-1～13-4(表示一部分)，輸入到各NAND型E2PROM芯片12-1～12-4內(nèi)，并且，輸出數(shù)據(jù)等被輸入到SSFDC11的外部。
如圖2所示，各芯片12-1～12-4上分別形成芯片穿通插頭(連接插頭)14-1～14-7，各芯片12-1～12-4的對應位置的芯片穿通插頭14-1～14-7在相鄰的芯片之間分別通過焊料凸塊18-1～18-7進行共同的電接觸。即焊料凸塊18-1～18-7在各芯片12-1～12-4之間形成相同的圖形。
并且，在上述SSFDC11的表面端子13-1～13-4上所連接的端子(一部分)13a～13e上，分別供給接地電壓Vss、第1芯片選擇信號CE1、第2芯片選擇信號CE2、第3芯片選擇信號CE3以及第4芯片選擇信號CE4。
在上述各芯片12-1～12-4上如圖3所示，分別形成連接插頭CP和熔絲部分FP。連接插頭CP由以下兩部分構成一部分是在芯片(半導體襯底)12上的穿通孔的側壁上所形成的絕緣膜14A；另一部分是以埋入方式形成在上述穿通孔內(nèi)，利用上述絕緣膜14A來和半導體襯底12進行電隔離的導電性穿通插頭(芯片穿通插頭)14B。
上述熔絲部分FP設置在上述連接插頭CP和焊料凸塊18之間的絕緣膜15中，該熔絲部分FP，其構成部分包括用于形成焊料凸塊18的焊盤16、熔絲20、以及通過上述熔絲20來對上述焊盤16和上述芯片穿透插頭14進行電氣連接的布線17等。并且，根據(jù)是否切斷上述熔絲20來進行控制，決定是否對芯片穿通插頭14和焊料凸塊18進行電連接，換言之，在被疊層的芯片中決定是否從位于下層的芯片向位于上層的芯片傳送信號。
在圖2中在通過該熔絲切斷而切斷了芯片穿通插頭14和焊料凸塊18的電連接的這些部分的芯片穿通插頭上，標注“×”標記，用模式方法來表示。也就是說，在芯片12-4中，與CE1～CE3、信號端子A、B、C相對應的位置的熔絲20被切斷；在芯片12-3中，與CE1、CE2、信號端子BC相對應的位置的熔絲20被切斷；在芯片12-2中，與CE1、信號端子C相對應的位置的熔絲20被切斷。
這樣，向半導體芯片12-1內(nèi)供應接地電壓Vss作為信號A、B、C，供應CE1、CE2、CE3、CE4作為芯片選擇信號。向半導體芯片12-2內(nèi)供應接地電壓Vss作為信號A、B，供應CE2、CE3、CE4作為芯片選擇信號。并且，向半導體芯片12-3內(nèi)供應接地電壓Vss作為信號A，供應CE3、CE4作為芯片選擇信號。另外，向半導體芯片12-4內(nèi)不供應信號A、B、C，而供應CE4作為芯片選擇信號。
圖4所示的電路是可任意選用的電路，它用于檢測是否用信號A、B、C、CE1、CE2、CE3、CE4來選擇了半導體存儲器芯片12-1～12-4中的某一個，對被選擇的芯片進行激活。該任意選用電路由熔絲20-1～20-3(與圖3的熔絲20相對應)、電阻21-1～21-3、反相電路22-1～22-15、3輸入“與非”電路23-1～23-4、2輸入“與非”電路24-1～24-4、以及4輸入“非或”電路25等構成，利用電源電壓Vcc和接地電位Vss之間的電壓來進行動作。
在供給信號A、B、C的焊盤16-1、16-2、16-3(與圖2的芯片穿通插頭14-1、14-2、14-3上的焊盤16相對應)和接地電位Vss之間，分別設置熔絲20-1、20-2、20-3。在不切斷熔絲的情況下，施加接地電位Vss，在切斷熔絲的情況下是斷開狀態(tài)。在上述各焊盤16-1、16-2、16-3和電源電位Vcc之間，分別連接高阻值的電阻21-1、21-2、21-3。并且，在上述各焊盤16-1、16-2、16-3上分別連接反相電路22-1、22-2、22-3的輸入端，這些反相電路22-1、22-2、22-3的輸出端被連接在“與非”電路23-1的輸入端上。在上述各焊盤16-1、16-2上分別連接反相電路22-4、22-5的輸入端，這些反相電路22-4、22-5的輸出端和上述焊盤16-3被連接在“與非”電路23-2的輸入端上。在上述焊盤16-1上連接反相電路22-6的輸入端，該反相電路22-6的輸出端和上述焊盤16-2、16-3被連接在“與非”電路23-3的輸入端上。另外，上述焊盤16-1、16-2、16-3被連接在“與非”電路23-4的輸入端上。
在上述“與非”電路23-1的輸出端上連接反相電路22-7的輸入端，該反相電路22-7的輸出端被連接到“與非”電路24-1的一邊輸入端上。在上述“與非”電路24-1的另一輸入端上連接一種用于輸入芯片選擇信號CE1的焊盤16-4。并且，在上述“與非”電路23-2的輸出端上連接反相電路22-8的輸入端，該反相電路22-8的輸出端被連接到“與非”電路24-2的一邊的輸入端上。在上述“與非”電路24-2的另一邊的輸入端上連接一種用于輸入芯片選擇信號CE2的焊盤16-5。同樣，在上述“與非”電路23-3的輸出端上連接反相電路22-9的輸入端，該反相電路22-9的輸出端被連接到“與非”電路24-3的一個輸入端上。在上述“與非”電路24-3的另一輸入端上連接一種用于輸入芯片選擇信號CE3的焊盤16-6。另外，在上述“與非”電路23-4的輸出端上連接反相電路22-10的輸入端，該反相電路22-10的輸出端被連接在“與非”電路24-4的一個輸入端上。在上述“與非”電路24-4的另一輸入端上連接一種用于輸入芯片選擇信號CE4的焊盤16-7。
在上述“與非”電路24-1～24-4的輸出端上連接反相電路22-11～22-14的輸入端，這些反相電路22-11～22-14的輸出端被分別連接在“非或”電路25的輸入端上。并且，在該“非或”電路25的輸出端上連接反相電路22-15的輸入端，從該反相電路22-15的輸出端獲得芯片選擇信號CE。
在此，上述反相電路22-11的邏輯輸出為A、B、C、CE1；上述反相電路22-12的邏輯輸出為A、B、C、CE2；上述反相電路22-13的邏輯輸出為A、B、C、CE3；上述反相電路22-14的邏輯輸出為A、B、C、CE4。
而且，上述電阻21-1～21-3可以采用溝道寬度W小、溝道長度L長的MOS晶體管?；蛘甙言S多個MOS晶體管的電流通路串聯(lián)連接起來而構成。其原因是在通過焊料凸塊18-1～18-3進行接地時，能減小從電源電壓Vcc向接地電壓Vss正常流動的穿通電流。因此，例如，上述電阻21-1～21-3分別采用對電流通路進行串聯(lián)連接的5個P溝道型MOS晶體管，對其柵極進行接地。
根據(jù)圖4的電路，熔絲20-1、20-2、20-3未切斷，信號A、B、C全部為接地電壓Vss的芯片，即圖2的芯片12-1由第1芯片選擇信號CE1來進行控制，進行激活。并且，熔絲20-1、20-2未被切斷，信號A、B均為接地電壓Vss，而且熔絲22-3被切斷，信號C為電源電壓Vcc的芯片，即圖2的芯片12-2由第2芯片選擇信號CE2進行控制，進行激活。熔絲20-1未被切斷，信號A為接地電位Vss而且熔絲20-2、20-3被切斷，信號B、C均為電源電壓Vcc的芯片，即圖2的芯片要對每個芯片分別形成掩模板。并且，像轉印凸塊方式那樣，在芯片一起進行凸塊形成的情況下，當形成凸塊時需要更換掩模板。也不需要對各個疊層級分別設置裝置。像在晶片上進行鍍膜，形成凸塊時那樣，在對晶片一起形成凸塊的情況下，也不需要對各疊層分別形成位置不同的凸塊。其結果，能提高生產(chǎn)效率，進一步降低制造成本。
再者，因為對許多個半導體存儲器芯片進行疊層安裝，所以，卡片的平面面積小，而且通過焊料凸塊等金屬凸塊來對許多個半導體存儲器芯片進行疊層，所以能得到厚度較薄的存儲卡。
該第2實施例是對疊層的許多個半導體存儲器芯片整體進行冗余技術處理?，F(xiàn)利用圖5至圖9來說明這種多芯片半導體器件和存儲卡的冗余技術。
首先，對已形成的半導體存儲器芯片進行鑒定，當存在不合格單元和不合格塊時，把冗余熔絲等切斷，置換成備用單元和備用塊，使存儲容量相同。并且，如上述第1實施例中說明的那樣，根據(jù)各芯片12-1～12-4的疊層級數(shù)，有選擇地切斷那些介于芯片穿通插頭和焊料凸塊之間的熔絲，制成與疊層級數(shù)相對應的連接圖形。然后，如圖5所示，通焊料凸塊8-1、8-2……把相同構成的半導體存儲器芯片12-1～12-4重疊放置到安裝基板19上進行安裝。
在此情況下，通常，如圖6所示，存儲容量的分配在各芯片12-1～12-4之間是完全同等的，已疊層的芯片12-1～12-4在冗余處理后例如具有25-6兆位容量，那么，在疊層后就變成1千兆位存儲容量的存儲器，各芯片12-1～12-4分別具有25％的存儲容量。
在本實施例中，在進行芯片鑒定和熔絲切斷后進行不合格單元和不合格塊的補救時，對存儲器地址進行分配，以便在4個芯片12-1～12-4之間使存儲器地址的分配互相融通，能使整個器件作為1個兆位的存儲器使用。
也就是說，如圖7所示，例如在芯片12-1的能工作的存儲容量為300兆位的情況下，為使其全部進行工作，利用熔絲切斷等方法來修12-3，由第3芯片選擇信號CE3進行控制，進行激活。再有，熔絲20-1、20-2、20-3被切斷，信號A、B、C全部為電源電壓Vcc的芯片，即圖2的芯片12-4由第4芯片選擇信號CE4進行控制，進行激活。這些情況均統(tǒng)一歸納示于表1內(nèi)。
表1
在表1中，Vss(O)表示熔絲20-1～20-3未被切斷，對應的焊盤16-1～16-3中的某一個被接地的情況。并且，Vcc(1)表示熔絲20-1～20-3被切斷，焊盤16-1～16-3中的某一個通過高阻值電阻21-1～21-3被加偏壓，即電源電壓Vcc的狀態(tài)。在把熔絲20-1～20-3全部切斷時，這些焊盤通過電阻21-1～21-3被加偏壓，即電源電壓Vcc。因此，根據(jù)是否切斷熔絲部分，即可設定信號A、B、C的電平，根據(jù)是否切斷熔絲部分，即可自由選擇半導體存儲器芯片12-1～12-4。
而且，當假定疊層的半導體存儲器芯片數(shù)為n時，如果至少設置(n-1)個芯片穿通插頭，那么即可分配n個半導體存儲器芯片之間的芯片地址。
如果采用這種構成，那么就對相同結構的許多個半導體存儲器芯片進行疊片，安裝到卡片狀的外殼內(nèi)，所以不需要制造許多種不同結構的半導體存儲器芯片，能對全部半導體存儲器芯片進行相同的測試，也不需要考慮疊層的順序，所以能降低制造成本。
并且，不需要有選擇地把凸塊連接到插頭上，根據(jù)是否切斷疊層的半導體存儲器芯片上所設置的熔絲部分，即可指定許多個半導體存儲器芯片之間的芯片地址分配。在利用鍍錫方法來形成凸塊時，不需正電路，全部分配地址。這樣一來，芯片12-1的存儲容量變成1千兆位中的約30％。并且，在芯片12-2的能工作的存儲容量為212兆位的情況下，能利用1千兆位中的約20％。
芯片12-3、12-4也同樣進行處理(在圖7中表示256兆位的情況)，即可使在單個芯片中因不合格的過多，本來不得不作為廢品加以報廢的芯片12-2也能得到利用。并且，因為在許多個芯片之間可以共用冗余用的存儲單元塊，所以，也可以減少冗余用的存儲單元塊，通過積極利用這些單元塊，用4個芯片即可實現(xiàn)1千兆位以上的大容量存儲器。
以下利用圖8和圖9，詳細說明用上述4個芯片12-1～12-4整體來進行冗余處理的例子。如圖8所示，在各芯片12內(nèi)設置存儲單元陣列MCA和行譯碼器RD，存儲單元陣列MCA由m個存儲單元塊BA1～BAm構成，與這些存儲單元塊BA1～BAm相對應，設置了行譯碼器部RD1～RDm。在各行譯碼器部RD1～RDm中設置了冗余用的熔絲，當通過地址總線AB而輸入的行地址與不良地址一致時，通過熔絲切斷來修正電路，把對應的存儲單元塊作為非選擇，置換成冗余用的存儲塊，進行選擇。
在圖9所示的構成中，在芯片12-1的存儲單元塊BA4～BAm不合格的情況下，用通常的冗余技術不能補救缺陷過多的狀態(tài)，不得不把該芯片12-1作為廢品加以報廢。但是，在本實施例中，可以把包括其他芯片12-1～12-3的冗余塊在內(nèi)的全部的塊地址BB1～BBm、BC1～BCm、BD1～BDm作為上述廢品塊BA4～BAm的地址進行分配，可以把地址BA1～BA3、BB1～BBm、BC1～BCm以及BD1～BDm分別作為1～(3+m+m+m)塊的存儲容量的多芯片半導體器件或存儲卡進行補救。
即使能工作的存儲容量小，本來被作為廢品而報廢的芯片也能利用，所以，能提高產(chǎn)品合格率。
而且，在上述第2實施例中，以對4個半導體存儲器芯片進行疊層的情況為例進行了說明，但在疊層的芯片數(shù)多的情況下，也能把這種觀點從存儲單元塊擴大應用到芯片方面進行冗余處理。即也可以對備用芯片進行疊層，把發(fā)生故障的芯片置換成備用芯片以便使用。尤其，隨著半導體儲器容量的增大，測試時間過長已成為一項難題，于是，不是在各個芯片全部測試完畢后再進行安裝，而是在部分測試結束后就進行安裝并立即發(fā)貨。或者在安裝后再次進行測試，當芯片被發(fā)現(xiàn)不合格時，禁止使用該不合格芯片，改用上述備用芯片。在有不合格芯片的狀態(tài)下就發(fā)貨的情況下，只要讓用戶能選擇備用芯片來代替不合格芯片即可。
切換上述芯片地址有許多方法，例如，切換裝有芯片的安裝基板上的布線；或者在疊層的芯片的最上層設置備用芯片，根據(jù)是否切斷該備用芯片內(nèi)的熔絲來切換芯片地址；或者通過外部輸入等方法來切換從芯片地址銷輸入的芯片地址。
以下參照圖10～12，詳細說明按照本發(fā)明第3實施例的多芯片半導體器件和存儲卡。在上述第1和第2實施例中說明了根據(jù)是否切斷熔絲來指定芯片疊層級數(shù)。但在該第3實施例中，芯片地址根據(jù)疊層級數(shù)來依次進行加法運算(也可以用減法等其他運算處理方法)，識別芯片地址，由半導體存儲器芯片本身來識別本芯片疊層級數(shù)。
如圖10所示，由各半導體存儲器芯片12的芯片穿通插頭14進行輸入的芯片地址A10～A14，在該芯片12內(nèi)部所形成的疊層級數(shù)識別電路中進行加法運算，作為從焊料凸塊18向下一級的芯片地址AO0～AO4進行輸出。
被輸入的芯片地址A10～A14、以及被輸出的芯片地址AO0～AO4的關系用2進制數(shù)表示如下
AO0=AI0+1
AO1=AI1+AI0
AO2=AI2+AI1
AO3=AI3+AI2
AO4=AI4+AI3
每當疊層級數(shù)增加時，被輸出的芯片地址AO0～AO4就發(fā)生變化，所以把該信號送入芯片12內(nèi)，由疊層級數(shù)識別電路進行識別。這樣，不使用熔絲切斷法，就可以對芯片本身的疊層級數(shù)進行自我識別。
而且，在上述圖10所示的襯底12內(nèi)形成了其他信號用的凸塊和插頭，但為了簡化說明，將其省略。
圖11和12分別用于說明為實現(xiàn)上述芯片地址的加法運算動作所用的具體電路構成，圖11是表示E2 PROM概要構成的方框圖，圖12是表示上述圖11所示的電路中的輸出入控制電路的構成例的電路圖。
該E2PROM具有存儲單元陣列30、讀出放大器31、數(shù)據(jù)寄存器32、列譯碼器33、列地址緩沖器34、行譯碼器35、行地址緩沖器36、控制電路37、指令寄存器38、地址寄存器39、狀態(tài)寄存器40、高壓發(fā)生電路41、動作邏輯控制電路42、輸出入控制電路43、以及表示設備的準備就緒狀態(tài)和工作中狀態(tài)的寄存器44等。
上述存儲單元陣列30被分割成許多個塊，在各塊中存儲單元被排列成矩陣。存儲單元陣列30中的存儲單元的行由行譯碼器35來進行選擇；存儲單元的列由列譯碼器33進行指定。由上述行譯碼器35和列譯碼器33選擇出的存儲單元的數(shù)據(jù)被供給到讀出放大器31內(nèi)進行讀出和放大，被供給到數(shù)據(jù)寄存器32內(nèi)進行閂鎖，從數(shù)據(jù)寄存器32通過輸出入控制電路43進行讀出。
另一方面，被輸入到上述輸出入控制電路43內(nèi)的寫入數(shù)據(jù)，被供給到數(shù)據(jù)寄存器32內(nèi)進行閂鎖。被閂鎖在該數(shù)據(jù)寄存器32內(nèi)的數(shù)據(jù)通過讀出放大器31被寫入到由上述行譯碼器35和列譯碼器33選擇的存儲單元內(nèi)。
地址信號通過地址寄存器39被供給到行地址緩沖器36和列地址緩沖器34內(nèi)。然后，被供給到行地址緩沖器36內(nèi)的行地址再被供給到行譯碼器35內(nèi)進行譯碼；被供給到列地址緩沖器34內(nèi)的列地址由列譯碼器33進行譯碼。
向上述動作邏輯控制電路42內(nèi)輸入各種控制信號(芯片控制信號CE、指令閂鎖啟動信號CLE、地址閂鎖啟動信號ALE、寫啟動信號WE、讀啟動信號RE、寫保護信號WP等)，分別向控制電路37和輸出入控制電路43內(nèi)供給控制信號。
從輸出入銷I/O1～I/Om向上述輸出入控制電路43內(nèi)輸入地址信號、數(shù)據(jù)和指令等，地址信號供給到地址寄存器39內(nèi)；數(shù)據(jù)供給到數(shù)據(jù)寄存器32內(nèi)；指令供給到指令寄存器38內(nèi)。并且，芯片地址從芯片地址銷供給到該輸出入控制電路43內(nèi)，對該芯片地址進行識別，由該半導體存儲器芯片本身來識別本芯片疊層級數(shù)。然后，對該芯片地址進行加法運算后的信號，被供給到重疊在下一級(上層)的芯片地址銷上。
被供給到上述指令寄存器38內(nèi)的指令再被送到控制電路37內(nèi)，由該控制電路37來控制讀出放大器31、數(shù)據(jù)寄存器32、列譯碼器33、行譯碼器35、狀態(tài)寄存器40、高壓發(fā)生電路41、以及指示器件就緒和工作中的狀態(tài)的寄存器44等。
上述狀態(tài)寄存器40根據(jù)從上控制電路37供給的信號來控制輸出入控制電路43。
上述高壓發(fā)生電路41把電源電壓作為電平漂移(升壓)，把寫入用的高壓供給到上述行譯碼器35、存儲單元陣列30和讀出放大器31等內(nèi)。
再有，上述寄存器44根據(jù)控制電路37的輸出信號來指示該芯片的就緒和工作中狀態(tài)，根據(jù)被寄存器44閂鎖的數(shù)據(jù)來對晶體管45進行通/斷控制，以此來輸出信號R/(B)。
圖12表示圖11所示的電路中的輸出入控制電路43的構成例。該電路43由電路構成與過去相同的輸出入控制電路51、疊層級數(shù)識別電路52和一致檢測電路53構成。上述疊層級數(shù)識別電路52例如由累積電路(計數(shù)器)構成，對從芯片地址銷輸入的芯片地址A10～A14按上述方法進行加法運算，生成芯片地址AO0～AO4，供給到疊層級數(shù)識別電路52內(nèi)，同時供給到下一級的芯片地址銷上。
并且，若在上述一致控制電路53中檢測出從I/O銷輸入的芯片地址和在上述疊層級數(shù)識別電路52內(nèi)生成的芯片地址是一致的，則該一致檢測電路53的輸出信號被供給到動作邏輯控制電路42或控制電路37內(nèi)，該芯片能工作。
也就是說，例如在用一致檢測電路53的輸出信號來控制動作邏輯控制電路42的情況下，若在一致檢測電路53中檢測不出芯片地址的一致性，則禁止向動作邏輯控制電路42內(nèi)輸送各種控制信號，該芯片不能工作。并且，若在一致檢測電路53中檢測出芯片地址的一致性，則向動作邏輯控制電路42內(nèi)輸送各種控制信號，進行與這些控制信號相對應的動作。
另一方面，在利用一致檢測電路53的輸出信號來對控制電路37進行控制的情況下、若一致檢測電路53不能檢測出芯片地址的一致性，則利用該控制電路37來控制讀出放大器31、數(shù)據(jù)寄存器32、列譯碼器33、行譯碼器35、狀態(tài)寄存器40、高壓發(fā)生電路41以及指示器件就緒和工作中狀態(tài)的寄存器44等，使它們停止工作，該芯片實質(zhì)上不工作。并且，若在一致檢測電路53中檢測出芯片地址一致性，則利用該控制電路37來控制讀出放大器31、數(shù)據(jù)寄存器32、列譯碼器33、行譯碼器35、狀態(tài)寄存器40、高壓發(fā)生電路41和寄存儲44等，使其進行通常的工作。
若采用這種構成，則必須使用熔絲切斷法來識別疊層級數(shù)，所以，對同樣構成的許多芯片進行疊層即可，也不需要對每個疊層級進行芯片劃分，不需要熔絲切斷工序和芯片劃分工序。因此，能縮減制造工序，提高生產(chǎn)效率，進一步降低制造成本。
而且，本發(fā)明并非僅限于上述第1至第3實施例，在不脫離本發(fā)明宗旨的范圍內(nèi)可以對實施方法進行各種變形和更改。例如，上述第1和第2實施例中所用的熔絲，不言而喻也可以采用不是單純?nèi)劢z的非熔絲或電非熔絲等。并且，在上述第3實施例中，對于被輸入的芯片地址和被輸出的芯片地址的關系，以2進制加法運算的情況為例進行了說明。但是，不一定要采用加法運算，也可以在芯片內(nèi)設置一種對每個疊層級數(shù)能得到不同輸出信號的電路。
如上所述，若采用本發(fā)明，則可獲得能提高生產(chǎn)效率和降低制造成本的多芯片半導體器件和存儲卡。
權利要求
1．一種多芯片半導體器件，具有許多個半導體芯片，其特征在于
上述多個半導體芯片分別包括
集成了元件的半導體襯底；
連接插頭，形成在穿透上述半導體襯底的穿通孔內(nèi)；以及
熔絲部分，設置在上述連接插頭和凸塊形成區(qū)之間，通過有選擇地將其切斷，對上述連接插頭和凸塊進行電連接和分離；
通過凸塊來連接上述各半導體芯片的連接插頭，對上述多個半導體芯片進行疊層安裝。
2．如權利要求1所述的多芯片半導體器件，其特征在于
上述連接插頭的構成部分包括形成在上述半導體襯底上的穿通孔側壁上的第1絕緣膜、以及埋入在上述穿通孔內(nèi)形成的，依靠上述第1絕緣膜與上述半導體襯底進行電隔離的導電性穿通插銷，
上述熔絲部分的構成部分包括形成在上述半導體襯底上的第2絕緣膜；其形成位置與上述第2絕緣膜上的上述連接插頭相對應，其上面形成凸塊的焊盤；形成在上述第2絕緣膜中的熔絲；以及通過上述熔絲使上述焊盤和上述穿通插銷進行電連接的布線。
3．如權利要求1所述的多芯片半導體器件，其特征在于通過有選擇地切斷上述熔絲部分來指定上述各半導體芯片的芯片地址。
4．如權利要求1所述的多芯片半導體器件，其特征在于當疊層的上述半導體芯片數(shù)為n(n為2以上的整數(shù))時，在各個上述半導體芯片上至少設置(n-1)個上述連接插頭，在上述各連接插頭上設置上述熔絲部分。
5．如權利要求1所述的多芯片半導體器件，其特征在于當疊層的半導體芯片數(shù)為n(n為2以上的整數(shù))時，在上述各個半導體芯片上設置(n-1)個第1連接插頭和n個第2連接插頭，在上述各第1連接插頭上設置上述熔絲部分。
6．如權利要求5所述的多芯片半導體器件，其特征在于還具有可選電路，該電路分別設置在上述許多個半導體芯片中，根據(jù)上述熔絲部分是否被切斷來檢測是否選擇了上述半導體芯片中的某一個，對被選擇的半導體芯片進行激活。
7．如權利要求6所述的多芯片半導體器件，其特征在于上述自由可選電路根據(jù)上述各熔絲部分是否被切斷，來判斷是否根據(jù)上述(n-1)個第1連接插頭上所供給的信號、以及經(jīng)過上述n個第2連接插頭而輸入的第1至第n芯片啟動信號而選擇了已形成該自由可選電路的半導體芯片，當判斷為已被選擇時，對形成該自由可選電路的半導體芯片進行激活。
8．如權利要求1所述的多芯片半導體器件，其特征在于上述各半導體芯片分別是非易失性的存儲器芯片。
9．如權利要求8所述的多芯片半導體器件，其特征在于上述疊層安裝的多個非易失性存儲器芯片分別共用冗余用的存儲單元塊。
10．如權利要求8所述的多芯片半導體器件，其特征在于在上述疊層安裝的多個非易失性存儲器芯片中互相通融存儲地址分配，在許多個非易失性存儲器芯片中進行存儲地址分配。
11．一種存儲卡，其特征在于包括
多個實質(zhì)結構相同的半導體存儲器芯片，分別具有分別設置在穿透半導體芯片的穿通孔內(nèi)的連接插頭、以及位于上述連接插頭和凸塊形成區(qū)之間，通過有選擇地切斷即可指定地址分配的熔絲部分；
凸塊，利用實質(zhì)上相同的圖形來連接上述各半導體存儲器芯片的上述連接插頭；
卡片狀外殼，用于對上述許多個半導體存儲器芯片在疊層狀態(tài)下進行封裝；以及
端子，設置在上述卡片狀外殼上，用于分別通過上述連接插頭，上述熔絲部分和上述凸塊來與上述各半導體存儲器芯片之間進行信號傳輸。
12．如權利要求11所述的存儲卡，其特征在于上述連接插頭的構成部分包括形成在上述半導體襯底上的穿通孔側壁上的第1絕緣膜、以及埋入在上述穿通孔內(nèi)形成的，利用上述第1絕緣膜來與上述半導體襯底進行電隔離的導電性穿通插頭；
上述熔絲部分的構成部分包括形成在上述半導體襯底上的第2絕緣膜；其形成位置與上述第2絕緣膜上的上述連接插頭相對應，其上面形成凸塊的焊盤；形成在上述第2絕緣膜中的熔絲；以及通過上述熔絲對上述焊盤和上述穿通插頭進行電連接的布線。
13．如權利要求11所述的存儲卡，其特征在于通過有選擇地切斷上述熔絲部分來指定上述半導體存儲器芯片的芯片地址分配。
14．如權利要求11所述的存儲卡，其特征在于當疊層的上述半導體存儲器芯片數(shù)為n(n為2以上的整數(shù))時，在各個上述半導體存儲器芯片上至少設置(n-1)個上述連接插頭，在上述各連接插頭上設置上述熔絲部分。
15．如權利要求11所述的存儲卡，其特征在于當疊層的半導體存儲器芯片數(shù)為n(n為2個以上的整數(shù))時，在上述各半導體存儲器芯片上設置(n-1)個第1連接插頭和n個第2連接插頭，在上述各第1連接插頭上設置上述熔絲部分。
16．如權利要求15所述的存儲卡，其特征在于還具有這樣一種自由可選電路，即分別設置在上述許多半導體存儲器芯片中，用于根據(jù)是否切斷了上述熔絲部分來檢測是否選擇了上述半導體存儲器芯片中的某一個并對被選擇的半導體存儲器芯片進行激活。
17．如權利要求16所述的存儲卡，其特征在于上述自由可選電路根據(jù)是否切斷了上述各熔絲部分來判斷是否根據(jù)供給到上述(n-1)個第1連接插頭上的信號、以及經(jīng)過上述n個第2連接插頭而被輸入的第1至第n芯片啟動信號已選擇了形成有該自由可選電路的半導體存儲器芯片，當判斷為已被選擇時，對形成有該自由可選電路的半導體存儲器芯片進行激活。
18．如權利要求11所述的存儲卡，其特征在于上述疊層安裝的許多個半導體存儲器芯片分別共用冗余用的存儲單元塊。
19．如權利要求11所述的存儲卡，其特征在于在上述疊層安裝的許多個半導體存儲器芯片中，使存儲地址的分配互相通融，在許多個半導體存儲器芯片中進行存儲地址的分配。
20．一種由多個半導體芯片疊層安裝而成的多芯片半導體器件，其特征在于
上述多個半導體芯片分別具有
集成了元件的半導體襯底；
芯片穿通插頭，它形成在上述半導體襯底中，用于輸入芯片地址；以及
疊層級數(shù)識別電路，它形成在上述半導體襯底中，用于根據(jù)通過上述芯片穿通插頭而輸入的芯片地址來識別疊層級數(shù)，
上述各半導體芯片中的疊層級數(shù)識別電路分別對通過上述芯片穿通插頭而輸入的芯片地址進行運算處理，并供給到依次疊層在上層的上述半導體芯片的芯片穿通插頭上。
21．如權利要求20所述的多芯片半導體器件，其特征在于還具有一致檢測電路，該電路用于檢測從上述疊層級數(shù)識別電路中輸出的芯片地址、以及從I/O(輸出入)銷輸入的芯片地址的一致性。
22．如權利要求21所述的多芯片半導體器件，其特征在于上述一致檢測電路，當檢測出從上述疊層級數(shù)識別電路輸出的芯片地址和從I/O中輸入的芯片地址一致時，對形成了上述一致檢測電路的半導體芯片進行激活。
23．如權利要求20所述的多芯片半導體器件，其特征在于上述各疊層級數(shù)識別電路包括為對被輸入的芯片地址進行加法運算所用的加法電路。
24．如權利要求20所述的多芯片半導體器件，其特征在于上述各疊層級數(shù)識別電路包括為對被輸入的芯片地址進行減法運算所用的減法電路。
25．如權利要求20所述的多芯片半導體器件，其特征在于上述許多個半導體芯片分別通過凸塊來連接上述芯片穿通插頭，以此進行疊層安裝。
26．如權利要求20所述的多芯片半導體器件，其特征在于上述各半導體芯片分別是存儲器芯片。
全文摘要
對同樣構成的多個半導體芯片進行疊層,構成一種多芯片半導體器件。在上述各半導體芯片內(nèi)設置有自由可選電路。在該自由可選電路中設置了相當于各芯片疊層級數(shù)的熔絲,通過切斷該熔絲,單獨接收各芯片的芯片控制信號。
文檔編號H01L25/065GK1318866SQ01116669
公開日2001年10月24日 申請日期2001年4月20日 優(yōu)先權日2000年4月20日
發(fā)明者佐佐木圭一, 作井康司 申請人:株式會社東芝