專利名稱：非易失性半導(dǎo)體存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲器件及其制造方法。
采用浮柵和控制柵層疊的疊層?xùn)艠O結(jié)構(gòu)的存儲單元，可以進行電改寫的非易失性半導(dǎo)體存儲器件(EEPROM)是公知的。這種EEPROM中，浮柵與半導(dǎo)體襯底之間的第一柵絕緣膜采用隧道絕緣膜，浮柵與控制柵之間的第二柵絕緣膜，通常采用氧化硅膜(0)/氮化硅膜(N)/氧化硅膜(0)的層疊結(jié)構(gòu)膜的ONO膜。
各個存儲單元形成在被元件分隔絕緣膜隔開的元件形成區(qū)域中。一般通過在元件分隔絕緣膜上的隔縫加工，浮柵電極膜在控制柵線(字線)方向形成分隔。在這種隔縫加工階段，不進行位線方向的浮柵分隔。這樣，在包含隔縫加工的浮柵電極膜上的襯底整體上，通過ONO膜淀積控制柵電極膜，通過依次蝕刻控制柵電極膜、ONO膜、浮柵電極膜，在位線方向分隔控制柵和浮柵。之后，與控制柵自對準(zhǔn)地形成源和漏擴散層。
在上述已有的EEPROM結(jié)構(gòu)中，在元件分隔絕緣膜上分隔在字線方向鄰接的存儲單元的浮柵，而在其上形成的ONO膜在字線方向連續(xù)地配置。這種結(jié)構(gòu)中，如果為了使存儲單元細微化，使字線方向的浮柵的分隔寬度(隔縫寬度)變小，則可知鄰接浮柵的電荷積累狀態(tài)不同時，通過ONO膜發(fā)生電荷移動。這是因為電荷易于在ONO膜的氮化硅膜或者氮化硅膜與氧化硅膜的界面橫向地移動。因此，在細微化的EEPROM中，與字線方向鄰接的存儲單元在不同的數(shù)據(jù)狀態(tài)時，由于電荷移動閾值發(fā)生變動，由于這種情況導(dǎo)致數(shù)據(jù)被破壞。
針對上述問題，本發(fā)明的目的在于提供能夠防止因浮柵間電荷移動而導(dǎo)致數(shù)據(jù)被破壞、提高可靠性的非易失性半導(dǎo)體存儲器件及其制造方法。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在半導(dǎo)體襯底上由元件分隔絕緣膜所劃分的多個元件形成區(qū)域；通過所述各元件形成區(qū)域的第一柵絕緣膜，分隔每個元件形成區(qū)域所形成的浮柵；在浮柵上形成的，由元件分隔絕緣膜切斷分隔的第二柵絕緣膜；通過第二柵絕緣膜在所述浮柵上形成的控制柵；與控制柵自對準(zhǔn)地形成的源、漏擴散層。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在半導(dǎo)體襯底上由元件分隔絕緣膜所劃分的多個元件形成區(qū)域；通過所述各元件形成區(qū)域的第一柵絕緣膜，分隔每個元件形成區(qū)域所形成的浮柵；在浮柵上形成的、且沿所述元件分隔絕緣膜表面上形成的凹部，跨越多個元件形成區(qū)域連續(xù)形成的第二柵絕緣膜；通過第二柵絕緣膜在所述浮柵上形成的控制柵；以及與控制柵自對準(zhǔn)地形成的源、漏擴散層。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲器件的第一制造方法，其特征在于包括以下工序在半導(dǎo)體襯底上形成劃分元件形成區(qū)域的元件分隔絕緣膜；通過所述半導(dǎo)體襯底上的第一柵絕緣膜淀積第一柵電極材料膜和第二柵絕緣膜；蝕刻所述第二柵絕緣膜及其之下的第一柵電極材料膜，在所述元件分隔絕緣膜上形成分隔所述第一柵電極材料膜的隔縫；在所述第一柵電極材料膜側(cè)面形成絕緣膜之后，淀積第二柵電極材料膜；依次蝕刻所述第二柵電極材料膜、第二柵絕緣膜、第一柵電極材料膜，布圖形成所述第一柵電極材料膜構(gòu)成的浮柵和所述第二柵電極材料膜構(gòu)成的控制柵；以及形成與所述控制柵自對準(zhǔn)的源、漏擴散層。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲器件的第二制造方法，其特征在于包括以下工序在半導(dǎo)體襯底上形成劃分元件形成區(qū)域的元件分隔絕緣膜；通過所述半導(dǎo)體襯底上的第一柵絕緣膜淀積第一柵電極材料膜和第二柵絕緣膜；蝕刻所述第二柵絕緣膜及其之下的第一柵電極材料膜，在所述元件分隔絕緣膜上形成分隔所述第一柵電極材料膜的隔縫；依次淀積第三柵絕緣膜和第二柵電極材料膜；依次蝕刻所述第二柵電極材料膜、第三和第二柵絕緣膜、第一柵電極材料膜，布圖形成所述第一柵電極材料膜構(gòu)成的浮柵和所述第二柵電極材料膜構(gòu)成的控制柵；以及形成與所述控制柵自對準(zhǔn)的源、漏擴散層。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲器件的第三制造方法，其特征在于包括以下工序在半導(dǎo)體襯底上形成劃分元件形成區(qū)域的元件分隔絕緣膜；通過所述半導(dǎo)體襯底上的第一柵絕緣膜淀積第一柵電極材料膜；蝕刻所述第一柵電極材料膜，在所述元件分隔絕緣膜上形成分隔所述第一柵電極材料膜的第一隔縫；在所述第一柵電極材料膜和元件分隔絕緣膜上淀積第二柵絕緣膜；蝕刻與所述第二柵絕緣膜的所述第一隔縫重合的部分，在所述元件分隔絕緣膜上形成分隔所述第二柵絕緣膜的第二隔縫；淀積第二柵電極材料膜；依次蝕刻所述第二柵電極材料膜、第二柵絕緣膜、第一柵電極材料膜，布圖形成所述第一柵電極材料膜構(gòu)成的浮柵和所述第二柵電極材料膜構(gòu)成的控制柵；以及形成與所述控制柵自對準(zhǔn)的源、漏擴散層。
根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲器件的第四制造方法，其特征在于包括以下工序在半導(dǎo)體襯底上形成劃分元件形成區(qū)域的元件分隔絕緣膜；通過所述半導(dǎo)體襯底上的第一柵絕緣膜淀積第一柵電極材料膜；蝕刻所述第一柵電極材料膜，在所述元件分隔絕緣膜上形成分隔第一柵電極材料膜的隔縫；蝕刻所述隔縫露出的所述元件分隔絕緣膜表面，形成凹部；在所述第一柵電極材料膜和元件分隔絕緣膜上，通過第一柵絕緣膜淀積第二柵電極材料膜；依次蝕刻所述第二柵電極材料膜、第二柵絕緣膜、第一柵電極材料膜，布圖形成所述第一柵電極材料膜構(gòu)成的浮柵和所述第二柵電極材料膜構(gòu)成的控制柵；以及形成與所述控制柵自對準(zhǔn)的源、漏擴散層。
根據(jù)本發(fā)明，在夾持元件分隔絕緣膜而鄰接的存儲單元之間，在元件分隔絕緣膜上分隔浮柵和控制柵之間的第二柵絕緣膜，由此可以防止通過第二柵絕緣膜鄰接的浮柵之間產(chǎn)生電荷移動。
而且，即使在元件分隔膜上不完全分隔第二柵絕緣膜，把元件分隔絕緣膜表面加工成凹部，使第二柵絕緣膜沿此凹部連續(xù)分布，實質(zhì)上等價于鄰接的浮柵間距增大，也可以防止鄰接浮柵之間產(chǎn)生電荷移動。
因此，即使在使存儲器單元微細化的情況下，也可以防止電荷移動造成的數(shù)據(jù)破壞，提高可靠性圖1是根據(jù)本發(fā)明第一實施例的EEPROM的存儲單元陣列的布圖。
圖2是圖1的A-A’和B-B’的剖面圖。
圖3是第一實施例的制造工序的剖面圖。
圖4是第一實施例的制造工序的剖面圖。
圖5是第一實施例的制造工序的剖面圖。
圖6是第一實施例的制造工序的剖面圖。
圖7是第一實施例的制造工序的剖面圖。
圖8是第一實施例的制造工序的剖面圖。
圖9是本發(fā)明第二實施例的制造工序剖面圖。
圖10是第二實施例的制造工序的剖面圖。
圖11是第二實施例的制造工序的剖面圖。
圖12是第二實施例的制造工序的剖面圖。
圖13是本發(fā)明第三實施例的制造工序剖面圖。
圖14是第三實施例的制造工序的剖面圖。
圖15是第三實施例的制造工序的剖面圖。
圖16是第三實施例的制造工序的剖面圖。
圖17是根據(jù)本發(fā)明第四實施例的EEPROM與圖2(a)(b)對應(yīng)的剖面圖。
圖18是第四實施例的制造工序的剖面圖。
圖19是第四實施例的制造工序的剖面圖。
圖20是第四實施例的制造工序的剖面圖。
圖21是第四實施例的制造工序的剖面圖。
圖22是第四實施例的制造工序的剖面圖。
圖23是第四實施例的制造工序的剖面圖。
圖24是第四實施例的制造工序的剖面圖。
圖25是第四實施例的制造工序的剖面圖。
圖26是用于說明第四實施例效果的不良位數(shù)與隔縫寬度的相互關(guān)系圖。
以下，參照


本發(fā)明的實施例。圖1是根據(jù)本發(fā)明第一實施例的NAND型EEPROM的單元陣列的布圖，圖2(a)、(b)分別是圖1的A-A’、B-B’剖面圖。
在硅襯底1的p型阱中形成存儲單元陣列。在硅襯底1中形成元件分隔溝槽3，其中埋置形成元件分隔絕緣膜4，通過此元件分隔絕緣膜4劃分出帶狀元件形成區(qū)域2。
在各個元件形成區(qū)域2中，通過作為隧道絕緣膜的第一柵絕緣膜5，形成浮柵6。浮柵6是元件分隔前形成的第一多晶硅(或非晶硅)膜6a和元件分隔后形成的第二多晶硅(或非晶硅)膜6b的兩層結(jié)構(gòu)，分隔每個存儲單元。在浮柵6上，通過第二柵絕緣膜7形成控制柵8?？刂茤?是多晶硅(或非晶硅)膜8a和硅化鎢(WSi)膜8b的兩層結(jié)構(gòu)。如圖2(a)的剖面所示，控制柵8跨越多個元件形成區(qū)域2，連續(xù)地布圖形成，構(gòu)成字線WL。
浮柵6和控制柵8之間的第二柵絕緣膜7是ONO膜。在此實施例中，在如圖2(a)的剖面圖所示的字線WL方向，利用元件分隔絕緣膜4上的隔縫13，分隔第二柵絕緣膜7，使其僅設(shè)置在各浮柵6之上。因此，在浮柵6的側(cè)面形成氧化硅膜9，由此實現(xiàn)與控制柵8的分隔。
形成與控制柵8自對準(zhǔn)的源、漏擴散層12，構(gòu)成多個存儲單元串聯(lián)連接的NAND型單元組件。
在NAND型單元組件的一端漏側(cè)，配置與控制柵8同時形成的選擇柵13，位線(BL)11與其漏擴散層連接。選擇柵13具有與存儲單元的柵極同樣的層疊柵結(jié)構(gòu)，但第一層?xùn)烹姌O材料不作為浮柵分隔，兩層作為一體化地構(gòu)成在預(yù)定位置短路的選擇柵13。而且，該選擇柵13的第一柵絕緣膜5’形成得比存儲單元區(qū)域更厚。NAND單元組件的另一端源側(cè)未示出，但與漏側(cè)同樣地構(gòu)成。
參照作為與圖2(a)(b)的剖面圖對應(yīng)的工序剖面圖的圖3(a)(b)～圖8(a)(b)，說明此實施例的EEPROM的具體制造工序。
如圖3(a)(b)所示，首先在硅襯底1上形成10nm的氧化硅膜，作為第一柵絕緣膜5，在其上淀積60nm的第一多晶硅膜6a，作為柵電極材料膜，再淀積用于元件分隔加工的掩模21。在選擇柵晶體管區(qū)域形成比單元晶體管區(qū)域更厚的柵絕緣膜5’。掩模21是氮化硅膜和氧化硅膜的層疊膜。布圖形成此掩模21使其留在元件形成區(qū)域，采用該掩模蝕刻多晶硅膜6a、第一柵絕緣膜5、5’，再蝕刻襯底1，形成元件分隔溝槽3。
之后，在O2氣氛中進行1000℃的加熱，如圖4(a)(b)所示，在元件分隔溝槽3的內(nèi)壁形成6nm左右的氧化硅膜22。接著，通過等離子體CVD淀積氧化硅膜，通過CMP處理使其平坦化，在元件分隔溝槽3內(nèi)埋置元件分隔絕緣膜4。之后，在900℃的氮氣氣氛中進行900℃的加熱處理，然后除去掩模21。通過150℃的磷酸處理除去氮化硅膜。
之后，如圖5(a)(b)所示，采用減壓CVD法淀積摻雜磷的第二多晶硅膜6b，作為柵電極材料膜，接著淀積第二柵絕緣膜7構(gòu)成的ONO膜。在元件分隔絕緣膜4上設(shè)置具有開口的抗蝕劑圖形掩模，對這些第二柵絕緣膜7和第二多晶硅膜6b進行RIE蝕刻，如圖6(a)(b)所示，形成在元件分隔絕緣膜4上分隔浮柵6的隔縫13。隔縫13的長度跨越NAND單元組件中的多個存儲單元。就第二柵絕緣膜7來說，在利用元件分隔絕緣膜4上的隔縫13同時分隔這一點上與已有技術(shù)不同。
在O2氣氛中通過1000℃的加熱，在因隔縫13的加工露出的多晶硅膜6b的側(cè)面形成氧化硅膜9對其保護。之后，如圖7(a)(b)所示，采用CVD法淀積摻雜磷的多晶硅膜8a，作為柵電極材料膜，接著在其上淀積WSi膜8b。
然后布圖形成抗蝕劑，通過RIE依次蝕刻WSi膜8b、多晶硅膜8a、柵絕緣膜7、多晶硅膜6b、6a、柵絕緣膜5，如圖8(a)(b)所示，布圖形成作為連續(xù)字線WL的控制柵8，在位線方向?qū)Ω鱾€存儲單元分隔每個浮柵6。進行離子注入，形成與控制柵8自對準(zhǔn)的各存儲單元的源、漏擴散層12。
對于選擇柵線SG，不進行下部柵電極材料膜6a、6b的元件分隔絕緣膜4上的分隔，與上部柵電極材料膜8a、8b一體地連續(xù)布圖形成。
之后，如圖2(a)(b)所示，淀積層間絕緣膜10，設(shè)置接觸孔，布圖形成位線11。
根據(jù)以上所述實施例，浮柵6上的ONO膜構(gòu)成的第二柵電極材料膜，與浮柵6同時在元件分隔絕緣膜4上被分隔。因此，在鄰接存儲單元的浮柵接近的情況，不會發(fā)生電荷泄漏，數(shù)據(jù)保持性優(yōu)異。圖9(a)(b)～12(a)(b)展示了另一實施例的制造工序。與在先實施例對應(yīng)的部分采用與在先實施例相同的符號，省略了詳細說明。本實施例中，浮柵6上的ONO膜構(gòu)成的第二柵絕緣膜7也在元件分隔絕緣膜4上被分隔，但是其工序與在先實施例不同。
直到圖5(a)(b)均與在先實施例的工序相同。之后，如圖9(a)(b)所示，在第二柵絕緣膜7上淀積氧化硅膜31，在元件分隔絕緣膜4上對其開出隔縫加工用開口13’。再淀積氧化硅膜32。這樣，進行蝕刻，如圖10(a)(b)所示，在開口13’留下氧化硅膜32作為側(cè)隔板。在此狀態(tài)，以氧化硅膜31、32作為掩模，通過RIE蝕刻第二柵絕緣膜7和多晶硅膜6b。由此，與在先實施例相同地，在元件分隔絕緣膜4上加工出分隔第二柵絕緣膜7和多晶硅膜6b的隔縫13。
之后，采用HF去除氧化硅膜31、32之后，如圖11(a)(b)所示，通過減壓CVD法全面淀積氧化硅膜33。該氧化硅膜33淀積后，在O2氣氛中，在1000℃加熱，制成無電荷移動等的致密氧化膜。這種氧化硅膜33與第二柵絕緣膜7共同構(gòu)成絕緣膜，而且成為保護多晶硅膜6b側(cè)面的絕緣膜。
之后，如圖12(a)(b)所示，依次淀積多晶硅膜8a和WSi膜8b，以下與在先實施例相同地對其進行布圖，形成控制柵8和浮柵6，形成源、漏擴散層12。
對于該實施例，與在先實施例一樣，浮柵6上的ONO膜構(gòu)成的柵絕緣膜7被元件分隔區(qū)域分隔。因此獲得優(yōu)異的數(shù)據(jù)保持性。圖13(a)(b)～圖16(a)(b)是另一實施例的制造工序。在先實施例中，如圖5(a)(b)所示，是連續(xù)淀積兩層多晶硅膜6b和第二柵絕緣膜7。與其不同，本實施例中，如圖13(a)(b)所示，在淀積第二柵絕緣膜7之前，形成使兩層多晶硅膜6b在元件分隔絕緣膜4上被分隔的隔縫13。之后，淀積第二柵絕緣膜7。
因此，在第二柵絕緣膜6b上，形成具有與隔縫13相同的開口的抗蝕劑圖形(未示出)，采用RIE蝕刻第二柵絕緣膜6b，如圖14(a)(b)所示，在隔縫13的部分分隔。之后，與在先實施例一樣，如圖15(a)(b)所示，采用CVD法淀積摻雜磷的多晶硅膜8a作為柵電極材料膜，接著在其上淀積WSi膜8b。
隨后布圖形成抗蝕劑，通過RIE依次蝕刻WSi膜8b、多晶硅膜8a、柵絕緣膜7、多晶硅膜6b、6a、柵絕緣膜5，如圖16(a)(b)所示，布圖形成控制柵8作為連續(xù)的字線WL，在位線方向?qū)γ總€存儲單元分隔浮柵6。進行離子注入，形成與控制柵8自對準(zhǔn)的各存儲單元的源、漏擴散層12。
通過本實施例，由于在元件分隔絕緣膜4上分隔浮柵6上的第二柵絕緣膜7，所以獲得與在先實施例同樣優(yōu)異的數(shù)據(jù)保持特性。在此之前的實施例中，是在元件分隔絕緣膜4上切斷分隔第二柵絕緣膜7，但是本實施例不進行切斷分隔，也能獲得實質(zhì)上等同的效果。本實施例的單元陣列的剖面結(jié)構(gòu)如圖17(a)(b)所示，與圖2(a)(b)對應(yīng)。
圖17(a)(b)的結(jié)構(gòu)與圖2(a)(b)的不同點在于，在淀積第二柵絕緣膜7之前，進行在元件分隔絕緣膜4上分隔浮柵6的隔縫13的加工，與此同時對元件分隔絕緣膜4進行凹槽蝕刻，形成凹部41。因此沿元件分隔絕緣膜4表面形成的凹部配置第一柵絕緣膜7。
如圖17(a)(b)所示，如果隔縫13的寬度、也就是元件分隔絕緣膜4形成的凹部41的寬度為a，凹部41的深度為b，則鄰接的浮柵6的間隔實質(zhì)上是a+2b。通過把該間隔設(shè)定為可以忽略浮柵間電荷移動的該值，可以獲得與在先實施例同樣優(yōu)異的數(shù)據(jù)保持特性。
對于圖17(a)的剖面圖，參照圖18～圖25，說明本實施例的具體制造工序。如圖18所示，在硅襯底1上形成8nm的氧化硅膜作為第一柵絕緣膜5，通過減壓CVD法在其上淀積60nm的第一多晶硅膜6a。通過減壓CVD法連續(xù)淀積150nm的氮化硅膜21a、和165nm的氧化硅膜21b。
之后，進行30分鐘的850℃氫燃燒氧化處理，之后通過光刻法形成抗蝕劑圖形，使其覆蓋元件分隔區(qū)域，RIE蝕刻氧化硅膜21b和氮化硅膜21a，布圖形成掩模。使用此掩模RIE蝕刻多晶硅膜6a、柵絕緣膜5，再蝕刻硅襯底1形成元件分隔溝槽3。由此劃分帶狀元件形成區(qū)域2。
接著，在元件分隔溝槽3的側(cè)壁形成熱氧化膜之后，通過等離子體CVD法淀積氧化硅膜4，對其進行CMP處理，使其平坦化，如圖19所示，埋入元件分隔溝槽3內(nèi)。采用緩沖氫氟酸除去氧化硅膜21b，再通過30分鐘的150℃的磷酸處理除去氮化硅膜21a，獲得圖20的狀態(tài)。
之后，如圖21所示，通過減壓CVD法淀積100nm的第二多晶硅膜6b。接著如圖22所示，通過減壓CVD法淀積230nm的氧化硅膜42，經(jīng)過光刻法和RIE工序，形成隔縫加工用開口13’。如圖23所示，通過減壓CVD法淀積70nm的氧化硅膜43，進行蝕刻，作為側(cè)隔板僅在開口13’的側(cè)壁留下。
接著，以氧化硅膜42、43作為掩模，通過RIE蝕刻多晶硅膜6b，如圖24所示，加工用于分隔浮柵的隔縫13。而且，采用多晶硅的選擇比大的RIE法，蝕刻元件分隔絕緣膜4的表面，在元件分隔絕緣膜4形成與隔縫13寬度相同的凹部41。
之后，通過O2等離子體和HF處理除去氧化硅膜42、43，然后如圖25所示，淀積17nm的ONO膜構(gòu)成的第二柵絕緣膜7，隨后通過減壓CVD法依次淀積100nm的第三多晶硅膜8a、通過等離子體CVD法淀積50nm的WSi膜8b。
以下未示出，經(jīng)過與在先實施例相同的工序，形成與各存儲單元的柵極分隔的源、漏擴散層。
圖26展示了分隔鄰接的浮柵的隔縫寬度與因浮柵間電荷移動而發(fā)生的不良位數(shù)之間的關(guān)系。圖中箭頭表示不良位數(shù)分散的范圍，曲線是統(tǒng)計的平均值。已經(jīng)知道，隨著存儲單元的細微化、高密度化，如果隔縫寬度小到0.14μm以下，則極端不良的位數(shù)增多。根據(jù)本實施例，對于平面上的隔縫寬度a，利用元件分隔絕緣膜4的凹部深度b，隔縫寬度實質(zhì)上可以成為a+2b。具體地，在256M位NAND型EEPROM中，不良位數(shù)的要求是2位/芯片時，隔縫寬度至少必須是0.14μm。因此，在此實施例的情況，通過加工滿足a+2b＞0.14(μm)的凹部41，可以滿足上述要求。
以上所述的本發(fā)明的EEPROM，在夾持元件分隔絕緣膜而鄰接的存儲單元之間，在元件分隔絕緣膜上分隔浮柵和控制柵間的第二柵絕緣膜，由此可以防止鄰接的浮柵間的電荷移動。或者，即使不在元件分隔膜上完全分隔第二柵絕緣膜，在元件分隔絕緣膜表面上加工凹部，第二柵絕緣膜沿此凹部連續(xù)，實質(zhì)上加大鄰接浮柵間的距離，防止鄰接的浮柵間的電荷移動。因此，即使在存儲單元細微化的情形，也能夠防止因電荷移動破壞數(shù)據(jù)。
權(quán)利要求
1．一種非易失性半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在半導(dǎo)體襯底上由元件分隔絕緣膜所劃分的多個元件形成區(qū)域；通過所述各元件形成區(qū)域的第一柵絕緣膜，分隔每個元件形成區(qū)域所形成的浮柵；在浮柵上形成的、由元件分隔絕緣膜切斷分隔的第二柵絕緣膜；通過第二柵絕緣膜在所述浮柵上形成的控制柵；以及與控制柵自對準(zhǔn)地形成的源、漏擴散層。
2．一種非易失性半導(dǎo)體存儲器件，其特征在于包括半導(dǎo)體襯底；在半導(dǎo)體襯底上由元件分隔絕緣膜所劃分的多個元件形成區(qū)域；通過所述各元件形成區(qū)域的第一柵絕緣膜，分隔每個元件形成區(qū)域所形成的浮柵；在浮柵上形成的、且沿所述元件分隔絕緣膜表面上形成的凹部，跨越多個元件形成區(qū)域連續(xù)形成的第二柵絕緣膜；通過第二柵絕緣膜在所述浮柵上形成的控制柵；以及與控制柵自對準(zhǔn)地形成源、漏擴散層。
3．根據(jù)權(quán)利要求1或2的非易失性半導(dǎo)體存儲器件，其特征在于，所述第二柵絕緣膜是氧化硅膜/氮化硅膜/氧化硅膜的層疊膜。
4．一種非易失性半導(dǎo)體存儲器件的制造方法，其特征在于包括以下工序在半導(dǎo)體襯底上形成劃分元件形成區(qū)域的元件分隔絕緣膜；通過所述半導(dǎo)體襯底上的第一柵絕緣膜淀積第一柵電極材料膜和第二柵絕緣膜；蝕刻所述第二柵絕緣膜及其之下的第一柵電極材料膜；在所述元件分隔絕緣膜上形成分隔所述第一柵電極材料膜的隔縫；在所述第一柵電極材料膜側(cè)面形成絕緣膜之后，淀積第二柵電極材料膜；依次蝕刻所述第二柵電極材料膜、第二柵絕緣膜、第一柵電極材料膜；布圖形成所述第一柵電極材料膜構(gòu)成的浮柵和所述第二柵電極材料膜構(gòu)成的控制柵；以及形成與所述控制柵自對準(zhǔn)的源、漏擴散層。
5．一種非易失性半導(dǎo)體存儲器件的制造方法，其特征在于包括以下工序在半導(dǎo)體襯底上形成劃分元件形成區(qū)域的元件分隔絕緣膜；通過所述半導(dǎo)體襯底上的第一柵絕緣膜淀積第一柵電極材料膜和第二柵絕緣膜；蝕刻所述第二柵絕緣膜及其之下的第一柵電極材料膜，在所述元件分隔絕緣膜上形成分隔第一柵電極材料膜的隔縫；依次淀積第三柵絕緣膜和第二柵電極材料膜；依次蝕刻所述第二柵電極材料膜、第三和第二柵絕緣膜、第一柵電極材料膜，布圖形成所述第一柵電極材料膜構(gòu)成的浮柵和所述第二柵電極材料膜構(gòu)成的控制柵；以及形成與所述控制柵自對準(zhǔn)的源、漏擴散層。
6．一種非易失性半導(dǎo)體存儲器件的制造方法，其特征在于包括以下工序在半導(dǎo)體襯底上形成劃分元件形成區(qū)域的元件分隔絕緣膜；通過所述半導(dǎo)體襯底上的第一柵絕緣膜淀積第一柵電極材料膜；蝕刻所述第一柵電極材料膜，在所述元件分隔絕緣膜上形成分隔所述第一柵電極材料膜的第一隔縫；在所述第一柵電極材料膜和元件分隔絕緣膜上淀積第二柵絕緣膜；蝕刻與所述第二柵絕緣膜的所述第一隔縫重合的部分，在所述元件分隔絕緣膜上形成分隔第二柵絕緣膜的第二隔縫；淀積第二柵電極材料膜；依次蝕刻所述第二柵電極材料膜、第二柵絕緣膜、第一柵電極材料膜，布圖形成所述第一柵電極材料膜構(gòu)成的浮柵和所述第二柵電極材料膜構(gòu)成的控制柵；形成與所述控制柵自對準(zhǔn)的源、漏擴散層。
7．一種非易失性半導(dǎo)體存儲器件的制造方法，其特征在于包括以下工序在半導(dǎo)體襯底上形成劃分元件形成區(qū)域的元件分隔絕緣膜；通過所述半導(dǎo)體襯底上的第一柵絕緣膜淀積第一柵電極材料膜；蝕刻所述第一柵電極材料膜，在所述元件分隔絕緣膜上形成分隔所述第一柵電極材料膜的隔縫；蝕刻所述隔縫露出的所述元件分隔絕緣膜表面，形成凹部；在所述第一柵電極材料膜和元件分隔絕緣膜上，通過第一柵絕緣膜淀積第二柵電極材料膜；依次蝕刻所述第二柵電極材料膜、第二柵絕緣膜、第一柵電極材料膜，布圖形成所述第一柵電極材料膜構(gòu)成的浮柵和所述第二柵電極材料膜構(gòu)成的控制柵；以及形成與所述控制柵自對準(zhǔn)的源、漏擴散層。
8．根據(jù)權(quán)利要求4～7中任一項的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于，所述第二柵絕緣膜是氧化硅膜/氮化硅膜/氧化硅膜的層疊膜。
9．根據(jù)權(quán)利要求4～7中任一項的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于，所述第一柵電極材料膜由在所述元件分隔絕緣膜形成前淀積的第一導(dǎo)電膜和在所述元件分隔絕緣膜形成后淀積的第二導(dǎo)電膜構(gòu)成。
10．根據(jù)權(quán)利要求4～7中任一項的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于，所述元件分隔絕緣膜埋入在所述半導(dǎo)體襯底中形成的溝槽中。
全文摘要
提供一種能夠防止因浮柵間電荷移動導(dǎo)致的數(shù)據(jù)破壞,并且提高可靠性的非易失性半導(dǎo)體存儲器件。在硅襯底(1)中埋入劃分帶狀元件形成區(qū)域(2)的元件分隔絕緣膜(4)。通過襯底(1)上的第一柵絕緣膜(5)形成浮柵(6),再通過第二柵絕緣膜(7)形成控制柵(8)。形成與控制柵(8)自對準(zhǔn)的源、漏擴散層(12)。在鄰接的存儲單元之間,通過隔縫(13)在元件分隔絕緣膜(4)上,對浮柵(6)上的第二柵絕緣膜(7)與浮柵(6)一起進行分隔。
文檔編號H01L29/788GK1302087SQ0013739
公開日2001年7月4日 申請日期2000年12月8日 優(yōu)先權(quán)日1999年12月9日
發(fā)明者井口直, 姬野嘉朗, 角田弘昭 申請人:株式會社東芝