能夠減小傳輸信號中的峰值電流的半導體裝置和系統(tǒng)的制作方法
【專利說明】
[0001] 相關申請的交叉引用
[0002] 本申請要求2014年10月8日提交給韓國知識產權局的申請?zhí)枮?10-2014-0135707的韓國專利申請的優(yōu)先權，其全部內容通過引用合并于此。
技術領域
[0003] 本發(fā)明的實施例總體而言涉及一種半導體裝置，具體而言，在一個或更多個實施 例中涉及一種能夠在信號傳輸期間減小峰值電流的半導體裝置和系統(tǒng)。
【背景技術】
[0004] 一般而言，半導體裝置包括用于傳輸信號的多個信號傳輸線，其長度可以根據(jù)信 號線配置而改變。當電信號經(jīng)由長的信號傳輸線傳輸時，傳輸期間的信號強度的衰減可能 引起接收器電路對傳輸信號解碼時的錯誤。當?shù)碗妷盒盘栒?jīng)由長的信號傳輸線傳輸時， 衰減可能變得更加嚴重。
[0005] 半導體裝置可以包括信號傳輸線上的中繼器以補償所述衰減。中繼器可以放大經(jīng) 由信號傳輸線傳輸?shù)男盘?，以使得接收器電路能夠無誤地識別信號。
[0006] 圖1是說明已知信號傳輸電路10的電路圖。參考圖1，信號傳輸電路10包括信號 傳輸線11、第一中繼器12和第二中繼器13。第一中繼器12和第二中繼器13在整個信號 傳輸線11上以均勻間隔分離地配置。例如，第一中繼器12配置在信號傳輸線11的三分之 一處，第二中繼器13配置在信號傳輸線11的三分之二處。
[0007] 當輸入信號IN以順序邏輯電平"L"（邏輯低）、"L"、"L"、"L"被輸入時，第一中繼 器12與第二中繼器13之間的信號傳輸線11的邏輯電平不改變。因此，信號傳輸電路10消 耗的功率少，其中不出現(xiàn)峰值電流。然而，當輸入信號IN以觸發(fā)邏輯電平諸如（邏 輯高）、"L"、"H"的順序被輸入時，第一中繼器12與第二中繼器13之間的信號傳輸線11的 邏輯電平保持在邏輯電平之間觸發(fā)。因此，信號傳輸電路10消耗的功率多，其中會出現(xiàn)峰 值電流。

【發(fā)明內容】

[0008] 在本發(fā)明的一個實施例中，一種半導體裝置或系統(tǒng)可以包括輸出控制單元，上述 輸出控制單元包括同相管和反相管。輸出控制單元可以對數(shù)據(jù)進行編碼和解碼，使得在信 號傳輸期間的電流消耗量最優(yōu)化。
[0009] 在本發(fā)明的一個實施例中，一種半導體裝置可以包括：第一輸出控制單元，其包 括：多個同相管，所述多個同相管被配置為將輸入信號同相并且將同相的輸入信號輸出至 信號傳輸線作為傳輸信號；以及多個反相管，所述多個反相管被配置為將輸入信號反相并 且將反相的輸入信號輸出至信號傳輸線作為傳輸信號；以及第二輸出控制單元，其包括： 多個同相管，所述多個同相管被配置為將傳輸信號同相并且輸出同相的傳輸信號；以及多 個反相管，所述多個反相管被配置為將傳輸信號反相并且輸出反相的傳輸信號。
[0010] 在本發(fā)明的一個實施例中，一種系統(tǒng)可以包括：層疊裸片，其包括第一輸出控制單 元，所述第一輸出控制單元被配置為通過對齊從存儲磁芯輸出的數(shù)據(jù)來輸出傳輸數(shù)據(jù)；以 及基礎裸片，其包括第二輸出控制單元，所述第二輸出控制單元被配置為經(jīng)由穿通通孔接 收傳輸數(shù)據(jù)，并且通過對齊傳輸數(shù)據(jù)來將輸出數(shù)據(jù)輸出。第一輸出控制單元可以包括：多個 同相管，其配置為將從存儲磁芯輸出的一部分數(shù)據(jù)同相并且輸出至信號傳輸線；以及多個 反相管，其配置為將從存儲磁芯輸出的另一部分數(shù)據(jù)反相并且輸出至信號傳輸線。第二輸 出控制單元可以包括：多個同相管，其配置為將一部分傳輸數(shù)據(jù)同相并且輸出；以及多個 反相管，其配置為將另一部分傳輸數(shù)據(jù)反相并且輸出。
【附圖說明】
[0011] 結合附圖來描述特征、方面和實施例，其中：
[0012] 圖1是說明現(xiàn)有的信號傳輸電路的電路圖，
[0013] 圖2的說明根據(jù)本公開的一個實施例的半導體裝置的框圖，
[0014] 圖3是說明圖2所示的同相管的電路圖，
[0015] 圖4是說明圖2所示的反相管的電路圖，
[0016] 圖5是說明根據(jù)本公開的一個實施例的系統(tǒng)的示意圖，
[0017] 圖6是說明圖5所不的存儲器的不意圖，以及
[0018] 圖7是說明圖6所示的基礎裸片和多個層疊裸片之一的配置的示意圖。
【具體實施方式】
[0019] 參考圖2,半導體設備1可以包括第一輸出控制單元110和第二輸出控制單元 120〇
[0020] 第一輸出控制單元110可以接收多個輸入信號IS〈0:n>(例如，η是等于或大于2 的整數(shù)）。第一輸出控制單元110和第二輸出控制單元120可以經(jīng)由信號傳輸線130彼此 耦接。第二輸出控制單元120可以響應于經(jīng)由信號傳輸線130傳輸?shù)男盘杹磔敵龆鄠€輸出 信號0S〈0:n>。第一輸出控制單元110可以產生多個傳輸信號TS〈0:n>，例如通過對齊多個 輸入信號IS〈0:n>。第一輸出控制單元110可以將多個傳輸信號TS〈0:n>經(jīng)由信號傳輸線 130傳輸至第二輸出控制單元120。第二輸出控制單元120可以接收經(jīng)由信號傳輸線130 傳輸?shù)亩鄠€傳輸信號TS〈0:n>。第二輸出控制單元120可以產生多個輸出信號0S〈0:n>，例 如通過對齊多個傳輸信號TS〈0:n>。信號傳輸線130可以包括傳輸負載。例如，至少部分 信號傳輸線130可以起電力負載的作用。第一輸出控制單元110可以通過將多個輸入信 號IS〈0:n>的一部分同相來產生多個傳輸信號TS〈0:n>的一部分，可以通過將多個輸入信 號IS〈0:n>的另一部分反相來產生多個傳輸信號TS〈0:n>的另一部分。第二輸出控制單元 120可以通過將多個傳輸信號TS〈0:n>的一部分同相來產生多個傳輸信號0S〈0:n>的一部 分，可以通過將多個傳輸信號TS〈0:n>的另一部分反相來產生多個輸出信號0S〈0:n>的另 一部分。在本發(fā)明的一個實施例中，可以由第二輸出控制單元120通過將部分多個傳輸信 號TS〈0:n>同相來產生部分多個輸出信號0S〈0:n>，所述多個傳輸信號TS〈0:n>由第一輸出 控制單元110通過將部分多個輸入信號IS〈0:n>同相而產生。在本發(fā)明的一個實施例中， 可以由第二輸出控制單元120通過將多個傳輸信號TS〈0: n>的另一部分反相來產生多個輸 出信號0S〈0:n>的另一部分，所述多個傳輸信號TS〈0:n>由第一輸出控制單元110通過將 多個輸入信號IS〈0:n>的另一部分反相而產生。
[0021] 第一輸出控制單元110可以儲存多個連續(xù)輸入的輸入信號IS〈0:n>，可以連續(xù)輸 出多個傳輸信號TS〈0:n>。例如，已經(jīng)連續(xù)輸入的多個輸入信號IS〈0:n>中的每個可以利 用多個管來并行地儲存在第一輸出控制單元110中。第一輸出控制單元110可以產生多個 傳輸信號TS〈0:n>，其邏輯電平不同于多個輸入信號IS〈0:n>。第一輸出控制單元110可以 包括多個同相管11U113和多個反相管112、114。多個同相管11U113可以通過將多個接 收的輸入信號IS〈0: n>同相來產生多個傳輸信號TS〈0: n>，多個反相管112、114可以通過將 多個接收的輸入信號IS〈0:n>反相來產生多個傳輸信號TS〈0:n>。從多個同相管11U113 輸出的多個傳輸信號TS〈0:n>可以具有與多個輸入信號IS〈0:n>基本相同的邏輯電平，所 述多個輸入信號IS〈0:n>由多個同相管111、113接收。從多個反相管112、114輸出的多個 傳輸信號TS〈0:n>可以具有與多個輸入信號IS〈0:n>基本相反的邏輯電平，所述多個輸入 信號IS〈0:n>由多個反相管112、114接收。第一輸出控制單元110可以響應于多個第一 輸入控制信號PIN1〈0:3>來接收多個輸入信號IS〈0:n>，可以響應于多個第一輸出控制信 號P0UT1〈0:3>來輸出多個傳輸信號TS〈0:n>。多個同相管11U113和多個反相管112、114 可以按順序且交替地接收多個輸入信號IS〈0:n>。同樣地，多個同相管111、113和多個反 相管112、114可以按順序且交替地輸出多個傳輸信號TS〈0:n>。例如，每個同相管和反相 管111至114可以響應于分別的第一輸入控制信號PIN1〈0:3>來交替地輸出多個傳輸信號 TS〈0:n>中的每個以連續(xù)地將多個傳輸信號TS〈0:n>輸入至信號傳輸線130。
[0022] 第二輸出控制單元120可以儲存多個經(jīng)由信號傳輸線130連續(xù)輸入的傳輸信 號TS〈0:n>，可以連續(xù)輸出多個輸出信號0S〈0:n>。例如，已經(jīng)連續(xù)輸入的多個傳輸信號 TS〈0:n>中的每個可以利用多個管來并行地儲存在第二輸出控制單元120中。第二輸出控 制單元120可以從多個傳輸信號TS〈0:n>產生多個輸出信號0S〈0:n>，其邏輯電平與多個 輸入信號IS〈0:n>相同。第二輸出控制單元120可以包括多個同相管121、123、125和多個 反相管122、124、126。多個同相管121、123、125可以通過將多個接收的傳輸信號TS〈0:n> 同相來產生多個輸出信號0S〈0:n>，多個反相管122、124、126可以通過將多個接收的傳輸 信號TS〈0:n>反相來產生多個輸出信號0S〈0:n>。從多個同相管121、123、125輸出的多個 輸出信號0S〈0:n>可以具有與多個傳輸信號TS〈0:n>基本相同的邏輯電平，所述多個傳輸 信號TS〈0:n>由多個同相管121、123、125接收。從多個同相管121、123、125輸出的多個輸 出信號0S〈0:n>可以具有與多個傳輸信號TS〈0:n>基本相反的邏輯電平，所述多個傳輸信 號TS〈0 :n>由多個反相管122、124、126接收。因此，具有不同于來自第一輸出控制單元110 的多個輸入信號IS〈0:n>的邏輯電平的多個傳輸信號TS〈0:n>可以被解碼成多個輸出信號 0S〈0:n>，所述多個輸出信號0S〈0:n>具有與多個輸入信號IS〈0:n>基