專利名稱：通過輔助總線來保證安全的集成電路器件的制作方法
技術領域：
本發(fā)明涉及包含在便攜式物體中的集成電路器件，尤其涉及包含在具有智能卡規(guī)格的便攜式物體中的集成電路器件。
智能卡通常用在以安全方式存儲和處理機密數(shù)據(jù)很重要的場合。例如，這樣的卡可用在保健領域，用于支付TV費用，或者真正作為“電子錢包”使用。
智能卡包括塑料卡體，其中含有集成電路器件。該器件可以是包括集成電路芯片的電子模塊或者是集成電路芯片本身。
一種傳統(tǒng)形式的集成電路芯片包括中央處理器(CPU)，它利用總線來控制和分配數(shù)據(jù)和地址，這些數(shù)據(jù)和地址涉及所述芯片的存儲器中的存儲，該存儲器可以是易失性或非易失性的。
構成集成電路的邏輯門是由CMOS技術做成的。它們包括PMOS晶體管和NMOS晶體管。只要晶體管從導通狀態(tài)變?yōu)榉菍顟B(tài)，這些門就吸收電流，反之，則釋放電流。而且，門之間的連接，尤其是總線之間的連接，構成在被充電時同樣吸收電流的電容。這在要求所述總線帶有邏輯狀態(tài)1時尤為如此。
這樣，由集成電路器件吸收的電流作為時間的函數(shù)根據(jù)由所述器件執(zhí)行的任務而變化。
監(jiān)視作為時間的函數(shù)的所述電流，從而提供表示集成電路器件的活動性的電標記(electrical signature)，以便分析所述電標記，更具體地講是分析其作為時間的函數(shù)的幅度，可顯示有關所述活動性的信息。這就使得攻擊者有了獲取由總線所攜帶和包含在集成電路的存儲器中的機密信息，即密鑰的途徑，或者說，通過分析由集成電路在轉換期間吸收的電流的特性的次數(shù)，使攻擊者能夠真正遵循指令流程，打開竊取秘密的途徑。
為避免電標記被以這種方式分析，現(xiàn)有技術中的一些方法提出使用讓操作在偽隨機時刻被觸發(fā)的算法。其它方法提出產生噪聲功率源電流，該噪聲功率源電流在隨機信息中豐富，或者真正存在于錯誤操作中。
上述現(xiàn)有技術中的方法存在諸多缺點。尤其是，它們壟斷了器件的可用于進行其它操作的某些資源。此外，這樣的方法不可靠，因為分析通過特定命令仿真的順序吸收的電流的技術非常有效。這就使得最終可得到所尋找的機密信息。
現(xiàn)有技術中的另一種方法，用于利用電容減弱電標記，尤其是容值大于0.1納法(nF)的電容。該方法在本申請?zhí)峤恢吧形垂加诒?，并且該方法?998年2月4日提交的法國專利申請No.98/01305的主題。
在上述的啟示下，提出了如下的技術問題如何通過使分析集成電路器件的電標記更難從而使操作和訪問機密數(shù)據(jù)安全，并且通過除上述的提交的No.98/01305申請所述的方法之外的技術來解決。
本發(fā)明提出的解決上述問題的技術方案包括一集成電路器件，包含在一具有存儲器的便攜式物體中，尤其是智能卡規(guī)格的便攜式物體中，所述器件至少包括·一中央處理器；·至少一個存儲器；·至少一個數(shù)據(jù)輸入/輸出板；·n條地址總線，將所述中央處理器連接到所述存儲器和/或連接到所述輸入/輸出板，以攜帶地址位；和·p條數(shù)據(jù)總線，將所述中央處理器連接到所述存儲器和/或連接到所述輸入/輸出板，以傳送數(shù)據(jù)位；所述器件的特征在于，所述地址總線和所述數(shù)據(jù)總線中的至少一條線與一輔助線有關，該輔助線用于傳送補充到所述至少一條線所傳送的位的位。
這樣，通過傳送兩個數(shù)據(jù)項，例如，一條數(shù)據(jù)或地址總線上的1和輔助線上的0，同樣的電流被吸收，就象通過傳送一數(shù)據(jù)對所吸收的電流，該數(shù)據(jù)對包括相同數(shù)據(jù)或地址總線上的0和相同輔助線上的1。結果，所吸收的電流總是相同，并且不再可能通過分析操作中的器件的電標記，來確定總線上所傳送的位的特性。
在閱讀下面參照附圖的非限定性解釋后，本發(fā)明將更容易理解，其中

圖1是具有集成電路芯片的電子模塊的正面圖，該集成電路芯片的接觸區(qū)與一卡本體的表面齊平；圖2是一集成電路芯片及其接觸板的正面圖3是說明組成根據(jù)本發(fā)明構造的集成電路的各種功能單元的圖；圖4是通過位于集成電路芯片的硅基片上的總線的截面圖；圖5是總線連接和輔助線連接到ROM和EEPROM存儲器的電路圖；和圖6說明利用一總線、其輔助線和包含所述兩條線的組件所吸收的電流。
通過舉例，描述了本發(fā)明應用于智能卡的情況。然而，應當理解，本發(fā)明可以一般方式應用于任何設計成包含于具有存儲器的便攜式物體中的集成電路器件，比如為用于蜂窩電話格式的用戶識別模塊(SIM)或電子標簽。
智能卡是標準的便攜式物體，可通過或不通過物理接觸來操作，尤其是在ISO標準78-10、78-16和14443中被定義，其內容在描述本發(fā)明時被參照。
這樣，如從圖1和圖2所清楚看到的，通過接觸方式操作的卡1包括具有至少五個接觸板3、4、5、6和7的各個集成電路芯片2，這些接觸板通過導線(未示出)分別電連接到五個接觸區(qū)8、9、10、11和12，這些接觸區(qū)與卡本體13的表面齊平。復位接觸板3連接到復位接觸區(qū)8，時鐘接觸板4連接到時鐘接觸區(qū)9、Vss接觸板5連接到Vss接觸區(qū)10，輸入/輸出(I/O)接觸板6連接到I/O接觸區(qū)11，而Idd接觸板7連接到Vdd接觸區(qū)12。
包括芯片2、導線和接觸區(qū)8、9、10、11和12的所述組件，通常包括一電子模塊14，該電子模塊14包含在卡本體13內。
本發(fā)明的集成電路器件，具體地講是電子模塊14，帶有區(qū)8、9、10、11和12，并包括芯片2，或者說是芯片2本身。
本發(fā)明的集成電路器件具有各種功能單元。具體講，其具有一中央處理器CPU、易失性存儲器RAM和/或非易失性存儲器ROM、EEPROM。還可以有其它單元和用于所述單元的子單元，例如，秘密處理器(crypto-processor)，尤其用于數(shù)據(jù)的密碼編碼，并要求專用的計算結構。
此外，該集成電路具有地址總線AB和數(shù)據(jù)總線DB。
總線AB具有n條地址總線，將CPU連接到存儲器RAM、ROM、EEPROM和I/O板，其中n為大于或等于1的整數(shù)。在圖3中，n等于16，該16條總線標為A0，A1，…，A15。
數(shù)據(jù)總線DB包括p條數(shù)據(jù)總線，將CPU連接到存儲器RAM、ROM、EEPROM和I/O板，其中p為大于或等于1的整數(shù)。在圖3中，p等于8，該8條總線標為D0，D1，…，D7。
每條地址總線A0，A1，…，A15可帶有邏輯0或邏輯1，表示確定的在16位上編碼的地址的權重(Weight)的位。該位僅在一個方向上適當?shù)貜腃PU傳送到存儲器RAM、ROM、EEPROM和I/O板。
每條數(shù)據(jù)總線D0，D1，…，D7能夠帶有邏輯0或邏輯1，構成確定的在8位上編碼的數(shù)據(jù)項的權重的位。該狀況根據(jù)情況僅發(fā)生在一個方向上或在雙方向上。在可能的方向上，可傳送的位由圖3中的箭頭表示。
如從圖4所看到的，地址總線A0，A1，…，A15和數(shù)據(jù)總線D0，D1，…，D7由置于硅氧化層20的厚度層上的金屬化的厚度A，D構成，硅氧化層20本身置于芯片2的硅基片21上。線的實際的厚度A，D為微米數(shù)量級，例如為0.7μm。線的寬度也非常小，大約為2μm。線的長度可以大到8mm。在這種情況下，2×8000的總線級的面積(area)為16,000μm2。
圖4還示出線的控制晶體管22。
按照本發(fā)明，至少一條地址總線A0，A1，…，A15或至少一條數(shù)據(jù)總線D0，D1，…，D7與一輔助總線相關。
在圖3所示的本發(fā)明的優(yōu)選實施例中，所有16條地址總線A0，A1，…，A15和所有8條數(shù)據(jù)總線D0，D1，…，D7分別與16條輔助線A’0，A’1，…，A’15和8條輔助線D’0，D’1，…，D’7相關。
在一個例子中，每一條輔助總線的構成與其所相關的總線的構成類似，即，緊接在與其相關的線旁邊，由置于芯片的硅基片21的氧化層厚度20上的金屬化厚度構成，并因此在電路的有效面(active face)遵循相同的路徑。此外，每一條輔助總線的面積等同于其所相關的地址總線或數(shù)據(jù)總線的面積。
在其它例子中，輔助總線不遵循與其所相關的總線相同的路徑，盡管如此仍表現(xiàn)出與所述總線的電容Cbus接近的電容C’bus。
如圖5所示，地址總線A0，A1，…，A15和數(shù)據(jù)總線D0，D1，…，D7，與輔助線A’0，A’1，…，A’15和D’0，D’1，…，D’7一樣，電連接到功能單元，它們通過對偶三態(tài)放大器15與這些功能單元相關。這些對偶三態(tài)放大器15構成的門控制與功能單元相關的線的連接，這些功能單元比如為ROM和EEPROM。
本發(fā)明的對偶三態(tài)放大器15具有第一PMOS晶體管16，與第一NMOS晶體管17串聯(lián)連接；以及第二PMOS晶體管18，與第二NMOS晶體管19串聯(lián)連接。然而，第一PMOS晶體管16連接到第二NMOS晶體管19和第一NMOS晶體管17連接到第二PMOS晶體管18的方式是，首先是第一PMOS晶體管16和第二NMOS晶體管19，其次是第一NMOS晶體管17和第二PMOS晶體管18，由相同的控制信號控制。
在圖5中，示出的控制信號ENR和ENEE分別控制對連接到存儲器ROM和存儲器EEPROM的總線的訪問。這些信號絕對是激活的。這樣，當控制信號ENR為激活時，僅有用于ROM的對偶三態(tài)放大器能夠將其0或1邏輯信號傳遞到總線，或傳遞到所述ROM連接的輔助總線。在這種情況下，連接到EEPROM存儲器的對偶三態(tài)放大器15為高阻模式。該放大器的任何一個晶體管都不導通。相反，當控制信號ENEE為激活時，僅有用于EEPROM的對偶三態(tài)放大器處于將其0或1邏輯信號傳遞到總線，或傳遞到所述EEPROM連接的輔助總線的狀態(tài)。在這種情況下，連接到ROM存儲器的對偶三態(tài)放大器15為高阻狀態(tài)。該放大器的任何一個晶體管都不導通。
舉例來說，當信號ENR為激活，且來自存儲器ROM的信號處于邏輯電平1時，第一PMOS晶體管16強迫使數(shù)據(jù)總線D0上的電壓為邏輯電平1，并且強迫使第二NMOS晶體管19上的電壓為邏輯電平0。這樣，1數(shù)據(jù)位傳送到線D0，同時，補充到上述1數(shù)據(jù)位的0數(shù)據(jù)位傳送到線D’O。
上面所解釋的原理不僅應用于與輔助線D’0，D’1，…，D’7相關的所有數(shù)據(jù)總線D0，D1，…，D7，而且應用于與輔助線A’0，A’1，…，A’15相關的所有地址總線A0，A1，…，A15。
因此，對于分別由總線DB或總線AB所攜帶的每一個邏輯數(shù)據(jù)或地址項，同時由輔助總線攜帶補充的邏輯數(shù)據(jù)或地址項。令a為數(shù)據(jù)總線上1位的數(shù)目。令b為輔助數(shù)據(jù)總線上1位的數(shù)目。對于一8位控制器，數(shù)據(jù)總線有8位。這樣，數(shù)據(jù)總線上1位的總數(shù)目為a＋b＝8。令c為用于地址總線的1位的數(shù)目。令d為用于輔助地址總線的1位的數(shù)目。對于能夠尋址65536字節(jié)的微控制器，地址總線有16位。這樣，用于地址總線的1位的總數(shù)目為c＋d＝16。
舉例來說，假定一指令的二進制碼為10011101，其十六進制碼為9D。8位中的每一位根據(jù)其重要性同時攜帶在相應數(shù)據(jù)總線D0，D1，D2，D3，D4，D5，D6或D7上，而在此情況下由8位01100010組成的補充邏輯數(shù)碼同樣由相應的輔助線D’0，D’1，D’2，D’3，D’4，D’5，D’6和D’7攜帶。組成邏輯字10011101和組成其補充01100010的1位的總數(shù)目為8。
下面詳細說明本發(fā)明的器件的優(yōu)點。
在現(xiàn)有技術或本發(fā)明的集成電路器件中，在芯片2的有效面集成的總線的面積如上所述(圖4)大約到16,000μm2。這些線構成寄生電容Cbus的第一電極，其中第二電極為集成電路的基片21，而絕緣層為置于芯片2的有效面上的硅氧化層20。與每一總線相關的寄生電容Cbus為皮法數(shù)量級，并且，每次1位由一總線攜帶時，該電容Cbus就消耗電能作為其電荷。該電能消耗是集成電路的電流消耗變化的原因，該變化是時間的函數(shù)Idd(t)，分析這樣的電流消耗，可提供表現(xiàn)電路的活動性的電標記。
在現(xiàn)有技術的器件中，分析電信號就可給出了解總線所攜帶的信息、數(shù)據(jù)或地址的途徑，因為Idd(t)是所攜帶位的函數(shù)。
相反，在本發(fā)明的集成電路器件中，電流消耗Idd(t)與總線所攜帶的數(shù)據(jù)或地址無關。該電流Idd(t)由傳統(tǒng)總線所吸收的電流和由輔助總線所吸收的電流之和構成，并且在輔助總線的電容C’bus與其所相關的總線的電容Cbus相等時，該電流Idd(t)為常數(shù)，就象在本發(fā)明的一個優(yōu)選實施例中一樣。
例如，如圖6所示，該圖涉及數(shù)據(jù)線DO上的數(shù)據(jù)位的傳送，不管由數(shù)據(jù)線D0所攜帶的特定位如何，Idd(t)＝IddD0(t)＋IddD’0(t)。
很自然，本發(fā)明的范圍可擴展到其它實施例，尤其是集成電路器件提供有輔助裝置的實施例，用以保證其所包含的機密信息的絕對安全。
權利要求
1.一種集成電路器件，包含在一具有存儲器的便攜式物體中，尤其是卡片規(guī)格的便攜式物體中，所述器件至少包括·一中央處理器(CPU)；·至少一個存儲器(RAM、ROM或EEPROM)；·至少一個數(shù)據(jù)輸入/輸出板(I/O)；·n條地址總線(A0，A1，…，A15)，將所述中央處理器(CPU)連接到所述存儲器(RAM、ROM或EEPROM)和/或連接到所述輸入輸/出板，以攜帶地址位；和·p條數(shù)據(jù)總線(D0，D1，…，D7)，將所述中央處理器(CPU)連接到所述存儲器(RAM、ROM或EEPROM)和/或連接到所述輸入/輸出板，以傳送數(shù)據(jù)位；所述器件的特征在于，所述地址總線和所述數(shù)據(jù)總線中的至少一條線與一輔助線(A’0，A’1，…，A’15、D’0，D’1，…，D’7)有關，該輔助線用于傳送補充到所述至少一條線所傳送的位的位。
2.如權利要求1所述的器件，其特征在于，所述輔助線(A’0，A’1，…，A’15、D’0，D’1，…，D’7)具有的電容(C’bus)與其所相關的地址總線(A0，A1，…，A15)或數(shù)據(jù)總線(D0，D1，…，D7)的電容(Cbus)相等。
3.如前面任何一個權利要求所述的器件，其特征在于，所述n條地址總線的每一條都與一相應的輔助線相關。
4.如前面任何一個權利要求所述的器件，其特征在于，所述p條數(shù)據(jù)總線的每一條都與一相應的輔助線相關。
5.如權利要求3或4所述的器件，其特征在于，所述輔助線上的補充位形成數(shù)據(jù)或地址邏輯值，該數(shù)據(jù)或地址邏輯值是由所述總線傳送的邏輯值的補充。
6.如前面任何一個權利要求所述的器件，其特征在于，對于每一條線使用一對偶放大器。
全文摘要
一種集成電路器件，包含在一具有存儲器的便攜式物體中，該器件至少包括一中央處理器(CPU)；至少一個存儲器；至少一個數(shù)據(jù)輸入/輸出板；n條地址總線，將CPU連接到存儲器和/或輸入/輸出板，以攜帶地址位；和p條數(shù)據(jù)總線，將CPU連接到所述存儲器和/或輸入/輸出板，以傳送數(shù)據(jù)位。所述地址總線和數(shù)據(jù)總線中的至少一條線與一輔助線有關，該輔助線用于傳送補充到所述至少一條線所傳送的位的位。本發(fā)明尤其用于減弱智能卡的電標記。
文檔編號G11C16/06GK1239261SQ9910707
公開日1999年12月22日 申請日期1999年5月28日 優(yōu)先權日1998年6月15日
發(fā)明者羅伯特·萊德爾 申請人:施藍姆伯格系統(tǒng)公司