專利名稱：在低電源電壓下高速動作的靜態(tài)型半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，特別涉及即使在低電源電壓下也可以高速并且穩(wěn)定地動作的靜態(tài)型半導(dǎo)體存儲裝置。更具體地說，涉及此靜態(tài)型半導(dǎo)體存儲裝置的位線負(fù)載電路以及數(shù)據(jù)讀出電路的構(gòu)成。


圖1是概略展示以往的半導(dǎo)體存儲裝置的主要部分的構(gòu)成圖。在圖1中，該半導(dǎo)體存儲裝置包含以多行多列配置的多個靜態(tài)隨機(jī)存取存儲器單元(SRAM單元)SMC；多條字線WL，對應(yīng)于存儲器單元的各行配置，并與各自對應(yīng)的行的SRAM單元SMC連接；多對位線BL、/BL，對應(yīng)于SRAM單元SMC的各列配置，并與各自對應(yīng)列的SRAM單元SMC連接。在圖1中，展示了有代表性的2行2列的SRAM單元SMC。與各行對應(yīng)地分別配設(shè)字線WL0以及WL1，與各列對應(yīng)地配設(shè)位線對BL0、/BL1以及BL1、/BL2。
該半導(dǎo)體存儲裝置還包含列選擇門CG0、CG1…，其被設(shè)置成與位線對BLP0、BLP1、…對應(yīng)，響應(yīng)列選擇信號Y0、Y1…，將對應(yīng)的位線對連接到內(nèi)部數(shù)據(jù)總線IOB；位線負(fù)載電路LK，其被設(shè)置成分別與位線BL0、/BL0，BL1、/BL1…分別對應(yīng)，在等待(stand-by)周期時，保持各位線電位為電源電壓Vcc電平，并且在數(shù)據(jù)讀出時，限制對應(yīng)的位線的振幅。列選擇門CG0、CG1…的各門包含n溝道MOS晶體管T，其被連接在對應(yīng)的位線對的各位線和內(nèi)部數(shù)據(jù)總線之間，并且接收與該門對應(yīng)的列選擇信號。位線負(fù)載電路LK包含n溝道MOS晶體管Q，對應(yīng)各位線設(shè)置，其柵以及漏極連接在電源節(jié)點上，并且源極和其對應(yīng)的位線連接。內(nèi)部數(shù)據(jù)總線IOB，與和外部進(jìn)行數(shù)據(jù)接收發(fā)送的數(shù)據(jù)輸入輸出電路WRC結(jié)合。以下，參照圖2所示的信號波形圖說明圖1所示的半導(dǎo)體存儲裝置的動作。
在時刻t0中，例如TTL電平的外部地址信號extAd變化，從未圖示的地址輸入緩沖器輸出的內(nèi)部地址信號intAd在時刻t1變化。半導(dǎo)體存儲裝置的內(nèi)部信號的電平是MOS電平。根據(jù)該內(nèi)部地址信號intAd，未圖示的行譯碼電路進(jìn)行譯碼動作，對于被地址指定的行的字線WL在時刻t2中被驅(qū)動到選擇狀態(tài)。與該選擇字線電位上升的同時，非選擇字線的電位降低，從選擇狀態(tài)移至非選擇狀態(tài)。在該字線選擇動作的同時，根據(jù)內(nèi)部地址信號intAd進(jìn)行列選擇動作，對于與已地址指定的列對應(yīng)的位線對設(shè)置的列選擇門響應(yīng)列選擇信號Y(Y0、Y1…)導(dǎo)通，被地址指定的位線對連接在內(nèi)部數(shù)據(jù)總線IOB上。當(dāng)字線WL向選擇狀態(tài)驅(qū)動時，在對應(yīng)的位線對BLP(BLP0、BLP1…)上讀出SRAM單元的存儲數(shù)據(jù)，位線對上的電位變化經(jīng)過導(dǎo)通狀態(tài)的列選擇門傳遞到內(nèi)部數(shù)據(jù)總線IOB上，在時刻t3中，內(nèi)部數(shù)據(jù)總線IOB的電位變化。
如果內(nèi)部數(shù)據(jù)總線IOB的電位穩(wěn)定，則包含在數(shù)據(jù)輸入輸出電路WRC中的讀出放大器動作，放大內(nèi)部數(shù)據(jù)總線IOB上的信號，接著，經(jīng)過包含在數(shù)據(jù)輸入輸出電路WC中的輸出緩沖器電路在時刻t5輸出讀出數(shù)據(jù)DOUT(DQ)。
該半導(dǎo)體存儲裝置，根據(jù)被賦予的地址信號靜態(tài)地動作，通過讀出存儲在SRAM單元中的數(shù)據(jù)，就可以實現(xiàn)高速的數(shù)據(jù)讀出(因為在存儲器元件選擇動作期間，不需要特意設(shè)置用于預(yù)充電信號線的等待周期)。
圖3是展示圖1所示的SRAM單元SMC的構(gòu)成的一例的圖。在圖3中，SRAM單元SMC包含驅(qū)動晶體管DTa以及DTb，用于在存儲節(jié)點SNa以及SNb中存儲數(shù)據(jù)而交叉結(jié)合；高電阻的負(fù)載元件Za以及Zb，用于將存儲節(jié)點SNa以及SNb加載至電源電壓Vcc電平；存取晶體管ATa以及ATb，用于響應(yīng)字線WL上的信號電位，將存儲節(jié)點SNa以及SNb分別連接到位線BL以及/BL。驅(qū)動晶體管DTa，其柵被連接在存儲節(jié)點SNb，漏極被連接在存儲節(jié)點SNa，其源被結(jié)合在接地節(jié)點上。驅(qū)動晶體管DTb，其柵被連接在存儲節(jié)點SNa，漏極被連接在存儲節(jié)點SNb上，源被結(jié)合在接地節(jié)點上。存取晶體管ATa以及ATb，例如由n溝道MOS晶體管構(gòu)成，字線WL的電位為高電平(邏輯高電平)時導(dǎo)通。各個高電阻負(fù)載元件Za以及Zb例如由高電阻的多晶硅構(gòu)成。以下，參照圖4所示的信號波形圖說明圖3所示的SRAM單元的數(shù)據(jù)讀出/寫入動作。
如果選擇字線WL，其電位上升，則存取晶體管ATa以及ATb變?yōu)閷?dǎo)通狀態(tài)，存儲節(jié)點SNa以及SNb分別被連接在位線BL以及/BL?，F(xiàn)在，考慮在存儲節(jié)點SNa存儲H電平的數(shù)據(jù)，在存儲節(jié)點SNb保持L電平的數(shù)據(jù)的情況。位線BL以及/BL，由位線負(fù)載元件Q充電至Vcc-Vth的電壓。在此，Vth表示位線負(fù)載晶體管Q的閾值電壓。如果存儲節(jié)點SNa是H電平，則其存儲節(jié)點SNa的電壓電平，由高電阻負(fù)載元件Za保持電源電壓Vcc的電平，另一方面，存儲節(jié)點SNb是接地電平，驅(qū)動晶體管DTa處于截止?fàn)顟B(tài)。因而，即使存儲節(jié)點SNa經(jīng)過存取晶體管ATa連接在位線BL，在位線BL中也沒有電流流過，位線BL保持預(yù)充電電平Vcc-Vth的電平。另一方面，驅(qū)動晶體管DTb，靠該存儲節(jié)點SNa的H電平數(shù)據(jù)處于導(dǎo)通狀態(tài)，直流電流從位線負(fù)載晶體管Q經(jīng)過存取晶體管ATb以及驅(qū)動晶體管DTb流到接地節(jié)點。該直流電流被稱為列(column)電流，靠該電流，位線/BL的電平下降。位線/BL的電平，由位線負(fù)載晶體管Q的溝道電阻和存取晶體管ATb以及驅(qū)動晶體管DTb的溝道電阻的電阻比例確定。由此，位線/BL的電平，與預(yù)充電電壓Vcc-Vth相比，也只下降被稱為位線振幅的電壓ΔV。位線BL以及/BL的電壓差ΔV，被傳遞到圖1所示的內(nèi)部數(shù)據(jù)總線IOB，由包含在數(shù)據(jù)輸入輸出電路WRC中的讀出放大器放大后進(jìn)行數(shù)據(jù)讀出。當(dāng)1個存儲周期結(jié)束時，字線WL的電位降到L電平，存取晶體管ATa以及ATb變?yōu)榻刂範(fàn)顟B(tài)，存儲節(jié)點SNa以及SNb從位線BL以及/BL斷開。存儲節(jié)點SNb的電平在存取時上升，但是當(dāng)存取晶體管ATb變?yōu)榻刂範(fàn)顟B(tài)時，再次由驅(qū)動晶體管DTb驅(qū)動該存儲節(jié)點SNb至接地電平。位線/BL的電壓Vcc-Vth-ΔV，再次由位線負(fù)載晶體管Q上升至原來的預(yù)充電電壓Vcc-Vth電平。
在數(shù)據(jù)寫入時，與數(shù)據(jù)讀出時一樣，選擇字線WL，分別將存儲節(jié)點SNa以及SNb連接到位線BL以及/BL。在位線BL以及/BL的一方有列(column)電流流過，該一方的位線電位下降。在該狀態(tài)中，靠包含在圖1所示的數(shù)據(jù)輸入輸出電路WRC中的寫入驅(qū)動，位線BL以及/BL，分別與寫入數(shù)據(jù)對應(yīng)地被驅(qū)動至預(yù)充電電壓Vcc-Vth電平以及接地電壓Vss電平。寫入驅(qū)動的輸出信號的H電平，即使是電源電壓Vcc電平，也由于列選擇門CG的閾值電壓下降，H電平的位線的電壓是預(yù)充電電壓Vcc-Vth。在此，假設(shè)列選擇門的晶體管T和位線負(fù)載晶體管Q的閾值電壓大小相同。
圖5是針對1個位線BL(或/BL)展示列(column)電流流經(jīng)的通路的圖。在電源節(jié)點和位線BL(/BL)之間連接位線負(fù)載晶體管Q。在位線BL和接地節(jié)點之間相互串聯(lián)地連接存取晶體管AT以及驅(qū)動晶體管DT。在等待周期時，存取晶體管AT以及驅(qū)動晶體管DT是截止?fàn)顟B(tài)，位線負(fù)載晶體管Q，將位線BL(或/BL)保持在Vcc-Vth的電位。在此，位線BL(/BL)，其列選擇門CG是截止?fàn)顟B(tài)，通過位線負(fù)載晶體管Q連接在電源節(jié)點上。
在存儲單元選擇時，存取晶體管AT以及驅(qū)動晶體管DT同時變?yōu)閷?dǎo)通狀態(tài)(驅(qū)動晶體管DT的柵電壓成為H電平)。這時，列(column)電流從電源節(jié)點經(jīng)過晶體管Q、AT以及DT向接地節(jié)點流過。設(shè)位線負(fù)載晶體管Q的溝道電阻為Rq，存取晶體管AT的溝道電阻為Ra，驅(qū)動晶體管DT的溝道電阻為Rd。這時，位線BL的電壓由下式給出。
Vcc-Vth-Vcc·Rq/(Ra+Rd+Rq)盡可能使位線振幅ΔV增大是正確地讀出數(shù)據(jù)所必須的。但是，如果電源電壓Vcc的電平降低，則該位線振幅ΔV(上式的第3項)減小，讀出放大器容限(margin)減小，從而產(chǎn)生難于正確地讀出存儲單元數(shù)據(jù)的問題。
另外，在數(shù)據(jù)寫入動作時，被驅(qū)動至L電平的位線的電位，只用由該n溝道MOS晶體管構(gòu)成的位線負(fù)載晶體管Q預(yù)充至預(yù)充電電壓Vcc-Vth電平。為了快速進(jìn)行數(shù)據(jù)寫入動作后以及讀出動作后的位線的預(yù)充電，希望增加該位線負(fù)載晶體管Q的尺寸(溝道寬度)，并增大該電流驅(qū)動力。如果該位線的預(yù)充電期(恢復(fù)期)加長，則不能高速地進(jìn)行下一次的存取，另外，有可能在位線上產(chǎn)生數(shù)據(jù)沖突。如果加大該位線負(fù)載晶體管Q的尺寸，使其電流驅(qū)動力增大，則靠存取晶體管AT以及驅(qū)動晶體管DT的溝道電阻值Ra以及Rd，該列(column)電流流過的位線的L電平的電壓上升。因而，有不能在位線BL以及/BL之間生成充分大的電壓差，且不能正確地進(jìn)行讀出動作的可能性。另外，在不到這種狀態(tài)，電流驅(qū)動力稍微增大的情況下，至充分的讀出電壓(位線振幅)生成之前需要時間，讀出放大器的激活定時延遲，有不能高速存取的可能性。
另外，在如此增大位線負(fù)載晶體管的電流驅(qū)動力的情況下，在數(shù)據(jù)寫入時，當(dāng)寫入驅(qū)動動作后，由于L電平的位線被驅(qū)動到接地電壓，因此，從電源節(jié)點經(jīng)過位線負(fù)載晶體管以及寫入驅(qū)動器流過的直流電流增大，存在消耗電流增加的問題。
本發(fā)明的目的在于提供一種即使在低電源電壓下，也可以穩(wěn)定并且高速地進(jìn)行數(shù)據(jù)的寫入/讀出的半導(dǎo)體存儲裝置。
本發(fā)明的另一目的在于提供一種可以高速進(jìn)行位線的預(yù)充電的半導(dǎo)體存儲裝置。
本發(fā)明的再一目的在于提供一種不增加消耗電流，在低電源電壓下也可以高速動作的半導(dǎo)體存儲裝置。
涉及本發(fā)明的半導(dǎo)體存儲裝置，包含在數(shù)據(jù)寫入時被置于非導(dǎo)通狀態(tài)，并且在數(shù)據(jù)讀出時，其電流驅(qū)動力比等待時還小的位線負(fù)載元件。各個位線負(fù)載元件，包含相互并聯(lián)連接的p溝道MOS晶體管和n溝道MOS晶體管。
在數(shù)據(jù)寫入時，通過使該位線負(fù)載元件處于非導(dǎo)通狀態(tài)，就可以截斷列(column)電流的流經(jīng)通路，防止在數(shù)據(jù)寫入時產(chǎn)生直流電流。另外，在數(shù)據(jù)讀出時，由于使該位線負(fù)載元件的電流驅(qū)動力比等待時還小，因此可以使在數(shù)據(jù)讀出時的L電平的電壓充分的低。由于p溝道MOS晶體管在數(shù)據(jù)寫入時以及數(shù)據(jù)讀出時都處于截止?fàn)顟B(tài)，所以可以使該溝道寬度(溝道寬度和溝道長度的比)增大，可以高速地進(jìn)行數(shù)據(jù)寫入時以及讀出后的位線恢復(fù)。另外，即使在低電源電壓下，也可以使位線負(fù)載元件的電流供給能力充分的小，即使在低電源電壓下也可以實現(xiàn)充分大的位線振幅。
圖1是概略地展示以往的半導(dǎo)體存儲裝置的陣列部分的構(gòu)成圖。
圖2是展示以往的半導(dǎo)體存儲裝置的數(shù)據(jù)讀出時的動作的信號波形圖。
圖3是展示以往的半導(dǎo)體存儲裝置的存儲單元的構(gòu)成的一例的圖。
圖4是展示以往的半導(dǎo)體存儲裝置的數(shù)據(jù)讀出以及寫入動作的信號波形圖。
圖5是展示在以往的半導(dǎo)體存儲裝置中的數(shù)據(jù)讀出時的位線的等效電路圖。
圖6是概略地展示作為本發(fā)明的一實施例的半導(dǎo)體存儲裝置的整體構(gòu)成的圖。
圖7是展示圖6所示的半導(dǎo)體存儲裝置的動作的信號波形圖。
圖8是概略地展示圖6所示的半導(dǎo)體存儲裝置的主要部分的構(gòu)成圖。
圖9是概略地展示圖8所示的位線負(fù)載控制信號發(fā)生部分的構(gòu)成圖。
圖10是展示圖8所示的半導(dǎo)體存儲裝置的動作的信號波形圖。
圖11是展示圖8所示的SRAM元件構(gòu)成的一例的圖。
圖12A～圖12C是概略地展示在本發(fā)明的一實施例中的位線負(fù)載元件的開關(guān)動作的圖。
圖13是概略地展示圖6所示的主控制電路的構(gòu)成的圖。
圖14是概略的展示圖6所示的半導(dǎo)體存儲裝置的第2實施例的構(gòu)成圖。
圖15是展示圖14所示的半導(dǎo)體存儲裝置的動作的時間圖。
圖16是展示圖6所示的寫入/讀出電路的構(gòu)成的一例的圖。
圖17是展示圖16所示的寫入/讀出電路的動作的時間圖。
圖18是概略地展示圖16所示的讀出放大器激活信號發(fā)生部分的構(gòu)成圖。
圖19是展示圖6所示的寫入/讀出電路的第2構(gòu)成的圖。
圖20是展示圖19所示的讀出電路的動作的時間圖。
圖21是展示圖6所示的寫入/讀出電路的讀出部分的第3構(gòu)成的圖。
圖22是展示圖21所示的讀出電路的動作的時間圖。
圖23是概略地展示圖21所示的讀出放大器補(bǔ)償指示信號發(fā)生部分的構(gòu)成圖。
圖24是展示圖6所示的寫入/讀出電路的數(shù)據(jù)讀出部分的第4構(gòu)成的圖。
圖25是展示圖24所示的半導(dǎo)體存儲裝置的數(shù)據(jù)讀出動作的時間圖。
圖26是概略地展示圖6所示的輸入輸出電路的輸出電路部分的構(gòu)成圖。
圖27是概略地展示與圖6所示的半導(dǎo)體存儲裝置的數(shù)據(jù)寫入有關(guān)的部分的構(gòu)成圖。
圖6是概略地展示根據(jù)本發(fā)明的實施例的半導(dǎo)體存儲裝置的總體構(gòu)成的方框圖。在圖6中，半導(dǎo)體存儲裝置包含存儲單元陣列1，其具有排列成矩陣形的多個靜態(tài)型存儲單元；行地址緩沖器2，其處理從外部賦予的行地址信號生成內(nèi)部行地址信號；行選擇電路3，其譯碼來自行地址緩沖器2的內(nèi)部行地址信號，將與被存儲單元陣列1的地址指定的行對應(yīng)配置的字線驅(qū)動到選擇狀態(tài)；列地址緩沖器4，緩沖處理來自外部的列地址信號生成內(nèi)部列地址信號；列選擇電路5，用于譯碼來自列地址緩沖器4的內(nèi)部列地址信號，將被存儲單元陣列1的地址指定的列驅(qū)動到選擇狀態(tài)。存儲單元陣列1包含字線，其對應(yīng)于存儲單元的各行配置；位線對，對應(yīng)于存儲單元的各列配置。行選擇電路3包含行譯碼器，譯碼內(nèi)部行地址信號；字線驅(qū)動電路，用于將根據(jù)來自該行譯碼器的譯碼信號被地址指定的行配置的字線驅(qū)動到選擇狀態(tài)。列選擇電路5包含譯碼電路，其譯碼來自列地址緩沖器4的內(nèi)部列地址信號，生成選擇對應(yīng)地址指定的列配置的位線的列選擇信號。
半導(dǎo)體存儲裝置還包含多路轉(zhuǎn)換器6，其根據(jù)來自列選擇電路5的列選擇信號，選擇與存儲單元陣列1的被地址指定的列對應(yīng)的位線對；位線負(fù)載電路7，分別設(shè)置存儲單元陣列1的各位線，并與動作模式相應(yīng)地設(shè)定位線電位。該位線負(fù)載電路7，其構(gòu)成在以后詳細(xì)地說明，但在等待狀態(tài)時，將各位線預(yù)充電至電源電壓Vcc的電平，在數(shù)據(jù)寫入時，被設(shè)置在非激活狀態(tài)，另外在數(shù)據(jù)讀出時，將其電流供給能力設(shè)置為充分的小，通過對應(yīng)動作模式調(diào)整位線負(fù)載電流7的電流供給量，即使在低電源電壓下，也將位線振幅設(shè)定在最適宜的電平，以保證高速并且穩(wěn)定的動作。
半導(dǎo)體存儲裝置還包含寫入/讀出電路8，其經(jīng)過多路轉(zhuǎn)換器6與存儲單元陣列1的選擇列結(jié)合，進(jìn)行數(shù)據(jù)的寫入/讀出；輸入輸出電路9，其在該寫入/讀出電路8和外部之間進(jìn)行數(shù)據(jù)信號的發(fā)送接收。寫入/讀出電路8，在數(shù)據(jù)寫入時，根據(jù)從輸入輸出電路9賦予的數(shù)據(jù)生成互補(bǔ)的數(shù)據(jù)，經(jīng)過多路轉(zhuǎn)換器6將互補(bǔ)的數(shù)據(jù)傳遞到選擇列的位線對。在數(shù)據(jù)讀出時，寫入/讀出電路8，放大經(jīng)過該多路轉(zhuǎn)換器6讀出的存儲單元數(shù)據(jù)后傳給輸入輸出電路9。
半導(dǎo)體存儲裝置還包含主控制電路10，其接收對應(yīng)來自行地址緩沖器2以及列地址緩沖器4的地址信號和從輸入輸出電路9賦予的輸入數(shù)據(jù)以及從外部賦予的寫入使能信號/WE生成的內(nèi)部寫入指示信號WEi，在這些接收到的信號變化時，在規(guī)定期間輸出(激活)字線激活信號WLE以及讀出放大器激活信號SE；寫入/讀出控制電路11，其接收字線激活信號WLE以及來自外部的寫入使能信號/WE，生成內(nèi)部寫入指示信號WEi并且控制寫入/讀出電路8以及輸入輸出電路9的動作；位線負(fù)載控制電路12，其根據(jù)字線激活信號WLE以及內(nèi)部寫入指示信號WEi控制位線負(fù)載電路7。
以下，參照圖7簡單地說明有關(guān)圖6所示的半導(dǎo)體存儲裝置的動作。
如果地址信號變化，主控制電路10，檢測出該地址信號的變化，從時刻t0開始在規(guī)定期間維持字線激活信號WLE在激活狀態(tài)。根據(jù)該地址信號，選擇電路3以及列選擇電路5進(jìn)行行以及列選擇動作，在位線BL以及/BL上讀出選擇存儲單元的數(shù)據(jù)。在數(shù)據(jù)寫入時，在時刻t1，來自外部的寫入使能信號/WE變成激活狀態(tài)，指示數(shù)據(jù)寫入，相應(yīng)地來自寫入/讀出控制電路11的內(nèi)部寫入指示信號WEi上升至H電平。根據(jù)該內(nèi)部寫入指示信號WEi的激活，寫入/讀出電路8，經(jīng)過多路轉(zhuǎn)換器6在存儲單元陣列1的選擇列上寫入數(shù)據(jù)。
如果字線激活信號WLE在時刻t2未被激活，則選擇字線的電壓被驅(qū)動到非選擇狀態(tài)，另外，列選擇電路5也未被激活，多路轉(zhuǎn)換器6變?yōu)榉菍?dǎo)通狀態(tài)。在該狀態(tài)下，在存儲單元陣列1中，用位線負(fù)載電路7將各位線預(yù)充電至規(guī)定的電壓(電源電壓)的電平。
如果在時刻t3地址信號再次變化，則字線激活信號WLE上升至H電平，在位線BL以及/BL上讀出選擇存儲單元數(shù)據(jù)。內(nèi)部寫入指示信號WEi是L電平，指定數(shù)據(jù)讀出方式，從該字線激活信號WLE上升開始，經(jīng)過規(guī)定期間后，讀出放大器激活信號SE在規(guī)定期間被置于激活狀態(tài)，寫入/讀出電路8經(jīng)過該多路轉(zhuǎn)換器6放大讀出的選擇存儲單元數(shù)據(jù)，給予輸入輸出電路9。輸入輸出電路9，緩沖處理給予的數(shù)據(jù)，生成外部讀出數(shù)據(jù)。
如果字線驅(qū)動信號WLE被激活，則位線負(fù)載電路7，在位線負(fù)載控制電路12的控制下，使其電流驅(qū)動力減小。在數(shù)據(jù)寫入時，實際上是在向存儲單元寫入來自寫入/讀出電路8的寫入數(shù)據(jù)期間，即在字線激活信號WLE和內(nèi)部寫入指示信號WEi同時變?yōu)榧せ顮顟B(tài)期間，位線負(fù)載電路7處于非活性狀態(tài)。因而，此時，從位線負(fù)載電路向?qū)懭?讀出電路8流過直流電流的通路被切斷，消耗電流降低。如果字線驅(qū)動信號WLE未被激活，則使位線負(fù)載電路7的驅(qū)動力增大。因而，各位線可以在高速狀態(tài)下預(yù)充電至預(yù)充電電壓的電平，可以在高速狀態(tài)下進(jìn)行位線電位的恢復(fù)。
在數(shù)據(jù)讀出時，根據(jù)字線激活信號WLE的激活，使位線負(fù)載電路7的電流驅(qū)動力減小。因而，即使在低電源電壓下，也可以使位線的低電平電位充分低，即使在低電源電壓下，也可以實現(xiàn)充分大小的位線振幅。
因而，在圖1所示的構(gòu)成中，通過根據(jù)動作方式調(diào)整位線負(fù)載電路7的電流驅(qū)動力，即使在低電源電壓下，也可以以低消耗電流并且高速、穩(wěn)定地進(jìn)行存儲單元數(shù)據(jù)的讀出。以下，說明各部分的構(gòu)成。圖8是展示圖6所示的半導(dǎo)體存儲裝置的存儲器陣列1以及其外圍電路部分的構(gòu)成圖。在圖8中，展示配置成2行2列的SRAM單元SMC的一例。與SRAM單元SMC的各行對應(yīng)地配設(shè)字線WL0以及WL1，與SRAM單元SMC的各列對應(yīng)地配設(shè)位線對BLP0以及BLP1。位線對BLP0具有位線BL0以及/BL0，位線對BLP1，具有位線BL1以及/BL1。
多路轉(zhuǎn)換器6具有，分別與位線對BLP0以及BLP1對應(yīng)地設(shè)置的，響應(yīng)列選擇信號Y0以及Y1導(dǎo)通，將對應(yīng)的位線對BLP0以及BLP1連接到內(nèi)部數(shù)據(jù)總線8a上的列選擇門CG0以及CG1。各個列選擇門CG0以及CG1包含CMOS傳輸門TMa，其響應(yīng)互補(bǔ)列選擇信號Y(Y0、Y1)以及/Y(/Y0、/Y1)導(dǎo)通，將對應(yīng)的位線BL(BL0、BL1)連接到內(nèi)部數(shù)據(jù)總線8a的總線8aa；CMOS傳輸門TMb，其響應(yīng)互補(bǔ)列選擇信號Y以及/Y導(dǎo)通，將對應(yīng)的位線/BL(/BL0、/BL1)連接到內(nèi)部數(shù)據(jù)總線8a的總線8ab。通過利用CMOS傳輸門TMa以及TMb作為列選擇門，與將位線BL以及/BL的H電平設(shè)定為電源電壓Vcc的電平，另外與1個MOS晶體管構(gòu)成的列選擇門相比，可以用其大的電導(dǎo)，高速地進(jìn)行選擇位線和內(nèi)部數(shù)據(jù)總線8a之間的數(shù)據(jù)信號的發(fā)送接收。
在內(nèi)部數(shù)據(jù)總線8a上設(shè)置，響應(yīng)字線激活信號WLE的非激活，將內(nèi)部數(shù)據(jù)總線8aa以及8ab預(yù)充電至電源電壓Vcc電平的IO線負(fù)載電路8b。該IO線負(fù)載電路8b具有，在字線激活信號WLE的非激活時導(dǎo)通，向內(nèi)部數(shù)據(jù)總線8aa以及8ab傳輸電源電壓Vcc的p溝道MOS晶體管Pa以及Pb。
位線負(fù)載電路7包含位線負(fù)載元件7a，其分別對應(yīng)于位線BL以及/BL設(shè)置，響應(yīng)控制信號ΦNZ以及字線激活信號WLE控制電流驅(qū)動力(電導(dǎo))。位線負(fù)載元件7a包含n溝道MOS晶體管NQ，其在控制信號ΦNZ的H電平時導(dǎo)通，向?qū)?yīng)的位線BL或/BL提供電流；p溝道MOS晶體管，其在字線激活信號WLE的非激活時導(dǎo)通，從電源節(jié)點向?qū)?yīng)的位線BL或/BL提供電流。使n溝道MOS晶體管NQ的電流供給能力充分的小。圖9是展示產(chǎn)生控制信號ΦNZ的位線負(fù)載控制電路12的構(gòu)成圖。在圖9中，位線負(fù)載控制電路12包含倒相器12a，使來自圖6所示的主控制電路10的字線激活信號WLE反轉(zhuǎn)；NOR電路12b，接收內(nèi)部寫入指示信號/WEi和倒相器12a的輸出信號；倒相器12c，使NOR電路12b的輸出信號反轉(zhuǎn)，生成控制信號ΦNZ。內(nèi)部寫入指示信號/WEi，通過緩沖處理從外部賦予的寫入指示信號/WE生成。因而，該控制信號ΦNZ，當(dāng)字線激活信號WLE處于H電平，字線處于選擇狀態(tài)，并且內(nèi)部寫入指示信號/WEi處于L電平，在向選擇存儲單元進(jìn)行數(shù)據(jù)寫入時，變?yōu)長電平，將位線負(fù)載元件7a的n溝道MOS晶體管NQ驅(qū)動到截止?fàn)顟B(tài)。在字線激活信號WLE處于H電平期間，位線負(fù)載元件7a的p溝道MOS晶體管PQ處于截止?fàn)顟B(tài)。因而，當(dāng)在數(shù)據(jù)寫入時向選擇存儲單元寫入數(shù)據(jù)時，位線負(fù)載元件7a的MOS晶體管NQ以及PQ同時變?yōu)榻刂範(fàn)顟B(tài)，只有選擇位線對接收寫入數(shù)據(jù)，剩余的非選擇位線對的各位線接收對應(yīng)的存儲單元的數(shù)據(jù)，接收低電平數(shù)據(jù)的位線的電平稍微下降。以下，參照圖10所示的動作波形圖說明圖3所示的半導(dǎo)體存儲裝置的動作。
首先，說明寫入動作。如果檢測出響應(yīng)外部寫入指示信號/WE或輸入數(shù)據(jù)信號Din的信號變化而被激活的信號DTD或外部地址信號的變化產(chǎn)生的地址變化檢測信號ATD的至少一方被激活，則字線激活信號WLE在規(guī)定期間被驅(qū)動到H電平的激活狀態(tài)。在圖10中展示如果地址信號變化，則響應(yīng)該地址變化，在規(guī)定期間字線激活信號WLE被激活的動作方式的一例。根據(jù)外部地址信號，進(jìn)行字線選擇，另外靠列選擇電路的譯碼動作，列選擇信號Y變化。對應(yīng)于選擇列設(shè)置的位線對經(jīng)過對應(yīng)的列選擇門CG(CG0或CG1)連接到內(nèi)部數(shù)據(jù)總線8a。當(dāng)字線激活信號WLE處于H電平的激活狀態(tài)，并且內(nèi)部寫入指示信號/WEi處于H電平的狀態(tài)時，控制信號ΦNZ處于H電平，在位線負(fù)載元件7a中，n溝道MOS晶體管NQ處于導(dǎo)通狀態(tài)。另一方面，響應(yīng)字線激活信號WLE的激活，位線負(fù)載元件7a的p溝道MOS晶體管PQ變?yōu)榻刂範(fàn)顟B(tài)。使n溝道MOS晶體管NQ的電流驅(qū)動力(尺寸溝道寬度)充分地小。另外，響應(yīng)該字線激活信號WLE的激活，不激活I(lǐng)O線負(fù)載電路8b，向內(nèi)部數(shù)據(jù)總線8aa以及8ab的電源電壓Vcc電平的預(yù)充電停止。因而，在數(shù)據(jù)寫入方式時，在實際的數(shù)據(jù)寫入前，包含在位線負(fù)載元件7a中的n溝道MOS晶體管NQ處于導(dǎo)通狀態(tài)，位線負(fù)載元件7a的p溝道MOS晶體管PQ以及IO線負(fù)載電路8b的p溝道MOS晶體管Pa以及Pb變?yōu)榻刂範(fàn)顟B(tài)。
如果外部寫入指示信號/WE變?yōu)長電平的激活狀態(tài)，相應(yīng)地內(nèi)部寫入指示信號/WEi變?yōu)長電平，則控制信號ΦNZ變?yōu)長電平，位線負(fù)載元件7a的n溝道MOS晶體管NQ變?yōu)榻刂範(fàn)顟B(tài)。因而，在數(shù)據(jù)寫入時，位線負(fù)載電路的MOSNQ以及PQ和IO線負(fù)載電路8b的p溝道MOS晶體管Pa以及Pb全部變?yōu)榻刂範(fàn)顟B(tài)，變?yōu)楸３指髯耘渚€的寄生電容中被充電電荷的狀態(tài)。響應(yīng)該內(nèi)部寫入指示信號/WEi的激活，包含在圖6所示的寫入/讀出電路8中的寫入驅(qū)動被激活，根據(jù)輸入信號向選擇位線對BLP寫入數(shù)據(jù)。這時，在內(nèi)部數(shù)據(jù)總線8a中，內(nèi)部數(shù)據(jù)總線8aa以及8ab，響應(yīng)寫入數(shù)據(jù)被驅(qū)動到電源電壓Vcc電平以及接地電壓Vss電平。內(nèi)部數(shù)據(jù)總線8aa以及8ab上的信號電位，經(jīng)過對應(yīng)選擇列設(shè)置的列選擇門CG傳輸?shù)竭x擇位線對BLP上。經(jīng)過包含在列選擇門中的CMOS傳輸門TMa以及TMb，向選擇位線對寫入數(shù)據(jù)。在圖10中，作為一例，讀出了H電平的數(shù)據(jù)的位線維持電源電壓Vcc的H電平，另一方面，讀出了L電平信號的位線被驅(qū)動到接地電平。在該數(shù)據(jù)寫入時，位線負(fù)載元件7a處于非導(dǎo)通狀態(tài)，另外IO線負(fù)載電路8b也處于非激活狀態(tài)，沒有直流電流流過。
如果字線激活信號WLE未被激活而變?yōu)長電平，寫入動作結(jié)束，則控制信號ΦNZ變?yōu)镠電平，位線負(fù)載元件7a的MOS晶體管NQ以及PQ同時變?yōu)閷?dǎo)通狀態(tài)，另外IO線負(fù)載電路8b的p溝道MOS晶體管Pa以及Pb也變?yōu)閷?dǎo)通狀態(tài)。這時，選擇字線被驅(qū)動到非選擇狀態(tài)。因而，接地電壓的傳輸L電平數(shù)據(jù)的位線以及內(nèi)部數(shù)據(jù)總線被高速地預(yù)充電至電源電壓Vcc的電平。
以下，說明數(shù)據(jù)讀出動作。在數(shù)據(jù)讀出時，外部寫入指示信號/WE維持H電平，控制信號ΦNZ維持H電平。因而，包含在位線負(fù)載元件7a中的n溝道MOS晶體管NQ維持導(dǎo)通狀態(tài)。如果地址信號變化，并且字線激活信號WLE被激活，則位線負(fù)載元件7a的p溝道MOS晶體管PQ和IO負(fù)載電路8b的p溝道MOS晶體管Pa以及Pb變?yōu)榻刂範(fàn)顟B(tài)。在該狀態(tài)中，各位線通過位線負(fù)載元件7a的n溝道MOS晶體管NQ連接到電源節(jié)點。在連接在選擇字線上的存儲單元中，讀出H電平數(shù)據(jù)的位線保持電源電壓Vcc的電平。另一方面，讀出L電平數(shù)據(jù)的位線，由于通過位線負(fù)載元件7a的n溝道MOS晶體管NQ流過列電流，所以其電壓變?yōu)閂cc-Vth-ΔV。這里，Vth表示包含在位線負(fù)載元件7a中的n溝道MOS晶體管NQ的閾值電壓。顯現(xiàn)在該位線上的電壓，通過包含在被選擇出的列選擇門中的CMOS傳輸門TMa以及TMb傳輸?shù)絻?nèi)部數(shù)據(jù)總線8a。CMOS傳輸門TMa以及TMb，并不伴隨閾值電壓損失傳輸電壓。因而，在內(nèi)部數(shù)據(jù)總線8a中，傳輸H電平數(shù)據(jù)后的總線，維持電源電壓Vcc的電平，另一方面，讀出了L電平數(shù)據(jù)的內(nèi)部數(shù)據(jù)總線，被驅(qū)動到Vcc-Vth-ΔV的電壓水平。接著，該內(nèi)部數(shù)據(jù)總線8a，被包含在圖6所示的寫入/讀出電路8中的讀出放大器放大后進(jìn)行數(shù)據(jù)讀出。
當(dāng)字線激活信號WLE變?yōu)長電平，選擇字線被驅(qū)動到非選擇狀態(tài)，數(shù)據(jù)讀出動作結(jié)束時，包含在位線負(fù)載元件7a中的p溝道MOS晶體管PQ和包含在IO線負(fù)載電路8b中的p溝道MOS晶體管Pa以及Pb變?yōu)閷?dǎo)通狀態(tài)，位線以及內(nèi)部數(shù)據(jù)總線被高速地預(yù)充電至電源電壓Vcc的電平。
圖11是展示圖6所示的SRAM單元SMC的構(gòu)成的一例的圖。在圖11中，該SRAM單元SMC包含驅(qū)動晶體管DTa以及DTb，其為了保持存儲節(jié)點SNa以及SNb的數(shù)據(jù)而交叉結(jié)合；存取晶體管ATa以及ATb，響應(yīng)字線WL上的信號將存儲節(jié)點SNa以及SNb分別連接到位線BL以及/BL；p溝道MOS晶體管PUa以及PUb，其為了使存儲節(jié)點SNa以及SBb的電壓預(yù)先上升而交叉結(jié)合。
圖11所示的SRAM單元SMC，與圖3所示的高電阻負(fù)載型SRAM單元的不同點是，代替高電阻負(fù)載元件使用p溝道MOS晶體管PUa以及PUb。在保持H電平的數(shù)據(jù)的存儲節(jié)點上連接門的預(yù)充電晶體管變?yōu)榻油顟B(tài)，電路通路被截斷。因而，與用高電阻負(fù)載型SRAM元件的情況相比，可以減少消耗電流。該預(yù)充電晶體管PUa以及PUb，例如也可以用薄膜晶體管(TFT)構(gòu)成。另外，在本發(fā)明中，也可以使用圖3所示的高電阻負(fù)載型SRAM元件。
圖12A是展示字線激活信號WLE在非激活狀態(tài)下的位線的電壓水平的圖。當(dāng)字線激活信號WLE為L電平的非激活狀態(tài)時，包含在位線負(fù)載元件7a中的MOS晶體管PQ以及NQ都處于導(dǎo)通狀態(tài)，位線被預(yù)充電至電源電壓Vcc的電平。在該狀態(tài)中，內(nèi)部數(shù)據(jù)總線也被預(yù)充電至電源電壓Vcc的電平。
接著，如圖12B所示，當(dāng)字線激活信號WLE變?yōu)镠電平，并且內(nèi)部寫入指示信號/WEi為H電平時，在位線負(fù)載元件7a中，只有n溝道MOS晶體管NQ變?yōu)閷?dǎo)通狀態(tài)。另一方面，在存儲單元中，將L電平數(shù)據(jù)傳輸?shù)轿痪€上的存取晶體管AT以及驅(qū)動晶體管DT變?yōu)閷?dǎo)通狀態(tài)。因而，在該狀態(tài)中，位線的電壓的水平由于列電流而降低至Vcc-Vth-ΔV的電壓水平。在該位線負(fù)載元件7a中，將n溝道MOS晶體管NQ保持在導(dǎo)通狀態(tài)是因為在位線上讀出的低電平電壓Vcc-Vth-ΔV降低，從而防止位線振幅增大的緣故(如果位線振幅增大，則讀出結(jié)束后的電源電壓Vcc電平的預(yù)充電動作，即恢復(fù)變差)。n溝道MOS晶體管NQ只是為了防止位線的低電平電壓水平下降，因而其電流驅(qū)動力(尺寸溝道寬度)可以充分地小。因而，這時，可以防止大的列電流流過，并且可以得到充分大的位線振幅。
接著，如圖12C所示，如果字線激活信號WLE變?yōu)镠電平，并且內(nèi)部寫入指示信號/WEi變?yōu)長電平時，向存儲單元寫入數(shù)據(jù)。在該狀態(tài)下，位線負(fù)載元件7a處于非激活狀態(tài)，位線從電源節(jié)點分離。向位線傳輸來自寫入驅(qū)動器的接地電壓Vss，通過存取晶體管AT由驅(qū)動晶體管DT將存儲節(jié)點保持在節(jié)點電壓的電平上。
當(dāng)數(shù)據(jù)寫入結(jié)束時，移至圖12所示的狀態(tài)，位線負(fù)載元件7a的MOS晶體管PQ以及NQ同時變?yōu)閷?dǎo)通狀態(tài)。通過加大p溝道MOS晶體管PQ的尺寸，就可以高速地將該接地電壓Vss電平驅(qū)動到電源電壓Vcc的電平。在數(shù)據(jù)寫入時，通過使該位線負(fù)載元件7a在非激活狀態(tài)，就可以切斷數(shù)據(jù)寫入時的直流電流。另外，在位線負(fù)載元件7a中，p溝道MOS晶體管PQ，是為了位線電壓恢復(fù)而使用的，在數(shù)據(jù)讀出時以及寫入時，由于被驅(qū)動至截止?fàn)顟B(tài)，因此，該p溝道MOS晶體管PQ，無助于列電流。因而，可以加大該p溝道MOS晶體管PQ的尺寸(電流驅(qū)動力)，可以在不增加消耗電流下高速讀出數(shù)據(jù)以及高速恢復(fù)寫入結(jié)束后的位線電壓。另外，即使在低電源電壓下，也可以通過減小位線負(fù)載元件的n溝道MOS晶體管NQ的尺寸，增大位線讀出振幅，可以確保進(jìn)行正確的數(shù)據(jù)讀出。
圖13是概略地展示圖6所示的主控制電路的字線激活信號發(fā)生部分的構(gòu)成圖。在圖13中，主控制電路10包含檢測外部寫入指示信號/WE的變化的信號變化檢測電路10a；檢測輸入數(shù)據(jù)Din的變化的數(shù)據(jù)變化檢測電路10b；接收信號變化檢測電路10a以及數(shù)據(jù)變化檢測電路10b的輸出信號的OR電路10c；檢測來自外部的地址信號Ad的變化的地址變化檢測電路10d；接收來自O(shè)R電路10c的數(shù)據(jù)變化檢測信號DTD以及來自地址變化檢測電路10d的地址變化檢測信號ATD的OR電路10e；根據(jù)OR電路10e的輸出信號產(chǎn)生字線激活信號WLE的字線激活信號發(fā)生電路10f。變化檢測電路10a、10b以及10d，用公知的電路構(gòu)成，例如，對于1個信號，由延遲電路和接收與該延遲電路輸出對應(yīng)的信號的EXOR電路構(gòu)成。當(dāng)檢測出多個信號變化時，通過求一致檢測電路(EXOR)的輸出信號的OR生成變化檢測信號。
OR電路10c，在數(shù)據(jù)寫入/讀出方式變更時，或輸入數(shù)據(jù)變化時，將數(shù)據(jù)變化檢測信號DTD在規(guī)定期間驅(qū)動到激活狀態(tài)。地址變化檢測電路10a，響應(yīng)地址變化，在規(guī)定期間將地址變化檢測信號ATD驅(qū)動成激活狀態(tài)(在圖13中，用H電平表示激活狀態(tài))。因而，OR電路10e，當(dāng)數(shù)據(jù)變化檢測信號DTD以及地址變化檢測信號ATD的至少一方變?yōu)榧せ顮顟B(tài)時，將其輸出信號驅(qū)動到激活狀態(tài)的H電平。字線激活信號發(fā)生電路10f，例如由下降延遲電路構(gòu)成，通過放大OR電路10e的輸出信號的脈沖幅寬，激活字線驅(qū)動信號WLE。由此，在地址變化時或數(shù)據(jù)寫入時，當(dāng)輸入數(shù)據(jù)變化時，在規(guī)定期間字線激活信號WLE被驅(qū)動到激活狀態(tài)。圖14是展示根據(jù)本發(fā)明的實施例的存儲器陣列的第2構(gòu)成的圖。在圖14所示的構(gòu)成中，在位線負(fù)載電路7中，對于每對位線對BLP0以及BLP1，設(shè)置在字線激活信號WLE的非激活時變?yōu)閷?dǎo)通狀態(tài)的平衡用的p溝道MOS晶體管7b。另外，在IO線負(fù)載電路8b中，設(shè)置在字線激活信號WLE的非激活時變?yōu)閷?dǎo)通狀態(tài)，將內(nèi)部數(shù)據(jù)總線8aa以及8ab電短路的平衡用的p溝道MOS晶體管Pc。其它構(gòu)成與圖8所示的構(gòu)成相同，在對應(yīng)的部分上賦予相同的參照號。在圖14所示的構(gòu)成中，如果字線激活信號WLE從激活狀態(tài)變?yōu)榉羌せ顮顟B(tài)，則平衡用的p溝道MOS晶體管7b以及Pc變?yōu)閷?dǎo)通狀態(tài)，可以高速地將L電平的位線以及內(nèi)部數(shù)據(jù)總線驅(qū)動到電源電壓Vcc的電平。接著，參照圖15所示的信號波形圖說明圖14所示的半導(dǎo)體存儲裝置的動作。
首先，說明數(shù)據(jù)寫入動作。和前面圖8所示的構(gòu)成相同，在字線處于選擇狀態(tài)期間，即，字線驅(qū)動信號WLE在H電平期間，包含在位線負(fù)載元件7a中的p溝道MOS晶體管PQ和包含在IO線負(fù)載電路8b中的p溝道MOS晶體管Pa以及Pb處于截止?fàn)顟B(tài)。這時，位線平衡用的p溝道MOS晶體管7b以及內(nèi)部數(shù)據(jù)總線平衡用的p溝道MOS晶體管Pc也處于截止?fàn)顟B(tài)。如果寫入指示信號/WE(/WEi)變?yōu)長電平，則包含在位線負(fù)載元件中的n溝道MOS晶體管NQ也變?yōu)榻刂範(fàn)顟B(tài)。讀出H電平數(shù)據(jù)的位線(在圖15中是位線BL)保持電源電壓Vcc，讀出L電平數(shù)據(jù)的位線(在圖15中是位線/BL)的電壓下降。接著，根據(jù)寫入數(shù)據(jù)Di，寫入驅(qū)動器動作，位線/BL的電壓被驅(qū)動至接地電壓的L電平。另一方面，位線BL處于電源電壓Vcc(H電平數(shù)據(jù)的寫入動作)。
如果字線激活信號WLE被驅(qū)動到L電平的非激活狀態(tài)，數(shù)據(jù)寫入結(jié)束，則控制信號ΦNZ上升到H電平，包含在位線負(fù)載元件7a中的p溝道MOS晶體管PQ以及n溝道MOS晶體管NQ和包含在IO線負(fù)載電路8b中的p溝道MOS晶體管Pa以及Pb變?yōu)閷?dǎo)通狀態(tài)。由此，處于L電平的位線/BL以及內(nèi)部數(shù)據(jù)總線8ab的電壓高速地升高到電源電壓Vcc的電平。這時，平衡用的MOS晶體管7b以及Pc變?yōu)閷?dǎo)通狀態(tài)，使位線BL以及/BL電短路，并且使內(nèi)部數(shù)據(jù)總線8aa以及8ab電短路。因而，L電平的位線以及內(nèi)部數(shù)據(jù)總線8ab分別從H電平的位線BL以及內(nèi)部數(shù)據(jù)總線8aa提供電荷，高速地升高至該電壓的水平。由此，在位線BL以及/BL和內(nèi)部數(shù)據(jù)總線8aa以及8ab的電壓分別相等后，達(dá)到電源電壓Vcc的水平。因而，通過使用該平衡用的MOS晶體管7b以及Pc，就可以更高速地預(yù)充電至電源電壓Vcc的電平。
以下，說明數(shù)據(jù)讀出動作。在該數(shù)據(jù)讀出時，在字線WLE的激活狀態(tài)期間，p溝道MOS晶體管PQ、Pa、Pb以及Pc和7b都處于截止?fàn)顟B(tài)。在該狀態(tài)中，位線BL的電壓成為電源電壓Vcc的電平，另一位線/BL成為電壓Vcc-Vth-ΔV的電平。如果字線驅(qū)動信號WIE變?yōu)榉羌せ顮顟B(tài)，數(shù)據(jù)讀出結(jié)束，則這些p溝道MOS晶體管PQ、Pa、Pc以及7b都變?yōu)閷?dǎo)通狀態(tài)。因而，由于H電平的位線BL以及L電平的位線/BL和H電平的內(nèi)部數(shù)據(jù)總線8aa以及L電平的內(nèi)部數(shù)據(jù)總線8ab分別被電短路，所以L電平的位線/BL以及內(nèi)部數(shù)據(jù)總線8ab的電壓更高速地上升，高速地被預(yù)充電至電源電壓Vcc的電平。
因而，如圖14所示，通過在位線對以及內(nèi)部數(shù)據(jù)總線中設(shè)置平衡用的晶體管，就可以更高速地進(jìn)行數(shù)據(jù)讀出動作結(jié)束時以及寫入結(jié)束后的恢復(fù)。圖16是展示包含在圖6所示的寫入/讀出電路8中的讀出電路的構(gòu)成圖。該寫入/讀出電路8，包含外放大內(nèi)部數(shù)據(jù)總線8aa以及8ab上的信號I/O以及I/OZ的交叉耦合(cross couple)型讀出放大器8c。交叉耦合(cross couple)型讀出放大器8c還包含p溝道MOS晶體管P1，連接在電源節(jié)點和輸出節(jié)點NDb之間，并且其柵連接在輸出門NDa；p溝道MOS晶體管P2，連接在電源節(jié)點和輸出節(jié)點NDa之間，并且其柵連接在輸出節(jié)點NDb上；n溝道MOS晶體管N1以及N3，在輸出節(jié)點NDb和接地節(jié)點之間串聯(lián)連接；n溝道MOS晶體管N2以及N4，在輸出節(jié)點NDa和接地節(jié)點之間相互串聯(lián)連接。n溝道MOS晶體管N1以及N2的柵，分別被連接在內(nèi)部數(shù)據(jù)總線8aa以及8ab上。向n溝道MOS晶體管N3以及N4的柵傳輸讀出放大器激活信號SE1。
該交叉耦合(cross couple)型讀出放大器8c進(jìn)一步還包含p溝道MOS晶體管P3，連接在電源節(jié)點和輸出節(jié)點NDb之間，并且其柵連接在輸出節(jié)點NDb上；p溝道MOS晶體管P4，連接在電源節(jié)點和輸出節(jié)點NDa之間，并且其柵連接在輸出節(jié)點NDa上；p溝道MOS晶體管P5以及P6，其在讀出放大器驅(qū)動信號SE1的非激活時，變?yōu)閷?dǎo)通狀態(tài)，將輸出節(jié)點NDb以及NDa預(yù)充電至電源電壓Vcc的電平。p溝道MOS晶體管P1以及P2，將柵以及漏極交叉耦合，差動放大輸出節(jié)點NDa以及NDb的電壓電平。
IO線負(fù)載電路8b，以及相對存儲器陣列1的各位線設(shè)置的位線負(fù)載電路的構(gòu)成，與圖14所示的構(gòu)成相同，設(shè)置有位線平衡晶體管以及內(nèi)部數(shù)據(jù)總線平衡晶體管。以下，參照圖17所示的信號波形圖說明圖16所示的交叉耦合型讀出放大器的動作。
交叉耦合型讀出放大器8c的動作是在數(shù)據(jù)讀出時，內(nèi)部寫入指示信號/WEi(外部寫入指示信號/WE)保持H電平。
如果地址信號Ad變化，則字線激活信號WLE在規(guī)定期間被驅(qū)動到H電平的激活狀態(tài)，另外，根據(jù)該被賦予的地址信號Ad，將選擇被地址指定的列的列選擇信號Y驅(qū)動到激活狀態(tài)。靠該字線激活信號WLE，被地址指定的行的存儲單元的數(shù)據(jù)被讀出到對應(yīng)的位線BL以及/BL上，接著，通過包含在多路轉(zhuǎn)換器6中的導(dǎo)通狀態(tài)的列選擇門，傳輸?shù)絻?nèi)部數(shù)據(jù)總線8aa以及8ab上。內(nèi)部數(shù)據(jù)總線8aa以及8ab的電位I/O以及I/OZ，至此被預(yù)充電至電源電壓Vcc，如果傳輸來自選擇位線BL以及/BL電壓Vcc以及Vcc-Vth-ΔV，則根據(jù)傳輸?shù)奈痪€的電位，其電壓水平變化。在讀出放大器激活信號SE1的非激活狀態(tài)中，p溝道MOS晶體管P5以及P6是導(dǎo)通狀態(tài)，輸出信號SA1以及/SA1，被預(yù)充電至電源電壓Vcc的電平。另外，n溝道MOS晶體管N3以及N4處于截止?fàn)顟B(tài)，在該交叉耦合型讀出放大器8c中，截斷從電源節(jié)點到接地節(jié)點的電流通路，讀出動作尚未進(jìn)行。
如果讀出到內(nèi)部數(shù)據(jù)總線8aa以及8ab上的數(shù)據(jù)信號I/O以及I/OZ的差比較大，則讀出放大器激活信號SE1在規(guī)定期間被驅(qū)動到激活狀態(tài)的H電平。由于內(nèi)部數(shù)據(jù)總線8aa以及8ab的電壓水平比較高，所以在該交叉耦合型讀出放大器8c中，n溝道MOS晶體管N1以及N2的電導(dǎo)大，使輸出節(jié)點NDa以及NDb的電壓水平暫時下降。該輸出節(jié)點NDa以及NDb的電壓水平的下降速度，由于內(nèi)部讀出數(shù)據(jù)信號I/O以及I/OZ的電壓不同而相應(yīng)的不同?，F(xiàn)在，假設(shè)內(nèi)部讀出數(shù)據(jù)信號I/O是電源電壓Vcc電平，內(nèi)部讀出數(shù)據(jù)信號I/OZ是L電平的電壓Vcc-Vth-ΔV的電平。在該狀態(tài)下，輸出節(jié)點NDb通過MOS晶體管N1以及N3迅速地放電，來自輸出節(jié)點NDb的信號/SA1的電壓水平下降。另一方面，通過n溝道MOS晶體管N2以及N4流過的電流更小，來自輸出節(jié)點NDa的信號SA1的電壓的下降速度遲緩。如果輸出節(jié)點NDb的電壓下降，則首先p溝道MOS晶體管P2變?yōu)閷?dǎo)通狀態(tài)，向輸出節(jié)點NDa提供電流，使輸出節(jié)點NDa的信號SA1的電壓水平上升。隨著該輸出節(jié)點NDa的電壓水平上升，p溝道MOS晶體管P1維持截止?fàn)顟B(tài)，來自輸出節(jié)點NDb的信號/SA1向L電平下降。另一方面，來自輸出節(jié)點NDa的信號SA1，被p溝道MOS晶體管P2拉起(pull-up)，恢復(fù)到H電平。在該狀態(tài)中，MOS晶體管P3以及P4具有拉起元件的功能，控制信號/SA1下降至接地電壓Vss電平，另外，來自輸出節(jié)點的信號SA1的電平，被該晶體管P4保持在Vcc-Vth的電壓水平。由于p溝道MOS晶體管P3以及P4的拉起功能，使交叉耦合的p溝道MOS晶體管P1～P2的閂鎖狀態(tài)減弱，使輸出節(jié)點的NDa以及NDb的恢復(fù)時間縮短。
當(dāng)數(shù)據(jù)讀出結(jié)束，讀出放大器激活信號SA1向L電平下降時，n溝道MOS晶體管N3以及N4變?yōu)榻刂範(fàn)顟B(tài)，p溝道MOS晶體管P5以及P6變?yōu)閷?dǎo)通狀態(tài)，來自輸出節(jié)點NDa以及NDb的信號SA1以及/SA1，再次被驅(qū)動到電源電壓Vcc水平。
接著，字線激活信號WLE變?yōu)長電平的非激活狀態(tài)，存儲單元陣列1的位線BL以及/BL和內(nèi)部數(shù)據(jù)總線8aa以及8ab高速地恢復(fù)到電源電壓Vcc的水平。
由于使用該交叉耦合型讀出放大器8c，即使在內(nèi)部數(shù)據(jù)總線8aa以及8ab(位線BL以及/BL)的電位差小的情況下，也可以高速地準(zhǔn)確地進(jìn)行讀出動作。這是因為，被交叉耦合的p溝道MOS晶體管P1以及P2的反饋動作是負(fù)反饋動作，輸出節(jié)點NDa以及NDb的電壓差被高速放大的緣故。在使用了電流鏡型電路的情況下，比較級的n溝道MOS晶體管，為了在柵接收比較高電壓水平的信號，具有大的電導(dǎo)，比較大的電流在電流鏡級的主動級以及從屬級兩者中流過。因而，在使用了電流鏡型差動放大器時，在內(nèi)部數(shù)據(jù)總線8aa以及8ab的信號I/O以及I/OZ的電壓水平同時高的情況下，電流鏡型放大電路的增益下降，不能進(jìn)行高速且正確的放大動作(這是因為動作區(qū)域從電流型讀出放大器的靈敏度最好的區(qū)域(觸發(fā)區(qū)域)偏離的緣故)。由于使用該交叉耦合型讀出放大器8c，即使在將內(nèi)部數(shù)據(jù)總線8aa以及8ab預(yù)充電至電源電壓Vcc后，信號電平變化，且其變化幅度小的情況下，也可以高速并且準(zhǔn)確地進(jìn)行放大動作(被交叉耦合的p溝道MOS晶體管的一方維持截止?fàn)顟B(tài))。
另外，在是電流鏡型差動放大器的構(gòu)成時，電流鏡級的主要晶體管被二極管連接，被該二極管連接的MOS晶體管的漏極端的電壓振幅小。因而，在使用了電流鏡型差動放大器的情況下，很難生成差動信號對。但是，如圖16所示，由于使用交叉耦合型讀出放大器，因此可以生成具有比較大的信號振幅的差動信號對。
如上所述，通過如圖16所示在讀出電路中使用交叉耦合型讀出放大器，就可以確實地放大小信號振幅，生成差動信號對。
圖18是概略地展示產(chǎn)生讀出放大器激活信號的電路的構(gòu)成圖。該讀出放大器激活信號發(fā)生部分，包含在圖6所示的主控制電路10中。在圖18中，讀出放大器激活信號發(fā)生部分包含延遲電路10g，將字線激活信號WLE延遲規(guī)定時間；單觸發(fā)脈沖發(fā)生電路10h，響應(yīng)延遲電路10g的輸出信號的上升產(chǎn)生具有規(guī)定的時間幅度的單觸發(fā)脈沖信號。
在圖18所示的構(gòu)成中，字線激活信號WLE被置于激活狀態(tài)，在內(nèi)部數(shù)據(jù)總線上傳輸存儲單元數(shù)據(jù)后，延遲電路10g的輸出信號上升，來自單觸發(fā)脈沖發(fā)生電路10h的讀出放大器激活信號SE1在規(guī)定期間被驅(qū)動到H電平。通過調(diào)整延遲電路10g的延遲時間，就可以在向內(nèi)部數(shù)據(jù)總線上傳輸存儲單元數(shù)據(jù)并且內(nèi)部數(shù)據(jù)總線上的電壓差未充分大時激活讀出放大器。圖19是展示讀出電路的第2構(gòu)成的圖。在該19圖所示的構(gòu)成中，讀出電路包含電流鏡型差動放大器8d以及8e，其差動放大交叉耦合型讀出放大器8c的輸出信號SA1以及/SA1，并轉(zhuǎn)換成CMOS電平的信號。電流鏡型差動放大器8d包含p溝道MOS晶體管P7，其被連接在電源節(jié)點和節(jié)點NDc之間，響應(yīng)讀出放大器激活信號/SA1的激活(L電平)導(dǎo)通；p溝道MOS晶體管P8以及p溝道MOS晶體管N5，在節(jié)點NDc和接地節(jié)點之間相互串聯(lián)連接；p溝道MOS晶體管P9以及n溝道MOS晶體管N6，在節(jié)點NDc和接地接地之間相互串聯(lián)連接。p溝道MOS晶體管P8，其柵接收交叉耦合型讀出放大器8c的輸出信號/SA1，p溝道MOS晶體管P9，其柵接收交叉耦合型讀出放大器8c的輸出信號SA1。n溝道MOS晶體管N5以及N6的柵被連接在n溝道MOS晶體管的漏極節(jié)點NDd上。
電流鏡型差動放大器8e包含p溝道MOS晶體管P10，其被連接在電源節(jié)點和節(jié)點NDe之間，并且響應(yīng)讀出放大器激活信號/SE1的激活導(dǎo)通；p溝道MOS晶體管P11以及n溝道MOS晶體管N7，在節(jié)點NDe和接地節(jié)點之間串聯(lián)連接；p溝道MOS晶體管P12以及n溝道MOS晶體管N8，在節(jié)點NDe和接地節(jié)點之間串聯(lián)連接。p溝道MOS晶體管P11，其柵接收交叉耦合型讀出放大器8c的輸出信號/SA1，p溝道MOS晶體管P12，其柵接收交叉耦合型讀出放大器8c的輸出信號SA1。n溝道MOS晶體管N7以及N8的柵被連接在n溝道MOS晶體管N7的漏極節(jié)點NDf。
在電流鏡型差動放大器8d以及8e中，p溝道MOS晶體管P7以及P10作為電流源晶體管起作用，p溝道MOS晶體管P8以及P9和p溝道MOS晶體管P11以及P12，分別構(gòu)成差動放大器，n溝道MOS晶體管N5以及N6和n溝道MOS晶體管N7以及N8，分別構(gòu)成電流鏡級。以下，參照圖20所示的波形圖說明圖19所示的讀出電路的動作。
在數(shù)據(jù)讀出時，字線激活信號WLE被驅(qū)動到激活狀態(tài)，另外，對應(yīng)選擇列的列選擇信號Yi按照地址信號被驅(qū)動到激活狀態(tài)，位線BL以及/BL的數(shù)據(jù)被傳輸?shù)絻?nèi)部數(shù)據(jù)總線8aa以及8ab。接著，讀出放大器激活信號SE1被驅(qū)動到激活狀態(tài)，交叉耦合型讀出放大器8c進(jìn)行讀出動作，生成互補(bǔ)輸出信號SA1以及/SA1。這一連串動作，與前面圖16所示的讀出動作相同。
當(dāng)讀出放大器激活信號/SE1是H電平時，在電流鏡差動放大器8d以及8e中，不存在電流通路，內(nèi)部節(jié)點處于高阻抗?fàn)顟B(tài)的未接地的狀態(tài)。如果讀出放大器激活信號SE1變?yōu)镠電平，相應(yīng)地讀出放大器激活信號/SE1變?yōu)榧せ顮顟B(tài)的L電平，電流鏡型差動放大器8d以及8e開始差動放大動作。現(xiàn)在，假設(shè)信號SA1為H電平，信號/SA1為L電平。在電流鏡型差動放大器8d中，p溝道MOS晶體管P8大體保持截止?fàn)顟B(tài)，另一方面，p溝道MOS晶體管P9變?yōu)閷?dǎo)通狀態(tài)，向n溝道MOS晶體管N6提供電流。n溝道MOS晶體管N5以及N6，構(gòu)成電流鏡電路，當(dāng)兩者的尺寸相同時，這些MOS晶體管N5以及N6流過同樣大小的電流。因而，至此，處于高阻狀態(tài)的信號SA2，被迅速放電至接地電壓Vss。另一方面，在電流鏡型差動放大器8e中，信號/SA1大致處于電源電壓Vcc電平(準(zhǔn)確地說是Vcc-Vth的電壓電平)，p溝道MOS晶體管P11大體處于截止?fàn)顟B(tài)，另一方面，p溝道MOS晶體管P12變?yōu)閷?dǎo)通狀態(tài)。因而，由于構(gòu)成電流鏡級的n溝道MOS晶體管N7以及N8沒有電流流過，所以，信號/SA2被p溝道MOS晶體管P12驅(qū)動至電源電壓Vcc。由此，可以生成CMOS電平的互補(bǔ)信號SA2以及/SA2。
由于由中間電壓電平的互補(bǔ)信號SA1以及/SA1形成該CMOS電平的互補(bǔ)信號SA2以及/SA2，所以可以穩(wěn)定地讀出數(shù)據(jù)。
接著，如果經(jīng)過規(guī)定時間，則讀出放大器激活信號SE1下降至L電平，另外讀出放大器激活信號/SE1變?yōu)镠電平，讀出動作結(jié)束，信號SA1以及/SA1，恢復(fù)到電源電壓Vcc電平，另外信號SA2以及/SA2也恢復(fù)到高阻狀態(tài)。圖21是展示讀出電路第3構(gòu)成的圖。在圖21中，展示了包含在讀出電路中的交叉耦合型讀出放大器8c的構(gòu)成。圖21所示的交叉耦合型讀出放大器8c與圖16所示的交叉耦合型讀出放大器8c的不同點在于設(shè)置有用于在讀出動作開始時對輸出節(jié)點NDa以及NDb補(bǔ)償規(guī)定時間的n溝道MOS晶體管N9。其它構(gòu)成相同，在對應(yīng)的部分上賦予相同的參照號并省略其說明。
以下，參照圖22所示的信號波形圖說明圖21所示的讀出電路的動作。在數(shù)據(jù)讀出時，地址信號Ad變化，字線激活信號WLE被激活規(guī)定時間，選擇存儲單元的數(shù)據(jù)，被傳輸?shù)絻?nèi)部數(shù)據(jù)總線8aa以及8ab。這些動作與圖16所示的讀出電路的動作相同。如果讀出放大器激活信號SE1變?yōu)榧せ顮顟B(tài)，則向輸出節(jié)點NDa以及NDb預(yù)充電電源電壓Vcc電平結(jié)束，另一方面，n溝道MOS晶體管N9變?yōu)閷?dǎo)通狀態(tài)，輸出節(jié)點NDa以及NDb電短路。隨著傳輸?shù)絻?nèi)部數(shù)據(jù)總線8aa以及8ab上的信號，n溝道MOS晶體管N1以及N2的電導(dǎo)急速增大，來自該輸出節(jié)點NDa以及NDb的信號SA1以及/SA1暫時下降至低電平，接著，靠該補(bǔ)償動作，輸出節(jié)點NDa以及NDb的電壓電平被p溝道MOS晶體管P1以及P2的一方緩慢引下。如果該讀出放大器補(bǔ)償指示信號SEQ變?yōu)長電平的非激活狀態(tài)，則輸出節(jié)點NDa以及NDb被斷路。在該狀態(tài)中，內(nèi)部數(shù)據(jù)總線8aa以及8ab的電壓差被充分放大，交叉耦合型讀出放大器8c，按照該內(nèi)部數(shù)據(jù)總線8aa以及8ab上的信號電壓電平，正確地進(jìn)行讀出動作，將信號SA1以及/SA1驅(qū)動到H電平以及L電平。
即，當(dāng)讀出放大器激活信號SE1在激活狀態(tài)時，MOS晶體管N1以及N2，在其柵接收比較高的電壓電平信號，由于電導(dǎo)大，因此急速地使輸出節(jié)點NDa以及NDb的電壓電平下降。這時，在內(nèi)部數(shù)據(jù)總線8aa以及8ab的電壓差小的情況下，有可能輸出相反數(shù)據(jù)。該相反數(shù)據(jù)由于MOS晶體管P1以及P2和N1以及N2的閾值電壓的偏離，還由于急速的放電動作而產(chǎn)生。在產(chǎn)生一次反向數(shù)據(jù)后，輸出正規(guī)的數(shù)據(jù)時，至正規(guī)數(shù)據(jù)輸出需要時間，不能進(jìn)行高速讀出。特別是由于反向數(shù)據(jù)在設(shè)置于下一段的電流鏡型差動放大器中被進(jìn)一步放大，因此，從該電流鏡型差動放大器輸出反向數(shù)據(jù)的時間變長，不能進(jìn)行高速讀出。但是，在該讀出動作開始時，通過將補(bǔ)償用的n溝道MOS晶體管N9設(shè)置成導(dǎo)通狀態(tài)，將輸出節(jié)點NDa以及NDb的電壓水平設(shè)置成相同，防止輸出反向數(shù)據(jù)，在內(nèi)部數(shù)據(jù)總線8aa以及8ab上的內(nèi)部讀出信號I/O以及I/OZ的電壓差變?yōu)槌浞执蟮臓顟B(tài)下，開始讀出動作，就可以不產(chǎn)生反向數(shù)據(jù)而正確地生成內(nèi)部讀出數(shù)據(jù)信號SA1以及/SA1。
圖23是展示讀出補(bǔ)償指示信號發(fā)生部分的構(gòu)成的圖。該讀出補(bǔ)償指示信號發(fā)生部分包含在圖6所示的主控制電路10中。在圖23中，讀出補(bǔ)償指示信號發(fā)生部分包含單觸發(fā)脈沖發(fā)生電路10i，產(chǎn)生對應(yīng)讀出放大器激活信號SE的上升變?yōu)橐?guī)定時間H電平的激活狀態(tài)的單觸發(fā)脈沖。該單觸發(fā)脈沖發(fā)生電路10i，通過使用包含延遲電路和邏輯門的公知的構(gòu)成實現(xiàn)。由于利用該單觸發(fā)脈沖發(fā)生電路10i，因此，在讀出放大器被激活時，可以將讀出放大器指示信號SEQ在規(guī)定期間驅(qū)動到H電平的激活狀態(tài)。
如上所述，在該交叉耦合型讀出放大器的讀出動作開始時，由于輸出節(jié)點在規(guī)定期間被短路，所以可以防止在讀出動作開始時輸出反向數(shù)據(jù)，可以高速且正確地進(jìn)行數(shù)據(jù)的讀出。圖24是展示讀出電路的第4構(gòu)成的圖。在圖24所示的構(gòu)成中設(shè)置有n溝道MOS晶體管N10以及N11，在讀出放大器驅(qū)動信號/SE1的非激活時(H電平)，將電流鏡型差動放大器8d以及8e的輸出節(jié)點驅(qū)動到接地電壓電平；補(bǔ)償元件CQ，響應(yīng)讀出放大器補(bǔ)償指示信號SEQ以及/SEQ，將電流鏡型差動放大器8d以及8e的輸出節(jié)點短路。其它構(gòu)成與前面的圖19以及21所示的構(gòu)成相同，在對應(yīng)的部分上賦予相同的參照號并省略其詳細(xì)說明。
補(bǔ)償元件CQ包含n溝道MOS晶體管，響應(yīng)讀出放大器指示信號SEQ的激活變?yōu)閷?dǎo)通狀態(tài)；p溝道MOS晶體管，響應(yīng)讀出放大器指示信號/SEQ的激活(L電平)變?yōu)閷?dǎo)通狀態(tài)。以下參照圖25所示的動作波形圖說明圖24所示的讀出電路的動作。
地址信號Ad變化，字線激活信號WLE在規(guī)定期間變?yōu)榧せ顮顟B(tài)，接著列選擇信號Yi被驅(qū)動到激活狀態(tài)，選擇列的存儲單元數(shù)據(jù)經(jīng)過位線BL以及/BL傳輸?shù)絻?nèi)部數(shù)據(jù)總線8aa以及8ab。該動作與圖21所示的讀出電路的動作相同。在交叉耦合型讀出放大器8c中，響應(yīng)該讀出放大器激活信號SE1的激活，在規(guī)定期間補(bǔ)償該輸出節(jié)點后開始讀出動作，以謀求防止反向數(shù)據(jù)的發(fā)生。
另一方面，即使在電流鏡型差動放大器8d以及8e中，也在讀出放大器激活信號/SE1為H電平時，將這些電流鏡型差動放大器8d以及8e的輸出信號SA2以及/SA2保持在接地電壓電平。因而，該電流鏡型差動放大器8d以及8e的輸出信號SA2以及/SA2，接地電壓電平變?yōu)閯幼鏖_始的電壓電平。接著，如果讀出放大器驅(qū)動信號SE1被激活，則MOS晶體管N10以及N11變?yōu)榻刂範(fàn)顟B(tài)。另一方面，補(bǔ)償元件CQ，用該補(bǔ)償指示信號SEQ以及/SEQ，在電流鏡型差動放大器8d以及8e的動作開始時的規(guī)定期間，將輸出信號SA2以及/SA2保持在相同電壓電平。在該狀態(tài)中，交叉耦合型讀出放大器8c的輸出信號同時下降至低電平，電流鏡型差動放大器8d以及8e的輸出信號SA2以及/SA2的電壓水平緩慢上升。
如果經(jīng)過規(guī)定時間，讀出補(bǔ)償指示信號SEQ以及/SEQ變?yōu)榉羌せ顮顟B(tài)，則該交叉耦合型讀出放大器8c的輸出信號SA1以及/SA1，其電壓電平被高速地驅(qū)動至H電平以及L電平。相應(yīng)的，即使在電流鏡型差動放大器8d以及8e中，也差動放大該信號SA1以及/SA1，高速地將信號SA2以及/SA2驅(qū)動至電源電壓Vcc電平以及接地電壓Vss電平。
在該電流鏡型差動放大器8d以及8e的輸出節(jié)點上，設(shè)置下拉用的n溝道MOS晶體管N10以及N11，在讀出放大器驅(qū)動信號/SE1為H電平時，將電流鏡型差動放大器8d以及8e的輸出節(jié)點保持在接地電壓電平。由此，電流鏡型差動放大器8d以及8e的輸出節(jié)點變?yōu)楦咦锠顟B(tài)，其電壓電平變動，在動作開始時的電壓電平并不變動，可以正確地進(jìn)行數(shù)據(jù)的讀出。另外，由于用補(bǔ)償元件CQ，在讀出動作開始時規(guī)定期間補(bǔ)償輸出信號SA2以及/SA2，因而在交叉耦合型讀出放大器8c的輸出信號SA1以及/SA1的電壓電平相同時，可以防止輸出反向數(shù)據(jù)，可以高速且正確地讀出數(shù)據(jù)。
由于使用圖24所示的讀出電路，即使在低電源電壓下，并且即使在內(nèi)部數(shù)據(jù)總線8aa以及8ab上信號的電壓差小的情況下，也可以正確并且高速地讀出數(shù)據(jù)。
進(jìn)而，在圖24所示的構(gòu)成中，為了補(bǔ)償交叉耦合型讀出放大器8c的輸出節(jié)點，使用了1個n溝道MOS晶體管N9，另一方面，為了補(bǔ)償電流鏡型差動放大器8d以及8e的輸出節(jié)點，使用了COMS傳輸門。這是因為，對于1個交叉耦合型讀出放大器，設(shè)置補(bǔ)償元件的配置面積少，另一方面，在電流鏡型差動放大器中，由于對于2個電流鏡型差動放大器，設(shè)置1個補(bǔ)償元件，因此其配置面積有富余的緣故。因而，當(dāng)面積有富余的情況下，即使在交叉耦合型讀出放大器8c中，也可以用CMOS傳輸門作為輸出節(jié)點的補(bǔ)償元件?？梢允闺妼?dǎo)比使用CMOS傳輸門時大，可以實現(xiàn)正確的補(bǔ)償。
如上所述，通過將該交叉耦合型讀出放大器以及電流鏡型差動放大器的輸出節(jié)點分別預(yù)充電至電源電壓Vcc以及接地電壓Vss電平，就可以將動作開始時的電壓電平設(shè)置為一定，可以進(jìn)行正確的讀出動作。另外，通過在讀出動作開始時規(guī)定期間補(bǔ)償輸出節(jié)點，就可以防止輸出反向數(shù)據(jù)，可以進(jìn)行高速的數(shù)據(jù)讀出。圖26是展示圖6所示的輸出電路9的輸出電路的構(gòu)成的圖。在圖26中，輸出電路包含NAND電路9a，接收來自讀出放大器激活信號SE1以及電流鏡型差動放大器8e的輸出信號/SA2；NAND電路9b，接收讀出放大器驅(qū)動信號SE1和電流鏡型充電放大器8d的輸出信號SA2；倒相器9c，接收NAND電路9b的輸出信號；p溝道MOS晶體管9以及9e，在電源節(jié)點和接地節(jié)點之間相互串聯(lián)連接。將NAND電路9a的輸出信號給予p溝道MOS晶體管9d的柵，將倒相器9c的輸出信號給予n溝道MOS晶體管9e的柵。
在該圖26所示的輸出電路的構(gòu)成中，來自電流鏡型差動放大器8d以及8e的輸出信號SA2以及/SA2是CMOS電平。當(dāng)讀出放大器激活信號SE1是L電平的非激活狀態(tài)時，NAND電路9a的輸出信號變?yōu)镠電平，倒相器9c的輸出信號變?yōu)長電平，MOS晶體管9d以及9e同時處于截止?fàn)顟B(tài)，輸出節(jié)點保持高阻抗?fàn)顟B(tài)。
如果讀出動作開始，讀出放大器激活信號SE1被驅(qū)動到激活狀態(tài)，則隨著信號SA2以及/SA2生成輸出數(shù)據(jù)Dout(或DQ)。當(dāng)信號SA2是H電平時，倒相器9c的輸出信號變?yōu)镠電平，另一方面，NAND電路9a的輸出信號變?yōu)镠電平，輸出數(shù)據(jù)Dout變?yōu)長電平。相反，當(dāng)信號SA2為L電平時，倒相器9c的輸出信號變?yōu)長電平，另一方面，NAND電路9a的輸出信號變?yōu)長電平，輸出數(shù)據(jù)Dout變?yōu)殡娫措妷篤cc電平的H電平。
即使將讀出放大器激活信號SE1傳輸給數(shù)據(jù)輸出電路，在電流鏡型差動放大器的輸出節(jié)點被補(bǔ)償期間，信號SA1以及/SA2也同時為L電平，MOS晶體管9d以及9e同時為截止?fàn)顟B(tài)，在此期間保持高阻抗?fàn)顟B(tài)，防止反向數(shù)據(jù)的輸出。也可以向數(shù)據(jù)輸出電路傳輸讀出放大器補(bǔ)償結(jié)束后變?yōu)榧せ顮顟B(tài)的信號。
圖27是展示數(shù)據(jù)寫入部分構(gòu)成的圖。在圖27中，該寫入路徑包含輸入緩沖器9f，響應(yīng)內(nèi)部寫入指示信號/WEi的激活而被激活，緩沖處理來自外部的輸入數(shù)據(jù)Din；寫入驅(qū)動器8w，響應(yīng)來自與數(shù)據(jù)變化檢測信號DTD的激活相應(yīng)地在規(guī)定期間被激活的寫入脈沖發(fā)生器11a的寫入脈沖信號WB，根據(jù)來自輸入緩沖器9f的寫入數(shù)據(jù)生成互補(bǔ)寫入數(shù)據(jù)D以及/D。輸入緩沖器9f包含在輸入輸出電路9中，寫入驅(qū)動器8w包含在寫入/讀出電路8中(參照圖6)。寫入脈沖發(fā)生器11a，包含在圖6所示的寫入/讀出控制電路11中。
在圖27所示的構(gòu)成中，如果檢測出來自輸入緩沖器9f的寫入數(shù)據(jù)變化，則來自寫入脈沖發(fā)生器11a的寫入驅(qū)動脈沖WD在規(guī)定期間被驅(qū)動到H電平，寫入驅(qū)動電路8w生成互補(bǔ)寫入數(shù)據(jù)D以及/D。由此，可以防止反向數(shù)據(jù)被傳輸?shù)絻?nèi)部數(shù)據(jù)總線，可以對應(yīng)來自外部的寫入數(shù)據(jù)，確實地驅(qū)動內(nèi)部數(shù)據(jù)總線以及位線對。
在上述半導(dǎo)體存儲裝置中，對于存儲單元陣列1，設(shè)置有1個交叉耦合型讀出放大器。存儲單元陣列1在多個列單位上被分割成列組，在各列組上設(shè)置交叉耦合型讀出放大器，也可以在多個交叉耦合型讀出放大器上共同地設(shè)置電流鏡型差動放大器。這種情況下，根據(jù)列組指定信號和讀出放大器驅(qū)動信號，只激活對于選擇列組設(shè)置的交叉耦合型讀出放大器。
另外，數(shù)據(jù)的輸入輸出不是1位，可以是多位并列進(jìn)行。對于各位，設(shè)置此前所述的寫入/讀出電路，與此同時，同時選擇多位線對。
如上所述，如果按照本發(fā)明，則由于作為各位線的負(fù)載元件在動作方式中使用調(diào)整其電流驅(qū)動力的CMOS構(gòu)成的負(fù)載元件，因此，即使在低電源電壓下，也可以形成充分的位線振幅，讀出正確的數(shù)據(jù)，另外，在數(shù)據(jù)寫入時，可以防止產(chǎn)生直流電流，可以實現(xiàn)低電流消耗。
另外，通過將數(shù)據(jù)讀出的讀出放大器設(shè)置為交叉耦合型讀出放大器，就可以高速地放大微小的電位，生成互補(bǔ)信號對。通過進(jìn)一步用電流鏡型差動放大器放大該交叉耦合型讀出放大器的輸出信號，就可以正確地生成CMOS電平的信號對。
進(jìn)而，通過在讀出動作開始時在規(guī)定期間用這些讀出放大器在指定期間補(bǔ)償差動放大器的輸出節(jié)點，就可以防止輸出相反數(shù)據(jù)，可以進(jìn)行穩(wěn)定且高速的數(shù)據(jù)讀出。進(jìn)而，由于將讀出放大器以及差動放大器的輸出節(jié)點預(yù)充電至規(guī)定電壓電平，因此通常在動作開始時的電壓電平相同，并不由不穩(wěn)定的電壓電平進(jìn)行讀出動作，可以進(jìn)行正確的數(shù)據(jù)讀出動作。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，具備排列成矩陣形的多個存儲單元；多條字線，對應(yīng)于上述各行配置，每一字線連接對應(yīng)行的存儲單元；多對位線，對應(yīng)于上述各列配置，每對位線連接對應(yīng)列的存儲單元；對應(yīng)于各位線設(shè)置的，各被連接在對應(yīng)的位線和電源節(jié)點之間的多個位線負(fù)載元件，每一位線負(fù)載元件具有相互并列地連接在對應(yīng)的位線和電源節(jié)點之間的第1導(dǎo)電類型的絕緣柵場效應(yīng)晶體管和第2導(dǎo)電類型的絕緣柵場效應(yīng)晶體管；響應(yīng)數(shù)據(jù)寫入指示信號和字線激活指示信號，調(diào)整上述多個位線負(fù)載元件的各對應(yīng)的位線的負(fù)載的控制電路，該控制電路包含在數(shù)據(jù)寫入指示信號以及上述字線激活信號的激活時將上述第1以及第2導(dǎo)電類型的絕緣柵型晶體管設(shè)定在截止?fàn)顟B(tài)，并且響應(yīng)上述字線激活信號的激活將上述第1導(dǎo)電類型絕緣柵型電場效果晶體管設(shè)置成截止?fàn)顟B(tài)的裝置；讀出電路，用于在數(shù)據(jù)讀出模式時讀出被地址指定后的存儲單元的數(shù)據(jù)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，具備位線補(bǔ)償元件，對應(yīng)于上述多個位線對的各對，設(shè)置用于響應(yīng)上述字線激活信號的非激活來補(bǔ)償對應(yīng)的位線對的電位。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，上述讀出電路具備內(nèi)部讀出數(shù)據(jù)線對，傳輸上述被地址指定的存儲單元的數(shù)據(jù)；總線補(bǔ)償元件，響應(yīng)上述字線激活信號的非激活來補(bǔ)償上述內(nèi)部讀出數(shù)據(jù)線對的電位。
4.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，上述讀出電路具備內(nèi)部讀出數(shù)據(jù)線對，傳輸上述被地址指定的存儲單元的數(shù)據(jù)；預(yù)充電元件，響應(yīng)上述字線激活信號的非激活將上述內(nèi)部讀出數(shù)據(jù)線對預(yù)充電到規(guī)定電位電平。
5.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，上述讀出電路具備內(nèi)部讀數(shù)據(jù)線對，在數(shù)據(jù)讀出時傳輸被地址指定的存儲單元的數(shù)據(jù)；交叉耦合型讀出放大器，與上述內(nèi)部讀數(shù)據(jù)線對耦合，響應(yīng)讀出放大器激活信號，差動放大上述內(nèi)部讀數(shù)據(jù)線對并在該輸出節(jié)點上生成互補(bǔ)信號，該交叉耦合型讀出放大器具備一對被交叉耦合的上述第1導(dǎo)電類型的絕緣柵場效應(yīng)晶體管。
6.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中上述交叉耦合型讀出放大器具備比較級，比較上述內(nèi)部讀數(shù)據(jù)線對的電位；被交叉耦合的絕緣柵場效應(yīng)晶體管對，被耦合在上述電源節(jié)點和上述比較級之間，將上述比較級的輸出放大并輸出到一對輸出節(jié)點；拉起元件，將上述輸出節(jié)點對的電位拉起至上述電源節(jié)點的電壓電平。
7.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中，上述交叉耦合型讀出放大器還包含響應(yīng)上述讀出放大器激活信號的非激活，將上述交叉耦合型讀出放大器的輸出節(jié)點對驅(qū)動到上述電源節(jié)點的電壓電平的驅(qū)動元件。
8.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中，上述交叉耦合型讀出放大器還包含響應(yīng)上述讀出放大器激活信號的激活，在規(guī)定期間將上述交叉耦合型讀出放大器的輸出節(jié)點對電短路的讀出補(bǔ)償元件。
9.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中，上述讀出電路還具備1對電流鏡型差動放大器，對應(yīng)于上述交叉耦合型讀出放大器的輸出節(jié)點對設(shè)置，差動地放大上述輸出節(jié)點對的電位，該電流鏡型差動放大器對，響應(yīng)上述讀出放大器激活信號的激活相互互補(bǔ)地差動放大上述交叉耦合型讀出放大器的輸出節(jié)點對的電位。
10.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中，上述讀出電路還具備輸出預(yù)充電元件，其響應(yīng)上述讀出放大器激活信號的非激活，將上述電流鏡型放大器對的各電流鏡型差動放大器的輸出節(jié)點預(yù)充電至與上述電源節(jié)點的電壓電平不同的電壓電平。
11.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中，上述讀出電路還包含響應(yīng)上述讀出放大器激活信號的激活，在規(guī)定期間補(bǔ)償上述電流鏡型差動放大器對的輸出節(jié)點的電位的元件。
12.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，各上述位線負(fù)載元件的第2導(dǎo)電類型的場效應(yīng)晶體管的電流驅(qū)動能力，比上述第1導(dǎo)電類型的場效應(yīng)晶體管的電流驅(qū)動能力還小。
13.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，各上述存儲單元是包含被交叉耦合的晶體管對作為存儲元件的靜態(tài)型存儲單元。
14.如權(quán)利要求11所述的半導(dǎo)體存儲裝置，上述補(bǔ)償元件具備CMOS傳輸門，其響應(yīng)上述讀出放大器激活信號的激活，在規(guī)定期間變?yōu)閷?dǎo)通狀態(tài)。
15.如權(quán)利要求8所述的半導(dǎo)體存儲裝置，上述讀出補(bǔ)償元件，具備上述第2導(dǎo)電類型的絕緣柵場效應(yīng)晶體管。
全文摘要
在數(shù)據(jù)讀出時減小位線振幅的位線負(fù)載元件,使用并聯(lián)連接的p溝道MOS晶體管和n溝道MOS晶體管。在將字線驅(qū)動到選擇狀態(tài)時,將p溝道MOS晶體管保持在截止?fàn)顟B(tài)。在數(shù)據(jù)寫入時,將n溝道MOS晶體管以及p溝道MOS晶體管同時被驅(qū)動至截止?fàn)顟B(tài)。即使在低電源電壓下,也不受位線負(fù)載元件尺寸的影響而可以產(chǎn)生充分大的位線振幅。另外,通過在數(shù)據(jù)寫入時將位線負(fù)載元件設(shè)定在非激活狀態(tài),就可以防止數(shù)據(jù)寫入時產(chǎn)生直流電流。
文檔編號G11C7/00GK1230750SQ98106128
公開日1999年10月6日 申請日期1998年4月1日 優(yōu)先權(quán)日1998年4月1日
發(fā)明者山下正之, 川村栄喜 申請人:三菱電機(jī)株式會社