專利名稱：：虛地結構的矩陣存儲器的制作方法在ROM結構中，通過真實的存儲單元的尺寸和通過引線到存儲單元的所需空間確定存儲單元區(qū)域的所需面積，存儲單元可以被制成掩膜程序化的晶體管，浮動門單元或者相似的。為了在預先確定單元尺寸的情況下，每個芯片晶面獲得增加的存儲容量，必須降低引線的所需面積。通過單元區(qū)域的所謂虛地結構來實現(xiàn)這個情況，正例如在B.Eitanetal的發(fā)表中，在IEEEElectronDeviceLetters12中，450～452頁(1991)；在IEDM91中的311～314頁(1991)，和在1993年VLSITSA中336～338頁(1993)描述的。根據(jù)諸如在附圖6a介紹的示意圖中的這種編排，存儲晶體管的源極和漏極端位于共同使用的位線(BLn)上。在與圖6b的示意圖相符合的常規(guī)編排中，漏極端位于一個位線上，而源極端位于接地地線上。除其他因素外，讀過程的速度主要是通過在存儲單元區(qū)域的內(nèi)部實現(xiàn)控制，并且它確定標準的時間常數(shù)。閱讀存取的持續(xù)時間是重要參數(shù)之一，它描述一個存儲器的品質(zhì)。為了提高讀速度，到目前為止主要采取這樣的措施，即，降低存儲單元的寄生電容和電阻，或者提高存儲晶體管的電流驅(qū)動能力。本發(fā)明的任務是，給出一個矩陣存儲器，它在原理上能實現(xiàn)縮短讀過程的持續(xù)時間。此任務通過具有權利要求1特征的矩陣存儲器解決。其它的布置由從屬權利要求得出。在按照本發(fā)明的矩陣存儲器中，預先規(guī)定一個讀出線路，它可能在一個讀過程期間，通過一個位線同時分析二個相鄰存儲單元的信息內(nèi)容。與此同時通過這個位線，讀出被選擇字線上的二個相關存儲單元的共同節(jié)點。這個存儲單元如此設計，以致在選擇了附屬字線的情況下，根據(jù)情況，無論存儲在單元中的是邏輯“0”還“1”，這個存儲單元都被接入。哪一個狀態(tài)理解為“0”或“1”，這在原則上是可自由決定的。在下面的說明中和在權利要求中，在加上合適的電位情況下，通過附屬字線被接入的單元賦予信息“0”。在原理上，一個這樣的單元通過一個可以控制的電阻得出，正如通過一個場效應晶體管實現(xiàn)這個電阻，如果在第三端口上加上一個適合的電位，這個電阻值大范圍地降低，則在這個電阻第一端口和第二端口之間的一個現(xiàn)存的電位差得到平衡。如果在一個單元內(nèi)，不存在這樣的電阻，或者這個電阻的值沒有或沒有大范圍地降低，則至少在預先規(guī)定用于讀過程的持續(xù)時間保持期間，在第一端口和第二端口上存在的電位差保持不變。此單元的這個信息相當于預先分配在此的一個“1”。如果一個預先規(guī)定用于讀出的位線和兩個在同一單元內(nèi)相鄰的這樣電阻的第一端口相連接，并且這些電阻的每個第二端口位于兩個彼此不同電壓的某一個上，那么在選擇連接到這二個電阻的字線情況下，按為此而存在的信息，獲得位線上的有區(qū)別的合成電位。因此，通過這個位線上當時的電位同時給出二個存儲單元的信息。下面借助附圖1至6詳細說明本發(fā)明的矩陣存儲器的結構和工作原理。圖1示出了一個被選擇的實施例的示意圖，圖2和3示出了用于確定線路中產(chǎn)生電壓的圖表，圖4和5以示意圖形式示出了分析電路，圖6a和6b示出了在開頭時說明的技術情況的編排。在圖1的存儲單元編排中，編排的列是從左到右上升編號的，編排的行是從上到下上升編號的。此外，一個這樣的編排可以在存儲單元區(qū)域一個任意面上，以一個任意數(shù)字開始。用Zn，k的形式標明存儲單元，同時，第一個下標(n)標明列的號碼或者一個相鄰的位線BLn，第二個下標(k)標明行的號碼或者一個相鄰的字線WLk。在一行中的相鄰存儲單元Zn，k和Zn+1，k的信息應當通過共同位線BLn讀出。如果不存在存儲晶體管，或者存在的場效應晶體管具有一個非常高的、通過電路的工作電位(此處為正)VDD而導通的閾值電壓，那么存儲單元的信息應當相應于邏輯“1”。如果完全存在場效應晶體管，或者用區(qū)別于其它晶體管的形式表明一個低的閾值電壓，那么存儲單元的信息應當相應于邏輯“0”。第一種上述的可能性涉及例如掩膜程序化的ROM，第二種可能性涉及例如EPROM和掩膜程序化的ROM的變化類型。在圖1示出的實施例中，實現(xiàn)的總是第二種可能性。存儲單元Zn，k的信息內(nèi)容在下面用二元變量Zn，k表明，它具有0或1的值。在被描述的實施例中，借助一個高的電位代表“1”，這個電位在這里和全部線路的正工作電位VDD是相等的。借助一個低電位代表“0”，這個電位在這里和全部線路的接地地線電位是相等的。當為確定n和確定k讀出圖1中編輯的存儲單元Zn，k和Zn+1，k的信息內(nèi)容時，它傳出電位Vpc上共同的位線BLn給這些單元。在使用n溝道MOS場效應晶體管的情況下，在這些單元中，這個電位Vpc是漏極電位。適合于這個電位的某一值由讀過程的以下說明給出。在很多種情況中，這個電位Vpc選擇與正的工作電位VDD相同是實用的。對于位線來說，預先規(guī)定開關Sn，通過它位線以它的順序可以輪流和電位Vpc相連接，或者根據(jù)時間上的變化可以和二個不同的低電位之一相連接，這里用Vvm和Vgnd標明。在傳呼位線BLn(確定n)的情況下，接通開關Sn，pc，所有其余開關Sn+2m，pc，其中m為非0整數(shù)，是打開的。為了傳遞用于分析的讀出信息而預先規(guī)定的開關Sn+2m，read同樣是打開的，其中m為整數(shù)。在單元Zn，k中的晶體管的源極端口，通過開關Sn-1，gnd和位線BLn-1與電位Vgnd相連接；在單元Zn+1，k中的晶體管的源極端口通過開關Sn+1，vm和位線BLn+1與電位Vvm相連接。其余的開關Sm+1+2m,gnd，其中m為非-1的整數(shù)，和其余的開關Sn+1+2m，vm，其中m為非0整數(shù)，例如是打開的。根據(jù)盡可能簡單的控制存儲單元區(qū)域的算法和根據(jù)損耗功率的對比，正如圖1中所介紹的，所位線BLn-1-2m，其中m＝0，1，2，3，4…，通過開關Sn-1-2m，gnd與Vgnd相連接，其中m＝0，1，2，3，4，…；并且所有位線BLn+1+2m，其中m＝0，1，2，3，4，…，通過開關Sn+1+2m，vm，與Vvm相連接，其中m＝0，1，2，3，4，…這是合理的。對于讀出單元Zn，k和Zn+1，k來說，這些單元的晶體管的源極端口與Vgnd或與Vvm相連接可是很重要的，同時，這些電位是可以交換的。電位Vvm主要位于Vgnd和VDD之間。優(yōu)先給出值Vvm＝Vgnd+α(VDD-Vgnd)，其中α最小為0.3，最高為0.6。這個電位Vvm比用于傳呼位線而存在的電位Vpc低。預先確定開關S’k，gnd和Sk，vwL，通過它位線WLK總是可以和電位Vgnd或電位VWL相連接。在傳呼位線Bln期間，例如接通所有開關S’k，gnd，并且打開所有開關S’k，vwl，以致所有字線處于地電位Vgnd。在傳呼位線后，通過確定的被讀出單元的k打開開關Sn，pc和S’k，gnd，通過確定的被讀出單元的n接通開關Sn，read，通過確定的被讀出單元的k接通開關S’k，vwl。因此，在被讀出的存儲單元中晶體管的柵極端口位于電位Vwl，它主要是與工作電位VDD(這里是正的)相等。為了使具有一個“0”單元中的晶體管導通，至少以相關晶體管的閾值電壓的間隔從二個電位Vgnd和Vvm中清除電位VWL，(這里VWL＞Vvm+Vth，0，其中Vth，0是閾值電壓，它代表一個邏輯“0”)。根據(jù)實際情況，在單元Zn，k和Zn+1，k中是否存在晶體管或者晶體管是否具有一個低的閾值電壓，在位線BLn上置入一個確定的電位。對于這個電位來說，按情況Zn，k和Zn+1，k是否為0或1，有四種不同的值VBL(Zn，k，Zn+1，k)。a)如果Zn，k＝Zn+1，k＝1，BLn保持電位為Vpc，也就是VBL(1，1)＝Vpc。在兩個單元Zn，k和Zn+1，k中不存在導通的晶體管(在源極和漏極間)，在位線BLn和位線BLn-1或位線BLn和位線Bln+1之間可以不進行電位差的補償。b)如果Zn，k＝0并且Zn+1，k＝1，單元Zn，k的晶體管導通，位線BLn直接轉接到位于單元Zn，k中晶體管源極端口的電位Vgnd上，也就是VBL(0，1)＝Vgnd，c)如果Zn，k＝1并且Zn+1，k＝0，單元Zn+1，k中的晶體管導通，位線BLn直接轉接到電位Vvm上，Vvm接在單元Zn+1，k＝中的晶體管的源極上，也就是VBL(1，0)＝Vvm。d)如果Zn，k＝0并且Zn+1，k＝0，兩個單元Zn，k和Zn+1，k中的晶體管全都導通，位線BLn直接轉接到電位VBL(0，0)上，它在下面和在權利要求中被稱作為中間電位。這個中間電位通過以下方式得到，即，導通的晶體管在相鄰單元中形成一個分壓器，這樣在晶體管之間存在一個介于Vvm和Vgnd之間的一個電位。這個中間電位不正在Vvm和Vgnd之間的中間，而是大約在0.5(Vvm+Vgnd)以下，因為這個晶體管，在它的源極端口存在一個較高電位，(在本例中，Zn+1，k單元中晶體管上的電位是Vvm)，與其它晶體管相比，用一個較低的柵極--源極電壓即可運作這個晶體管，并且因此具有一個稍微大一點的電阻。對于這個描述的實施例來說，在圖2中，這個中間電位VBL(0，0)＝Vgnd+β(Vvm-Vgnd)是作為函數(shù)Vvm(＝Vgnd+α(VDD-Vgnd))，或者作為在圖表中描述的VDD＝VWL＝Vgnd+5V的α函數(shù)，并且二個晶體管具有溝道長度為0.8μm，氧化膜厚度tox＝20nm(技術參數(shù)0.8μm5VCMOS方法，tox＝20nm)。圖3指示的是系數(shù)β作為Vvm(＝Vgnd+α(VDD-Vgnd))的函數(shù)，或在一個圖表中作為α的函數(shù)。對于在0.3和0.6之間的α來說，β大約介于0.3和0.45之間。在這個實施例中也優(yōu)先給出VBL(0，0)＝Vgnd+β(Vvm-Vgnd)，其中β在0.3和0.45之間，VBL(1，0)＝Vvm，VBL(0，1)＝Vgnd，VBL(1，1)＝Vpc。稍微一般的(在使用n溝道場效應晶體管時，并且這里做好“0”和“1”的配合)給出。VBL(0，1)＜VBL(0，0)＜VBL(1，0)＜VBL(1，1)或者在其它的電位選擇情況下，VBL(1，0)＜VBL(0，0)＜VBL(0，1)＜VBL(1，1)。在實現(xiàn)對連接在讀出位線上電位VBL計算的瞬間，通過其它的開關Sn，read，這個位線與一個分析電路AWS的輸入端正相連接，分析電路的任務是把電位值轉換成輸出端Ai，j＝1，2，上的二進制的2位信號。在把電位VWL加在一個晶體管的柵極端口上時，一個較小的柵極--源極電壓(VWL-VVM)和一個較小漏極-源極電壓(Vpc-Vvm)，或者一個較大的柵極-源極電壓(Vpc-Vgnd)和一個較大的漏極-源極電壓(Vpc-Vgnd)從列到列交替地連接到晶體管上。因此，在使用同種晶體管的情況下，在一個較高的柵極-源級電壓和這里的較低電阻的情況下，實現(xiàn)較大電位差的平衡。因此，通過在每一個鄰接的列中的一個導通的晶體管，大約同樣快地實現(xiàn)對總是用于讀出兩個單元而選擇的位線的傳呼。如果為了大程度的優(yōu)化，使晶體管適應于附加的不同的被使用的電位，這可以置入具有稍微不同性能的特別是不同的閾值電壓，以列方式交替的場效應晶體管。為了在加電位Vwl于柵極端口上，使具有一個邏輯“0”單元中的晶體管導通，于是在讀取時總是把一個某種預先確定的電位(在本例中為Vgnd或Vvm)加到一個成偶數(shù)編號的列中的晶體管的源極端口上，它的值是足夠低的。為了在加電位Vwl于相適應的柵極端口上時，使具有一個邏輯“0”單元中的晶體管導通，總是把一個某種其它預先確定的電位(在本例中是Vvm或Vgnd)加到一個非偶數(shù)編號的單元中的晶體管的源極端口上，它的值是足夠低的。P溝道場效應晶體管可以代替n溝道場效應晶體管使用。于是憑借一個低電位傳呼預先規(guī)定于讀出單元的位線。加在源極端器上的電位按列的方式輪流改變，并且至少每隔比控制電壓高的閾值電壓來選擇一個行。在此合適的說明和權利要求中標記的定義也在更換閾值電壓符號時起作用。原則上它取決于在單元中(至少在那些具有一個“0”)，存在可控制的電阻。假如把具有一個某種值或具有一個某種間隔值的電位連接在這個電阻的第三連接端上，這個電阻能使足夠的電流流過第一連接端和第二連接端之間。否則這個電阻減小或切斷流過的電流。也許在場效應晶體管的情況中，也必須顧及在可控制電阻的第三連接端和二個其它連接端中的一個連接端之間的電位差。如果置入單元中的可控制電阻具有下面的性質(zhì)它才合適對列進行編號(從左到右升序或降序，并且以任意數(shù)字開始)所有的這些排列在成偶數(shù)編號列中的電阻總是按列編排得到的，以致當在一個這樣電阻的第一端口上加上一個第一級預先確定的電位，在它的第二端口上加上一個第二級預先確定的電位，在它的第三端口上加上一個第三級預先確定的電位時，在這個第一和這個第二端口之間的這個電阻是如此低，以致在一個預先規(guī)定用于讀過程的時間內(nèi)，進行平衡在這個第一和這個第二端口之間的電位差；并且以致當在這個第一端口上這個第一級預先確定的電位，在這個第二端口上切上這個第二級預先確定的電位并且在這個第三端上加上一個第四級預先確定的電位時，在這個第一和這個第二端口之間的這個電阻是如此高，以致在基本上保持這個預先規(guī)定用于讀過程的時間時，在這個第一端口和這個第二端口之間的電位差保持不變；并且所有這些排列在非偶數(shù)編號列中的電阻總是按列編排得到，以致當在一個這樣電阻的第一端口上加上這個第一級預先確定的電位，在它的第二端口上加上一個不同于這個第二級預先確定的電位的第五級預先確定的電位，并且在它的第三端口上加上這個第三級預先確定的電位時，在這個第一和這個第二端口之間的這個電阻是如此低，以致在一個預先規(guī)定用于讀過程的時間內(nèi)進行平衡在這個第一和這個第二端之間的電位差，并且當在這個第一端口上加上這個第一級預先確定的電位，在這個第二端口上加上這個第五級預先確定的電位并且在這個第三端口上加上這個第四級預先確定的電位時，在這個第一和這個第二端口之間的電阻是如此高，以致在基本上保持這個預先規(guī)定用于讀過程的時間時，在這個第一端口和第二端口之間的電位差保持不變。在圖1的實施例中，僅僅預先規(guī)定每個用于讀出的第二位線是可能的。開關可以代替讀出如此建立，以致基本上可以選出每個用于讀出兩個鄰接單元而存在的位線，也就是說，可以通過第一級預先規(guī)定的電位(本例中為Vpc)傳呼每個用于讀出兩個鄰接單元而存在的位線。此后，把為此而相鄰的位線置于第二級電位上(本例中為Vgnd)，或置于第五級電位上(本例中為Vvm)。這當然假設為了在雙向中使在第一和第二端口之間的所述工作原理成為可能，這個可控制的電阻是十分對稱的。在圖4和圖5中，以簡圖形式描述了電路，通過它可以構造分析電路。為了把讀出過程的結果轉換成可以繼續(xù)處理的邏輯信號，這個結果作為電位存在于為讀出而選擇的位線上，例如可以按圖4置入三個比較電路K1，K2，K3。這個電路首先提供一個3位信號。在這個電路中，這個比較電路的所有非反向輸入端互相連接在一起。這個電路節(jié)點形成分析電路AWS的輸入端E(參見圖1)，并且通過數(shù)據(jù)線和所有其它的開關Sn，read相連接。比較電路的反向輸入端置于參考電位Vref，1，Vref，2，Vref，3上。這樣選擇參考電位，把二個連續(xù)的由讀過程而產(chǎn)生的電位中的每一個置于相關的位線上，也就是說。VBL(0，1)＜Vref，1＜VBL(0，0)＜Vref，2＜VBL(1，0)＜Vref，3＜VBL(1，1)或在其它的電位選擇情況下VBL(1，0)＜Vref，1＜VBL(0，0)＜Vref，2＜VBL(0，1)＜Vref，3＜VBL(1，1)。在本例中，用VBL(0，0)＝Vgnd+β(Vvm-Vgnd)(β在0.3和0.45之間)，VBL(1，0)＝Vvm，VBL(0，1)＝Vgnd和VBL(1，1)＝Vpc選擇例如首先實現(xiàn)的Vref，1，Vref,2，Vref，3Vref，1≈Vgnd+0，5β(Vvm-Vgnd)≤Vgnd+0，225(Vvm-Vgnd)，Vref，2≈Vgnd+β(Vvm-Vgnd)+0，5(Vvm-Vgnd-β(Vvm-Vgnd))＝Vgnd+0.5(1+β)(Vvn-Vgnd)≤Vgnd+0.725(Vvm-Vgnd)，Vref，3≈Vgnd+1.25(Vvm-Vgnd)≤Vgnd+0.75(VDD-Vgnd).根據(jù)這個方法，參考電位Vref，1和Vref，2總是準確位于VBL(0，1)值和VBL(0，0)之間，或位于VBL(0，0)值和VBL(1，0)值之間。在選擇Vref，3時，假設滿足條件Vpc＞Vgnd+1.2(Vvm-Vgnd)。首先Vpc＞Vgnd+1.5(Vvm-Vgnd)，伴隨條件是Vpc＝VDD并且Vvm＝Vgnd+α(VDD-Vgnd)，其中α最小為0.3，最高為0.6。如果在其它輸出時，在選擇傳呼電位Vpc＜VDD的情況下或者在選擇因數(shù)α情況下，在給出范圍外可能產(chǎn)生的條件下能滿足，那么在每一種情況中，Vref，3首先準確位于VBL(0，1)和VBL(1，0)的較大值和VBL(1，1)值之間。作為例子，對于Vpc＝VDD＝Vgnd+5V和α＝0.5的情況得出Vvm＝Vgnd+2.5V，和β＝0.36由此得出VBL(0，1)＝Vgnd，VBL(0，0)＝Vgnd+0.9V，VBL(1，0)＝Vgnd+2.5V和VBL(1，1)＝Vgnd+5V以及Vref，1＝Vgnd+0.45V，Vref，2＝Vgnd+1.7V和Vref，3＝Vgnd+3.75V。在按照圖4的電路的輸出端B1，B2，B3上，依靠分配給單元Zn，k和Zn+1，k的二元變量Zn，k和Zn+1，k得出下表中的輸出二進值B1，B2，B3(與一個低或高的電位相對應)。</tables>從這個表中可以直接讀出單元信息內(nèi)容的邏輯表達式圖5指出的是對按照圖4電路的擴展，它在輸出端A1和A2上提供具有單元Zn，k的信息內(nèi)容(在A2輸出端上)和單元Zn+1，k的信息內(nèi)容(在A1輸出端上)的2位信號。就此而言，借助門電路產(chǎn)生與預先規(guī)定的表達式相適應的Zn，k和Zn+1，k的邏輯關系式。比較電路K3與圖4的電路相比，非反向連接端和反向連接端互換。因此，在這個比較器K3的輸入端上，也就是在“與非”門電路NAND1的兩個輸入端中的一個輸入端上，直接存在所使用的必要信號B3。借助“與”門電路AND1，通過信號B1和B2的一個“與”邏輯連接實現(xiàn)Zn，k。聯(lián)系按照本發(fā)明的矩陣存儲的前述實施例，讀過程是這樣描述的，當通過電位Vpc終止傳呼位線的過程時，也就是當開關Sn，pc打開或其它開關Sn，read閉合時，首先通過閉合開關S’k，VWL，于是把電位Vwl加到被選出的字線上。代替以上動作，當把電位Vpc加到被選出的位線上時，于是電位Vwl也已經(jīng)被加到被選出的字線上。這就變?yōu)檫@個結果，如果至少存在一個包含邏輯“0”的單元鄰接于被選出單元的位線，則位線沒有全部被加電。因此，這種情況下，在終止傳呼位線后將發(fā)生的放開位線的過程需要一個較短暫的時間。全部的讀過程也在較短時間內(nèi)進行，因為在這種情況下，很快獲得在被選出用于讀出的位線上的能夠求得的電位值(電平)。在傳呼被選出的位線期間，分析電路AWS的輸入端E可能已經(jīng)與這個位線相連接。符合本發(fā)明的矩陣存儲器的和附屬讀過程的其它可行變形由原則上的工作原理得出，正如依本例所介紹的。權利要求1.具有按行和列排列的存儲單元(Zn，k)的矩陣存儲器，其中，這個存儲單元被預先規(guī)定用于存儲一個邏輯“0”或“1”，其中，具有一個第一，一個第二和一個第三端口的可變導電電阻被排列在每一個存儲一個邏輯“0”的這個存儲單元中，其中，所有的這些排列在成偶數(shù)編號列中的電阻總是按列排列得到，以致當在這個第一端口上加上一個第一級預先確定的電位(Vpc)，在這個第二端口上加上一個第二級預先確定的電位(Vgnd)和在這個第三端口上加上一個第三級預先確定的電位(VWL)時，在第一端口和第二端口之間的這個電阻是如此低，以致在一個預先規(guī)定用于讀過程的時間內(nèi)，進行平衡在這個第一和這個第二端口之間的電位差，并且以致當在這個第一端口上加上這個第一級預先規(guī)定的電位在這個第二端口上加上這個第二級預先規(guī)定的電位和在這個第三端口上加上一個第四級預先規(guī)定的電位(Vgnd)時，在第一和第二端口之間的這個電阻是如此高，以致基本上在保持這個預先規(guī)定用于讀過程的時間時，在這個第一端口和這個第二端口之間的電位差保持不變；并且所有這些排列在非偶數(shù)編號列中的電阻總是按列編號得到，以致當在這個第一端口上加上這個第一級預先確定的電位，在這個第二端口上加上一個不同于這個第二級預先確定的電位的第五級預先確定的電位(Vvm)和在這個第三端口上加上這個第三級預先規(guī)定的電位時，在這個第一和這個第二端口之間的這個電阻是如此低，以致在一個預先規(guī)定用于讀過程的時間內(nèi)，進行平衡在這個第一和這個第二端口之間的電位差，并且當在這個第一端口上加上這個第一級預先確定的電位，在這個第二端口上加上這個第五級預先確定的電位和在這個第三端口上加上這個第四級預先確定的電位時，在這個第一和這個第二端口之間的這個電阻是如此高，以致基本上在保持這個預先規(guī)定用于讀過程的時間時，在這個第一端口和第二端口之間的電位差保持不變。其中存在位線(BLn)，它總是只與所有這些電阻的第一端口電導通地連接在一起，或者都是只與所有這些電阻的第二端口電導通地連接在一起，這些電阻排列在這些列的某一列中，其中，在每一個由一個非偶數(shù)編號列和一個接下來的成偶數(shù)編號列所組成的對上，這些位線之一與這樣電阻的所有第一端口連接在一起，這些電阻被排列在這對的列中，在每一個由一個成偶數(shù)編號列和一個接下來的非偶數(shù)編號列所組成的對上，這些位線之一與這樣電阻的所有第二端口連接在一起，這些電阻被排列在這對的列中，其中，存在字線(WLK)，它總是與這樣電阻的第三端口電導通地連接在一起，這個電阻被排列在這樣單元的某一單元中，其中，預先規(guī)定了開關(Sn，pc，Sn，gnd，Sn，vm)，通過它位線與這個第一級、這個第二級和這個第五級預先確定的電位(Vpc，Vgnd，Vvm)是可以如此連接的，即在每一個由一個非偶數(shù)編號列和一個接下來的成偶數(shù)編號列所組成的對上，這個第一級預先確定的電位可以被加到這些電阻的第一端口上，這些電阻被排列在這對的列中，這個第二級預先確定的電位可以被加到這些電阻的第二端口上，這些電阻被排列在這對的成偶數(shù)編號的列中，這個第五級預先確定的電位可以被加到這些電阻的第二端口上，這些電阻被排列在這對的非偶數(shù)編號的列中，其中，預先規(guī)定了開關(S′k，vwl，S′k，gnd)，通過它這些位線可以和這個第四級預先確定的電位相連接，并且通過它這些位線中的一個可以和這個第三級預先確定的電位相連接，其中，預先規(guī)定了其它開關(Sn，read)，通過它一個位線總可以和一個分析電路(AWS)相連接，這個位線與一部分這些電阻的第一端口連接在一起。2.按照權利要求1的矩陣存儲器，其中，電阻是場效應晶體管，它的漏極端口是第一端口，它的源極端口是第二端口，它的柵極端口為第三端口。3.按照權利要求2的矩陣存儲器，其中，場效應晶體管是n溝道MOS場效應晶體管，并且第三級預先規(guī)定的電位至少以排列在成偶數(shù)編號列中的場效應晶體管的最大閾值電壓的間隔高出第二級預先確定的電位，并且它至少以排列在非偶數(shù)編號列中的場效應晶體管的最大閾值電壓的間隔高出第五級預先確定的電位。4.按照權利要求2的矩陣存儲器，其中，場效應晶體管是P溝道MOS場效應晶體管，并且，第三級預先確定的電位至少以排列在成偶數(shù)編號列中的場效應晶體管的最大閾值電壓的間隔低于第二級預先確定的電位，并且至少以排列在非偶數(shù)編號列中的場效應晶體管的最大閾值電壓的間隔低于第五級預先確定的電位。5.按照權利要求1至4之一的矩陣存儲器，其中，第二級和第四級預先確定的電位，或者第五級和第四級預先確定的電位是與地電位相等的。6.按照權利要求5的矩陣存儲器，其中，在第二級和第五級預先確定的電位中間的電位差值，最低0.3倍、最高0.6倍于在第一級和第二級預先確定的電位中的較大電位差值和在第一級和第五級預先規(guī)定電位中的較大的電位差值。7.按照權利要求1至6之一的矩陣存儲器，其中，分析電路(AWS)包含三個比較電路(K1，K2，K3)，其中，第一個比較電路(K1)的輸入端和一個第一參考電位(Vref，1)相連接，第二個比較電路(K2)的輸入端和一個第二參考電位(Vref，2)相連接，第三個比較電路(K3)的輸入端和一個第三參考電位(Vref，3)相連接，其中，這些比較電路的各個其它輸入端相互電導通地連接在一起，并且和另外的開關(Sn，read)電導通地連接，其中，如果第二級預先確定的電位位于在這個成偶數(shù)編號列中的電阻的第二端口上，第五級預先確定的電位位于在這個非偶數(shù)編號列中的電阻的第二端口上，并且第三級預先確定的電位位于這些電阻每次至少一個這樣電阻的第三端口上，這些電阻被排列在這個成偶數(shù)編號的列中，并且第三級預先確定的電位位于這些電阻每次至少一個這樣電阻的第三端口上，這些電阻被排列在非偶數(shù)編號的列中，那么位于在電阻的相互連接在一起的第一端口上的這個第一參考電位處在第二級電位和這個中間電位的之間，這些電阻是在一個非偶數(shù)編號列和接下來成偶數(shù)編號列之內(nèi)，其中，這個第二參考電位處于第五級預先確定的電位和這個中間電位的中間，其中，這個第三參考電位處于第一級預先確定的電位和第二級預先確定的電位中間，并且處于第一級預先確定電位和第五級預先確定的電位中間。8.按照權利要求7的矩陣存儲器，其中，預先規(guī)定了邏輯門電路，它的輸入端和比較電路(K1，K2，K3)的輸出端是如此連接的，在這個門電路的輸出端上實現(xiàn)了用低或高電平代表的二個同時被讀出存儲單元中某一個單元的內(nèi)容。9.按照權利要求8的矩陣存儲器，其中，第一比較電路(K1)的反向輸入端和第一參考電位(Vref，1)相連接，其中，第二比較電路(K2)的反向輸入端和第二參考電位(Vref，2)相連接，其中，第三比較電路(K3)的非反向輸入端和第三參考電位(Vref，3)相連接，其中，邏輯門電路是一個“與”門電路(AND1)和一個“與非”門電路(NAND1)，其中，第一和第二比較電路的輸出端和這個“與”門電路的某一個輸入端相連接，其中，這樣的比較電路的輸出端和這個“與非”門電路的輸入端相連接，其中的這些比較電路的輸入端是與最低的和最高的參考電位相連接的。全文摘要具有改善的虛地結構和分析電路的矩陣存儲器,在讀過程中,可以從中通過位線同時讀出二個相鄰的存儲單元(Z文檔編號G11C17/12GK1175775SQ97115480公開日1998年3月11日申請日期1997年7月31日優(yōu)先權日1996年8月1日發(fā)明者R·特韋斯,P·W·巴瑟,M·波爾夫,D·施密特－蘭德西德爾申請人:西門子公司