專利名稱：帶應(yīng)力電路的半導(dǎo)體集成電路及其應(yīng)力電壓的供給方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別涉及到用以保證器件可靠性的帶應(yīng)力電路(stress circuit)的半導(dǎo)體集成電路及其應(yīng)力電壓的供給方法。
隨著半導(dǎo)體集成電路的集成度的提高，在平面上和垂直方向都要求縮小，特別是對(duì)要存儲(chǔ)數(shù)據(jù)的單元的構(gòu)造，由于微細(xì)的圖形，嚴(yán)重的臺(tái)階高度差等工藝上的復(fù)雜要求，因而有進(jìn)一步重視保證其可靠性的傾向。在半導(dǎo)體集成電路中，例如在動(dòng)態(tài)RAM、靜態(tài)RAM這樣的半導(dǎo)體存儲(chǔ)器的場合，為了在芯片封裝工序前后檢查內(nèi)部電路的可靠性，要進(jìn)行老化試驗(yàn)(Burn-In test)。這里，為了進(jìn)行老化試驗(yàn)，必須配置用以供給應(yīng)力電壓的應(yīng)力電路，通常已知此應(yīng)力電路必須配置在試驗(yàn)設(shè)備上。此老化試驗(yàn)是用來試驗(yàn)檢測(cè)出裝在同一芯片內(nèi)存儲(chǔ)單元的缺陷或存儲(chǔ)單元的強(qiáng)度，通過將外部供給電源或比其高的高電壓長時(shí)間地加到多存儲(chǔ)單元以檢查其是否良好。實(shí)際上，此老化試驗(yàn)是所有半導(dǎo)體制造商在使用的技術(shù)，還在為實(shí)施更高效率的老化試驗(yàn)而進(jìn)行多方面的努力。
一方面，在半導(dǎo)體存儲(chǔ)裝置中，隨著集成度的增加，試驗(yàn)時(shí)間也與其成比例地增加。半導(dǎo)體存儲(chǔ)裝置的初始階段，即在有1M(mega2020)級(jí)以下的集成度的半導(dǎo)體存儲(chǔ)裝置中，因在加工完成全體芯片所需要的時(shí)間中，試驗(yàn)時(shí)間所占的比重較小，所以未形成大問題，而在64M級(jí)，256M級(jí)以上的半導(dǎo)體存儲(chǔ)裝置中，由于隨著工業(yè)的進(jìn)步存儲(chǔ)單元數(shù)增加，試驗(yàn)時(shí)間所占比重相對(duì)地大大增加，成為芯片制造時(shí)間增加的主要因素。這就使產(chǎn)品價(jià)格提高，產(chǎn)品制造周期延長。
1992年6月2日出版的Mitsuru Shimizu等人的5，119，337號(hào)美國專利(發(fā)明名稱Semiconductor Mermory Device Having Burn-In Test Function)公開了在封裝狀態(tài)下對(duì)動(dòng)態(tài)RAM進(jìn)行老化試驗(yàn)時(shí)，通過檢測(cè)它，將供給字線的電壓電平充分地提高，使檢測(cè)多存儲(chǔ)單元是否良好的可靠性提高的技術(shù)。此專利中所公開的技術(shù)有使芯片在封裝狀態(tài)下其試驗(yàn)可靠性提高的優(yōu)點(diǎn)。
另一方面，封裝狀態(tài)試驗(yàn)芯片的方法中，如所周知，是使用將數(shù)百或數(shù)千個(gè)封裝元件在高溫，高電壓(例如電源電壓VCC＝7V以上，溫度＝約125℃)下施加加速應(yīng)力的方法。在這樣的試驗(yàn)條件下，能鑒別單元中的柵氧化膜、電容器氧化膜、金屬橋(metal bridge)及多橋這樣的微小缺陷(micro(μ)defect)。進(jìn)行這樣的應(yīng)力試驗(yàn)時(shí)，在說明芯片內(nèi)部工作后，一邊將一定圖形的數(shù)據(jù)寫入單元中，一邊開始掃描全部單元。
這時(shí)，加到各單元的應(yīng)力，在動(dòng)態(tài)RAM工作時(shí)以更新周期地施加。例如在更新周期為1024更新循環(huán)場合，用使行地址順序增加時(shí)1024RAS的循環(huán)周期，將應(yīng)力加到該字線。因此，假定加壓時(shí)間為48小時(shí)，實(shí)際加到全部單元的壓力不是48小時(shí)，而是48/1024小時(shí)。因而，實(shí)際上應(yīng)力加到一個(gè)單元上的時(shí)間能估測(cè)出是不夠充分的。如果增加試驗(yàn)的時(shí)間，就要使完成芯片制造的時(shí)間增加。
因而，本發(fā)明的目的如下第一是提供一種能保證器件可靠性的半導(dǎo)體集成電路。
第二是提供一種能將應(yīng)力同時(shí)加到芯片內(nèi)的全部單元上的半導(dǎo)體集成電路。
第三是提供一種能將各不相同的應(yīng)力電壓供給芯片內(nèi)的互不相同的字線的半導(dǎo)體集成電路。
第四是提供一種能將應(yīng)力與芯片為晶片狀態(tài)或封裝狀態(tài)無關(guān)地，分別有效地加到芯片內(nèi)的各單元上的半導(dǎo)體集成電路。
第五是提供一種能保證器件可靠性的半導(dǎo)體集成電路的應(yīng)力電壓供給方法。
第六是提供一種一邊能使應(yīng)力加到芯片內(nèi)全部單元上的時(shí)間縮短，一邊將有效的應(yīng)力加到單元上的半導(dǎo)體集成電路的應(yīng)力電壓供給方法。
第七是提供一種能同時(shí)將應(yīng)力加到芯片內(nèi)全部單元上的半導(dǎo)體集成電路的應(yīng)力電壓供給方法。
第八是提供一種能將各不相同的應(yīng)力電路供給芯片內(nèi)互不相同的字線的半導(dǎo)體集成電路的應(yīng)力電壓供給方法。
第九是提供一種能與芯片的晶片狀態(tài)或封裝狀態(tài)無關(guān)地，將應(yīng)力分別有效地加到芯片內(nèi)的各單元上的半導(dǎo)體集成電路的應(yīng)力電壓供給方法。
第十是提供一種能在晶片狀態(tài)下有效地完成產(chǎn)品好壞分析的半導(dǎo)體集成電路的應(yīng)力電壓供給方法。
為達(dá)到這樣的目的，本發(fā)明提供一種內(nèi)裝應(yīng)力電路，能與芯片為晶片狀態(tài)或封裝狀態(tài)無關(guān)地進(jìn)行缺陷檢查的半導(dǎo)體集成電路。
本發(fā)明的半導(dǎo)體集成電路的特征是它配置有將第一應(yīng)力電壓供給第一字線的第一應(yīng)力電壓供給端子、將第二應(yīng)力電壓供給與第一字線鄰接的第二字線的第二應(yīng)力電壓供給端子、控制向第一字線和第二字線供給第一應(yīng)力電壓和第二應(yīng)力電壓的應(yīng)力啟動(dòng)電路，試驗(yàn)動(dòng)作時(shí)，將電壓電平互不相同的應(yīng)力電壓供給上述第一字線和第二字線。
本發(fā)明半導(dǎo)體集成電路的特征是，它配備有將第一應(yīng)力電壓供給第一字線的第一應(yīng)力電壓供給端子、將第二應(yīng)力電壓供給與第一字線鄰接的第二字線的第二應(yīng)力電壓供給端子、使第一應(yīng)力電壓供給端子和第二應(yīng)力電壓供給端子的輸出信號(hào)組合輸入并與此組合輸入的電平相對(duì)應(yīng)地使讀出放大器控制電路的動(dòng)作延遲的讀出延遲電路，以應(yīng)力方式動(dòng)作時(shí)，使位線的讀出動(dòng)作延遲直到存儲(chǔ)單元的數(shù)據(jù)充分地傳送到位線之后。
本發(fā)明的半導(dǎo)體集成電路的應(yīng)力電壓供給方法中，設(shè)置有存儲(chǔ)器單元;讀出上述存儲(chǔ)器單元的數(shù)據(jù)的位線;完成上述位線的讀出動(dòng)作的讀出放大器;驅(qū)動(dòng)上述讀出放大器的讀出動(dòng)作的讀出放大器控制電路;對(duì)應(yīng)地址的輸入選擇上述存儲(chǔ)器單元的行譯碼器;其特征是還配備有在相同的芯片試驗(yàn)動(dòng)作時(shí)輸出啟動(dòng)信號(hào)，啟動(dòng)上述試驗(yàn)動(dòng)作的應(yīng)力啟動(dòng)電路;在上述試驗(yàn)動(dòng)作時(shí)，響應(yīng)上述應(yīng)力啟動(dòng)電路的輸出信號(hào)，供給第一應(yīng)力電路和第二應(yīng)力電壓的應(yīng)力電壓供給電路;輸入上述第一應(yīng)力電壓和第二應(yīng)力電壓，在上述試驗(yàn)動(dòng)作時(shí)，響應(yīng)上述輸入使上述讀出放大器控制電路的動(dòng)作延遲的讀出延遲控制電路;在上述試驗(yàn)動(dòng)作時(shí)，響應(yīng)上述應(yīng)力啟動(dòng)電路的輸出信號(hào)，將上述第一應(yīng)力電壓和第二應(yīng)力電壓供給相互鄰接的字線，并響應(yīng)上述讀出延遲控制電路的輸出信號(hào)，讀出用此字線選擇的存儲(chǔ)器單元的狀態(tài)。


圖1是本發(fā)明的帶應(yīng)力電路的半導(dǎo)體集成電路內(nèi)部結(jié)構(gòu)的一部分的示意圖。
圖2是表示圖1所示的應(yīng)力狀態(tài)下各信號(hào)計(jì)時(shí)的工作時(shí)標(biāo)圖。
圖3是圖1所示的φSSD發(fā)生電路90的實(shí)施例電路圖。
圖4是圖1所示的讀出放大器控制電路60的實(shí)施例電路圖。
圖5是圖1所示的φDPX發(fā)生電路52的實(shí)施例電路圖。
圖6是圖1所示的譯碼單元58的實(shí)施例電路圖。
圖7是圖1所示的φEQ發(fā)生電路44的實(shí)施例電路圖。
下面將參照附圖詳細(xì)說明本發(fā)明的最佳實(shí)施例。其相同的部分盡可能用共同符號(hào)表示。
在下面的說明中，對(duì)φSSD發(fā)生電路、讀出放大器控制電路、φDPX發(fā)生電路、φXR復(fù)位電路和譯碼單元等諸多特定細(xì)節(jié)的說明，是為了對(duì)本發(fā)明全面的理解。沒有這些特定細(xì)節(jié)的說明，具有本技術(shù)領(lǐng)域普通常識(shí)的人也應(yīng)能理解和實(shí)施本發(fā)明。
圖1只概略示出本發(fā)明的帶應(yīng)力電路的半導(dǎo)體集成電路內(nèi)部結(jié)構(gòu)的一部分。
圖1所示的結(jié)構(gòu)揭示出本發(fā)明的特征，在該圖所示的結(jié)構(gòu)中，與存儲(chǔ)器單元相關(guān)聯(lián)的行相關(guān)譯碼電路和列相關(guān)讀出電路等，在同一芯片上與芯片集成度成比例地分別有許多個(gè)。圖中編號(hào)40為行譯碼器，它是由本申請(qǐng)人1992年10月31日向南朝鮮專利局提出的第1992-20343或者1992年11月20日向南朝鮮專利局提出的第1992-21849號(hào)等專利申請(qǐng)中所公開的字線驅(qū)動(dòng)電路這樣的常規(guī)電路構(gòu)成，對(duì)由本電路輸入的已譯碼的行地址的尋址，可使用上述字線驅(qū)動(dòng)電路這樣的方式。只是用應(yīng)力電路100控制的傳輸門電路39及其控制方式是本申請(qǐng)的新發(fā)明。
參看上述專利，在行譯碼器40中，已譯碼的行地址的輸入是使用地址的組合，即DRAk1、DRAmn和DRApq。因此，在這些已譯碼的行地址DRAk1、DRAmn和DRApq全部輸入邏輯“高位”(“八亻”)場合(即將連接結(jié)點(diǎn)38設(shè)定為邏輯“低位”電平的地址被輸入場合)，連接接點(diǎn)38成為邏輯“低位”，由此，倒相器12輸出邏輯“高位”信號(hào)并開始選擇規(guī)定的字線。存儲(chǔ)單元陣列50示出其存儲(chǔ)單元是由一個(gè)存取晶體管和一個(gè)存儲(chǔ)電容器組成的常規(guī)的動(dòng)態(tài)RAM的單元陣列。本發(fā)明的應(yīng)力電路在圖中用編號(hào)100標(biāo)出，剩余的行和列譯碼相關(guān)電路的結(jié)構(gòu)上的特征在于，隨此應(yīng)力電路100的輸出信息而動(dòng)作。
首先在下面通過本發(fā)明說明新結(jié)構(gòu)的應(yīng)力電路100。為了實(shí)現(xiàn)應(yīng)力電路100，應(yīng)該有應(yīng)力啟動(dòng)端子SE64、第一應(yīng)力電壓供給端子V186、第二應(yīng)力電壓供給端子V288，實(shí)現(xiàn)這些端子的方法，例如首先要用管腳實(shí)現(xiàn)。這時(shí)必須在芯片上配備三個(gè)另外的管腳。如果這樣，就能期望與芯片為晶片狀態(tài)或封裝狀態(tài)無關(guān)地加上所要求的應(yīng)力。而另一方法是用焊盤實(shí)現(xiàn)這些端子情況。由于這時(shí)勿需另外的管腳，在目前的該技術(shù)領(lǐng)域中，有能與半導(dǎo)體集成電路的標(biāo)準(zhǔn)化定型通用的JEDEC規(guī)格對(duì)應(yīng)的優(yōu)點(diǎn)。
應(yīng)力電路100由應(yīng)力啟動(dòng)電路100A、應(yīng)力電壓供給電路100B、讀出延遲控制電路100C組成。應(yīng)力啟動(dòng)電路100A由用以啟動(dòng)應(yīng)力動(dòng)作的應(yīng)力啟動(dòng)端子SE64、放大應(yīng)力啟動(dòng)端子SE64的輸出信號(hào)并輸出應(yīng)力啟動(dòng)信號(hào)φSE的驅(qū)動(dòng)電路68和70、選通輸入應(yīng)力啟動(dòng)信號(hào)φSE，并用以在試驗(yàn)動(dòng)作時(shí)將連接結(jié)點(diǎn)38降到邏輯“低位”的NMOS晶體管72、輸入應(yīng)力啟動(dòng)信號(hào)φSE，并輸出已反轉(zhuǎn)的應(yīng)力啟動(dòng)信號(hào)φSE的倒相器73組成。在應(yīng)力啟動(dòng)電路100A中，位于應(yīng)力啟動(dòng)端子SE64的輸出線上的NMOS晶體管66起電阻作用。應(yīng)力電壓供給電路100B包括第一應(yīng)力電壓供給端子V186、第二應(yīng)力電壓供給端子V288、將由第二應(yīng)力電壓供給端子V288輸出的應(yīng)力電壓V2供給字線WL0的傳輸晶體管78、將由第一應(yīng)力電壓供給端子V186輸出的應(yīng)力電壓V1供給字線WL1的傳輸晶體管80、將第二應(yīng)力電壓供給端子V288輸出的應(yīng)力電壓V2供給字線WL2的傳輸晶體管82、將第一應(yīng)力電壓供給端子V186輸出的應(yīng)力電壓供給字線WL3的傳輸晶體管84、將應(yīng)力啟動(dòng)信號(hào)φSE供給傳輸晶體管78和82的各柵極的NMOS晶體管74、和將應(yīng)力啟動(dòng)信號(hào)φSE供給傳輸晶體管80和84的各柵極的NMOS晶體管76。讀出延遲控制電路100C由φSSD信號(hào)發(fā)生電路90構(gòu)成，它使讀出放大器S/A62驅(qū)動(dòng)讀出動(dòng)作，并在應(yīng)力動(dòng)作時(shí)用以使該讀出動(dòng)作在讀出放大器(S/A)控制電路60延遲，其結(jié)構(gòu)和工作將在下面說明。
一方面，在行譯碼器40內(nèi)，用應(yīng)力啟動(dòng)信號(hào)φSE控制傳輸門電路(transmission gate)39的P形控制端子，用反轉(zhuǎn)的應(yīng)力啟動(dòng)信號(hào)φSE控制N形控制端子，這樣來構(gòu)成。
按圖1所示結(jié)構(gòu)說明工作特性。對(duì)圖1的工作說明是參照示出應(yīng)力狀態(tài)下各信號(hào)的定時(shí)的圖2進(jìn)行。
這里，在供給應(yīng)力電壓時(shí)，應(yīng)力啟動(dòng)信號(hào)φSE被啟動(dòng)在邏輯“高位”。首先，芯片為非應(yīng)力狀態(tài)下工作時(shí)，即在通常的常規(guī)工作這樣的場合在圖1所示的電路中，通過應(yīng)力啟動(dòng)電路100A的應(yīng)力啟動(dòng)信號(hào)φSE成為邏輯“低位”，行譯碼器40的予充電控制電路的φDPX發(fā)生電路52、φX復(fù)位電路54、輸出字線升壓信號(hào)的譯碼單元58和讀出放大器控制電路66等開始完成通常的譯碼工作。NMOS晶體管74和76都不導(dǎo)通，因此傳輸晶體管78、80、82和84也都不導(dǎo)通，第一應(yīng)力電壓供給端子V186和第二應(yīng)力電壓供給端子V288與各字線間處于相互絕緣狀態(tài)。
另一方面，為了使芯片進(jìn)行應(yīng)力工作，應(yīng)力啟動(dòng)信號(hào)φSE在邏輯“高位”被啟動(dòng)后，NMOS晶體管72導(dǎo)通，因此，連接結(jié)點(diǎn)38成為邏輯“低位”。因而，成為字線驅(qū)動(dòng)器的下拉晶體管的NMOS晶體管18、24、30和36也都變得不導(dǎo)通。隨后，傳輸晶體管78、80、82和84導(dǎo)通，在第一應(yīng)力電壓供給端子V186和第二應(yīng)力電壓供給端子V288與各字線間形成電流通路。
這時(shí)，由于將各不相同的電壓加到第一應(yīng)力電壓供給端子V186和第二應(yīng)力電壓供給端子V288，所以能在字線間供給互不相同的電壓。也就是說，由已示出的連接結(jié)構(gòu)可以很容易地理解到，能對(duì)字線WL0與WL2和字線WL1與WL3分別供給不同的電壓。這時(shí)，成為字線驅(qū)動(dòng)器的上牽晶體管的NMOS晶體管16、22、28和34，以及成為下拉晶體管的NMOS晶體管18、24、30和36，分別按照?qǐng)D2的時(shí)標(biāo)圖中所示的信號(hào)條件都不導(dǎo)通，防止了供給字線的第一應(yīng)力電壓V1和第二應(yīng)力電壓V2發(fā)生放電。
另一方面，讀出放大器控制電路60，在把一定的數(shù)據(jù)圖形寫入存儲(chǔ)單元后，將電壓加到第一應(yīng)力電壓供給端子V186和第二應(yīng)力電壓供給端子V288。與所加電壓的電平相對(duì)應(yīng)，因字線完全成為邏輯“高位”，為完成讀出工作，將起延遲電路作用的φSSD發(fā)生電路90的輸出信號(hào)φSSD作為輸入。
下面說明將互不相同的電壓加到字線上的情況。例如，按照數(shù)據(jù)圖形，在將“1”寫入與位線BL連接的存儲(chǔ)單元，同時(shí)將“0”寫入與位線BL連接的存儲(chǔ)單元的狀態(tài)下，在第一應(yīng)力電壓供給端子V186加上邏輯“高位”電壓，在第二應(yīng)力電壓供給端子V288加上邏輯“低位”電壓后，在相互鄰接的字線間就開始有互不相同的電壓電平。因而，在這樣的狀態(tài)下，由于在相互鄰接的位線與位線、相互鄰接的字線與字線之間，有互不相同的電壓電平，所以能使應(yīng)力減少。
單元陣列50中的各個(gè)存儲(chǔ)單元由于有通常的動(dòng)態(tài)RAM單元的結(jié)構(gòu)，該結(jié)構(gòu)如單元3的虛線園所示，由一個(gè)存取晶體管(access transistor)和一個(gè)存儲(chǔ)電容器(storage capacitor)構(gòu)成。這里，由于電容器由多晶硅形成，所以通常也將存儲(chǔ)電容器稱作存儲(chǔ)多晶硅。
用這樣的動(dòng)態(tài)RAM，在相互鄰接的存儲(chǔ)單元之間由于按極其精細(xì)的設(shè)計(jì)規(guī)則(design-rule)設(shè)計(jì)，所以各單元間的間隔非常小。因而，實(shí)施本發(fā)明的應(yīng)力電壓供給方法后，例如由于單元0的存儲(chǔ)節(jié)點(diǎn)和單元1的存儲(chǔ)節(jié)點(diǎn)是相鄰的節(jié)點(diǎn)，所以在使用疊裝工藝的場合，因工藝上的臺(tái)階差，能使存儲(chǔ)多晶硅之間加上極大的應(yīng)力。
將互不相同的電壓加到位線BL和BL上，分別將邏輯“高位”電壓加到第一應(yīng)力電壓供給端子V186和第二應(yīng)力電壓供給端子V288后，存儲(chǔ)單元的存取晶體管的柵氧化膜和存儲(chǔ)電容器的氧化膜上也能分別加上應(yīng)力。
這樣，由于能將鄰接的字線和鄰接的位線的電壓電平分別控制在所要求的電壓電平，所以能鑒別了加工時(shí)產(chǎn)生的全部缺陷。
參照本發(fā)明的與應(yīng)力電路有關(guān)的應(yīng)力電壓供給方法，原有的應(yīng)力方式是使用單純將任意電壓加到字線或位線上的方式，而在本發(fā)明中不但可以將相同電壓而且可以將任意互不相同的電壓加到存儲(chǔ)單元的相互鄰接的線和結(jié)點(diǎn)上，并通過使字線與字線、位線與位線或者存儲(chǔ)多晶硅與存儲(chǔ)多晶硅等動(dòng)態(tài)RAM的單元密集的設(shè)計(jì)方法，使所產(chǎn)生的微橋式等的應(yīng)力減少，由于將這樣的方法用于晶片水平的試驗(yàn)場合，能予以補(bǔ)救，不但使原材料利用率提高，而且也能使實(shí)施于封裝狀態(tài)的應(yīng)力時(shí)間大幅度減少。
下面說明圖1中各方框圖所示電路實(shí)施例。
圖3是圖1所示的本發(fā)明的新型φSSD發(fā)生電路90的實(shí)施例的電路圖。由圖中可見其構(gòu)成是，輸入端連接到第一應(yīng)力電壓供給端子V186的第一延遲電路102，輸入第一延遲電路102的輸出信號(hào)的倒相器104，輸入端連接到第二應(yīng)力電壓供給端子V288的第二延遲電路106，輸入第二延遲電路106的輸出信號(hào)的倒相器108，和輸入倒相器104和108的各輸出信號(hào)，并輸出用以控制讀出放大器控制電路60的延遲動(dòng)作的延遲信號(hào)φSSD的“與非”門電路110。在此各延遲電路102、106，例如能使用CMOS倒相器電路、電阻或電容器等實(shí)施方法，或者使用字線拖曳電路和相應(yīng)于此電路的輸出信號(hào)動(dòng)作的施密持觸發(fā)器(schmitt trigger)等實(shí)施方法。
圖3所示結(jié)構(gòu)上的特征是將電壓供給第一應(yīng)力電壓供給端子V186和第二應(yīng)力電壓供給端子V288中至少任一個(gè)端子時(shí)，即在試驗(yàn)工作時(shí)輸出延遲信號(hào)φSSD。另一方面，延遲電路102和106，在數(shù)據(jù)寫入單元后，為了通過加應(yīng)力工作按圖2所示的時(shí)標(biāo)圖那樣進(jìn)行讀出工作，加上第一應(yīng)力電壓V1和第二應(yīng)力電壓V2，直到字線完全成為邏輯“高位”后，也就是說是用來保證電荷分配工作能充分進(jìn)行的時(shí)間。
圖4是按本發(fā)明的圖1中的新型讀出放大器控制電路60的實(shí)施例的電路圖。由該圖可見，此讀出放大器控制電路60是由如下各電路組成分別輸入圖1所示的φX發(fā)生電路56的輸出信號(hào)φX和通過倒相器111A輸入的應(yīng)力啟動(dòng)信號(hào)φSE的與門電路111B，分別輸入“與”門電路111B的輸出信號(hào)和φSSD發(fā)生電路90的輸出信號(hào)φSSD的“或非”門電路112，分別串聯(lián)連接到“或非”門112的輸出端的二個(gè)倒相器114和116，輸入倒相器116的輸出信號(hào)并輸出讀出放大器62的驅(qū)動(dòng)信號(hào)φS的倒相器118，輸入倒相器118的輸出信號(hào)并輸出讀出放大器62的驅(qū)動(dòng)信號(hào)φSD的倒相器120。
在圖4中，輸出信號(hào)φS和φSD是讀出放大器的驅(qū)動(dòng)信號(hào)，所說的讀出放大器通常有P型讀出放大器和N型讀出放大器的結(jié)構(gòu)，由差動(dòng)放大器構(gòu)成。在此，φS能用作P型讀出放大器的驅(qū)動(dòng)信號(hào)，φSD能用作N型讀出放大器的驅(qū)動(dòng)信號(hào)。
由圖4所示的結(jié)構(gòu)可知，由于在輸入端輸入延遲信號(hào)φSSD，試驗(yàn)工作時(shí)按照延遲信號(hào)φSSD的控制驅(qū)動(dòng)讀出放大器控制電路60。
圖5是圖1中的φDPX發(fā)生電路52的實(shí)施例，示出其公知電路結(jié)構(gòu)的電路圖。由圖可見它是由以下電路構(gòu)成使行地址信號(hào)RAi和RAi邏輯組合的“或非”門122a，使上述“或非”門122a的輸出反轉(zhuǎn)的倒相器122b，使行地址選通脈沖信號(hào)RAS的主時(shí)鐘φR和上述倒相器122b的輸出邏輯組合并輸出的“或非”門124a，使上述“或非”門124a的輸出反并產(chǎn)生行譯碼器予充電信號(hào)φDPX的倒相器124b。
在圖5的結(jié)構(gòu)中，φDPX電路52像常規(guī)工作時(shí)的待機(jī)狀態(tài)和應(yīng)力方式那樣，在除了常規(guī)的讀出/寫入工作之外的場合，輸出邏輯“低位”電平的行譯碼器予充電信號(hào)φDPX。
圖6是作為圖1所示的譯碼單元58的實(shí)施例的公知電路結(jié)構(gòu)的電路圖。
由圖可見，共配備了四個(gè)圖1所示的譯碼單元，通過這四個(gè)譯碼單元輸出四個(gè)升壓信號(hào)φX0、φX1、φX2和φX3。行地址信號(hào)RAi……RAj與字組的選擇地相關(guān)。
圖7是圖1所示的φEQ發(fā)生電路44的實(shí)施例，示出按照本發(fā)明的新型結(jié)構(gòu)的電路圖。
該圖是用以在應(yīng)力工作時(shí)阻斷位線均衡工作的結(jié)構(gòu)。
由圖可見它包括如下各部分輸入字組選擇地址信號(hào)RAi和RAj的“與非”門164;在傳輸“與非”門164的輸出信號(hào)的線上形成的，在應(yīng)力啟動(dòng)信號(hào)φSE控制下進(jìn)行開關(guān)動(dòng)作的傳輸門電路170;對(duì)通過傳輸門電路170輸出的“與非”門164的輸出信號(hào)進(jìn)行放大的放大電路部分172和174、在放大電路部分172和174的輸入接點(diǎn)和接地電源之間形成通道，在應(yīng)力啟動(dòng)信號(hào)φSE的控制下進(jìn)行開關(guān)工作的NMOS晶體管168。在這樣的結(jié)構(gòu)中，當(dāng)常規(guī)讀出/寫入工作時(shí)，由于應(yīng)力啟動(dòng)信號(hào)φSE輸入到邏輯“低位”，傳輸門電路170通常為導(dǎo)通狀態(tài)。應(yīng)力工作時(shí)由于應(yīng)力啟動(dòng)信號(hào)φSE供給邏輯“高位”，NMOS晶體管168導(dǎo)通，將倒相器172的輸入電壓拉下到邏輯“低位”電平。因而由于位線均衡控制信號(hào)φEQ成為邏輯“低位”，所以阻斷位線的均衡工作。
基于這樣的實(shí)施例，本發(fā)明的應(yīng)力電壓供給方法，在各位線與位線或各字線與字線之間供給互不相同的有效電壓，對(duì)此，本領(lǐng)域的普通技術(shù)人員是很容易想到的。
圖1所示的本發(fā)明的應(yīng)力電路及其應(yīng)力電壓供給方法，當(dāng)然是按照本發(fā)明的技術(shù)思想實(shí)現(xiàn)的最佳實(shí)施例。但是，參照本發(fā)明的應(yīng)力電壓供給方法，對(duì)該電路的結(jié)構(gòu)，除了圖1所示的應(yīng)力電路100的結(jié)構(gòu)外，也能做出其他各種變形。而且與圖1的結(jié)構(gòu)有關(guān)的各譯碼和讀出相關(guān)電路的實(shí)施例，在基于本發(fā)明的應(yīng)力電壓供給方法的條件下，能根據(jù)輸入該應(yīng)力相關(guān)信號(hào)的結(jié)構(gòu)演變出許多種實(shí)施例。
如上所述，按照本發(fā)明的帶應(yīng)力電路的半導(dǎo)體集成電路及該應(yīng)力電壓供給方法，能鑒別在與存儲(chǔ)單元的制造有關(guān)的工藝中所產(chǎn)生的全部缺陷，而且即使許多缺陷發(fā)生在同一張芯片上，由于能容易地以晶片級(jí)水平將其檢出，因而有可以更好地進(jìn)行不良性分析這樣的效果。還由于在試驗(yàn)工作時(shí)能向各存儲(chǔ)單元間、字線與字線間以及位線與位線間供給互不相同的電壓，所以有能有效地進(jìn)行該試驗(yàn)的優(yōu)點(diǎn)。因而在晶片狀態(tài)試驗(yàn)時(shí)能使其成品材率比率增加，在封裝狀態(tài)實(shí)施時(shí)也有能大幅度減少其應(yīng)力時(shí)間的效果。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于包括將第一應(yīng)力電壓供給第一字線的第一應(yīng)力電壓供給端子，將第二應(yīng)力電壓供給與上述第一字線鄰接的第二字線的第二應(yīng)力電壓供給端子，控制上述第一應(yīng)力電壓和第二應(yīng)力電壓向上述第一字線和第二字線的供給的應(yīng)力啟動(dòng)電路，試驗(yàn)動(dòng)作時(shí)，將電壓電平互不相同的應(yīng)力電壓供給上述第一字線和第二字線。
2.一種半導(dǎo)體集成電路，它包括一對(duì)位線，分別與上述位線連接的存儲(chǔ)單元，響應(yīng)讀出控制信號(hào)、完成讀出動(dòng)作的讀出放大器，其特征在于配備有將第一應(yīng)力電壓供給第一字線的第一應(yīng)力電壓供給端子，將第二應(yīng)力電壓供給與第一字線鄰接的第二字線的第二應(yīng)力電壓供給端子，響應(yīng)來自上述第一應(yīng)力電壓供給端子和第二應(yīng)力電壓供給端子的應(yīng)力電壓、產(chǎn)生已被規(guī)定延遲了的延遲電壓的延遲裝置，響應(yīng)上延遲信號(hào)、將讀出控制信號(hào)供給上述讀出放大器的讀出放大器控制裝置，在應(yīng)力方式動(dòng)作時(shí)，將上述存儲(chǔ)單元的數(shù)據(jù)完全傳送到上述位線之后再進(jìn)行上述位線的讀出動(dòng)作。
3.一種半導(dǎo)體集成電路，它具有存儲(chǔ)單元，讀出上述存儲(chǔ)單元的數(shù)據(jù)的位線，完成上述位線的讀出動(dòng)作的讀出放大器，驅(qū)動(dòng)上述讀出放大器的讀出動(dòng)作的讀出放大器控制電路，相應(yīng)于地址的輸入選擇上述存儲(chǔ)單元的行譯碼器，其特征在于在同一芯片試驗(yàn)工作時(shí)，配備有應(yīng)力電路，所說的應(yīng)力電路由以下各部分組成輸出啟動(dòng)信號(hào)啟動(dòng)上述應(yīng)力動(dòng)作的應(yīng)力啟動(dòng)電路，上述應(yīng)力動(dòng)作時(shí)響應(yīng)上述應(yīng)力啟動(dòng)電路的輸出信號(hào)供給第一應(yīng)力電壓和第二應(yīng)力電壓的應(yīng)力電壓供給電路，輸入上述第一應(yīng)力電壓和第二應(yīng)力電壓，在試驗(yàn)動(dòng)作時(shí)響應(yīng)上述輸入使上述讀出放大器控制電路的動(dòng)作延遲的讀出延遲電路。
4.按照權(quán)利要求3所說的半導(dǎo)體集成電路，其特征在于所說的應(yīng)力啟動(dòng)電路由以下各電路組成用以在上述試驗(yàn)動(dòng)作時(shí)啟動(dòng)試驗(yàn)動(dòng)作的應(yīng)力啟動(dòng)端子，放大來自上述應(yīng)力啟動(dòng)端子的信號(hào)、并輸出應(yīng)力啟動(dòng)信號(hào)的驅(qū)動(dòng)電路，門選通輸入上述應(yīng)力啟動(dòng)信號(hào)、在上述試驗(yàn)動(dòng)作時(shí)阻斷行譯碼器內(nèi)的放電通路那樣來控制的下拉晶體管。
5.按照權(quán)利要求4所說的半導(dǎo)體集成電路，其特征在于所說的應(yīng)力電壓供給電路由以下各部分組成輸出第一應(yīng)力電壓的第一應(yīng)力電壓供給端子，輸出第二應(yīng)力電壓的第二應(yīng)力電壓供給端子，向第一字線供給第一應(yīng)力電壓的第一傳輸晶體管，向第二字線供給第二應(yīng)力電壓的第二傳輸晶體管，向上述第一傳輸晶體管和第二傳輸晶體管的各柵極提供上述應(yīng)力啟動(dòng)信號(hào)的第三傳輸晶體管。
6.按照權(quán)利要求5所說的半導(dǎo)體集成電路，其特征在于所說的讀出延遲控制電路由以下各部分組成輸入上述第一應(yīng)力電壓并將其延遲的第一延遲電路;輸入上述第二應(yīng)力電壓并將其延遲的第二延遲電路;將上述第一延遲電路和第二延遲電路的各輸出信號(hào)組合輸入，并至少提供上述第一應(yīng)力電壓和第二應(yīng)力電壓中任一個(gè)時(shí)，輸出控制上述讀出放大器控制電路的延遲動(dòng)作的信號(hào)的邏輯電路。
7.一種半導(dǎo)體集成電路的應(yīng)力電壓供給方法，其特征在于配備有向第一字線供給第一應(yīng)力電壓的第一應(yīng)力電壓供給端子，向與第一字線鄰接的第二字線供給第二應(yīng)力電壓的第二應(yīng)力電壓供給端子，控制向上述第一字線和第二字線供給上述第一應(yīng)力電壓和第二應(yīng)力電壓的應(yīng)力啟動(dòng)電路，在試驗(yàn)動(dòng)作時(shí)，向第一字線和第二字線供給電路電平互不相同的應(yīng)力電壓。
8.一種半導(dǎo)體集成電路的應(yīng)力電壓供給方法，它具有存儲(chǔ)單元，讀出上述存儲(chǔ)單元的數(shù)據(jù)的位線，完成上述位線的讀出動(dòng)作的讀出放大器，驅(qū)動(dòng)上述讀出放大器的讀出動(dòng)作的讀出放大控制電路，其特征在于所說的方法中還配備有向第一字線供給第一應(yīng)力電壓的第一應(yīng)力電壓供給端子;向與第一字線鄰接的第二字線供給第二應(yīng)力電壓的第二應(yīng)力電壓供給端子;將第一應(yīng)力電壓供給端子和第二應(yīng)力電壓供給端子的輸出信號(hào)組合輸入，并響應(yīng)此組合輸入的電平，使上述讀出放大器控制電路的動(dòng)作延遲的讀出延遲電路;在試驗(yàn)動(dòng)作時(shí)，上述位線的讀出動(dòng)作要延遲到上述存儲(chǔ)單元的試驗(yàn)完全進(jìn)行過之后。
9.一種半導(dǎo)體集成電路的應(yīng)力電壓提供方法，它具有存儲(chǔ)單元，讀出上述存儲(chǔ)單元的數(shù)據(jù)的位線，完成上述位線的讀出動(dòng)作的讀出放大器，驅(qū)動(dòng)上述讀出放大器的讀出動(dòng)作的讀出放大器控制電路，按輸入的地址選擇存儲(chǔ)單元行譯碼器，其特征在于還配備有有同一芯片的試驗(yàn)動(dòng)作時(shí)，輸入啟動(dòng)信號(hào)啟動(dòng)上述試驗(yàn)動(dòng)作的應(yīng)力啟動(dòng)電路;在上述試驗(yàn)動(dòng)作時(shí)，響應(yīng)上述應(yīng)力啟動(dòng)電路的輸出信號(hào)，輸入上述第一應(yīng)力電壓和第二應(yīng)力電壓;并在上述試驗(yàn)動(dòng)作時(shí)，響應(yīng)上述輸入，使上述讀出放大器控制電路的動(dòng)作延遲的讀出延遲控制電路;在上述試驗(yàn)動(dòng)作時(shí)，響應(yīng)上述應(yīng)力啟動(dòng)電路的輸出信號(hào)，將上述第一應(yīng)力電壓和第二應(yīng)力電壓供給相互鄰接的字線，響應(yīng)上述讀出延遲控制電路的輸出信號(hào)，讀出用此字線選擇的存儲(chǔ)單元的狀態(tài)。
10.按照權(quán)利要求9所說的半導(dǎo)體集成電路的應(yīng)力電壓供給方法，其特征在于所說的應(yīng)力啟動(dòng)電路包括在上述試驗(yàn)動(dòng)作時(shí)，用以啟動(dòng)試驗(yàn)動(dòng)作的應(yīng)力啟動(dòng)端子;放大來自上述應(yīng)力啟動(dòng)端子的信號(hào)，并輸出應(yīng)力啟動(dòng)信號(hào)的驅(qū)動(dòng)電路;門選通輸入上述應(yīng)力啟動(dòng)信號(hào)，并在上述試驗(yàn)動(dòng)作時(shí)，通過阻斷行譯碼器內(nèi)的放電通路來控制的下拉晶體管。
11.按照權(quán)利要求10所說的半導(dǎo)體集成電路的應(yīng)力電壓供給方法，其特征在于所說的應(yīng)力電壓供給電路包括輸出第一應(yīng)力電壓的第一應(yīng)力電壓供給端子;輸出第二應(yīng)力電壓的第二應(yīng)力電壓供給端子;將上述第一應(yīng)力電壓供給第一字線的第一傳輸晶體管;將上述第二應(yīng)力電壓供給第二字線的第二傳輸晶體管;將上述應(yīng)力啟動(dòng)信號(hào)供給上述第一傳輸晶體管和上述第二傳輸晶體管各柵極的第三傳輸晶體管。
12.按照權(quán)利要求11所說的半導(dǎo)體集成電路的應(yīng)力電壓供給方法，其特征在于所說的讀出延遲控制電路包括輸入上述第一應(yīng)力電壓并使其延遲的第一延遲電路;輸入上述第二應(yīng)力電壓并使其延遲的第二延遲電路;在將上述第一延遲電路和第二延遲電路的各輸出信號(hào)組合輸入，并至少提供上述第一應(yīng)力電壓和第二應(yīng)力電壓中任一個(gè)時(shí)輸出用以控制上述讀出放大器控制電路的延遲動(dòng)作的信號(hào)的邏輯電路。
全文摘要
本發(fā)明的半導(dǎo)體集成電路配備有應(yīng)力電路，所說的應(yīng)力電路包括在同一芯片試驗(yàn)動(dòng)作時(shí)輸出啟動(dòng)信號(hào)，啟動(dòng)試驗(yàn)動(dòng)作的應(yīng)力啟動(dòng)電路；在試驗(yàn)動(dòng)作時(shí)響應(yīng)應(yīng)力啟動(dòng)電路的輸出信號(hào)；供給第一應(yīng)力電壓和第二應(yīng)力電壓的應(yīng)力電壓供給電路；供給第一應(yīng)力電壓和第二應(yīng)力電壓的應(yīng)力電壓供給電路；輸入第一應(yīng)力電壓和第二應(yīng)力電壓，并在試驗(yàn)動(dòng)作時(shí)響應(yīng)上述輸入，使上述讀出放大器控制電路和動(dòng)作延遲的讀出延遲控制電路。
文檔編號(hào)G11C11/413GK1113348SQ9510329
公開日1995年12月13日 申請(qǐng)日期1995年3月10日 優(yōu)先權(quán)日1994年3月10日
發(fā)明者李圭燦 申請(qǐng)人:三星電子株式會(huì)社