本發(fā)明是有關(guān)于一種例如快閃存儲器(flashmemory)等非易失性存儲設(shè)備及其擦除方法。

背景技術(shù)：

在近來的快閃存儲器等非易失性存儲設(shè)備中，為了大容量高密度的半導(dǎo)體微影，而采用雙重圖案化(doublepatterning)技術(shù)。雙重圖案化技術(shù)是作為解析度例如為42nm以下的微影技術(shù)來使用，已知有例如以2倍的節(jié)距(pitch)使圖案曝光之后使其偏離僅其1/2的節(jié)距而使其曝光的方法、以及利用間隔件處理(spacerprocess)等處理技巧(processtrick)之后去除不需要的圖案等多個方法。

[現(xiàn)有技術(shù)文獻(xiàn)]

[專利文獻(xiàn)]

[專利文獻(xiàn)1]日本專利特開2007-250186號公報

[專利文獻(xiàn)2]美國專利申請公開第2008/0165585號公報

[專利文獻(xiàn)3]美國專利申請公開第2013/0163359號公報

[專利文獻(xiàn)4]美國專利申請公開第2011/0069543號公報

[專利文獻(xiàn)5]美國專利申請公開第2012/0008412號公報

[發(fā)明所要解決的課題]

由于如上所述的快閃存儲器的大容量高密度，因此各字線的間隔以及各位線的間隔變得非常窄，從而對鄰接的字線間或鄰接的位線間的數(shù)據(jù)編程(dataprogram)(寫入)或擦除時的特性造成大幅影響。因此，例如在專利文獻(xiàn)1～專利文獻(xiàn)5等的現(xiàn)有技術(shù)中，提出有用以使數(shù)據(jù)擦除特性最佳化的方法。

圖1是表示現(xiàn)有例的快閃存儲器的數(shù)據(jù)擦除時的各電極的施加電壓的縱剖面圖。

圖1中，通過在p型半導(dǎo)體基板1上例如注入磷而形成n阱(well)2，通過在n阱2的上部例如注入硼而形成p阱3。其次，通過在p阱3上形成以下的電極，對各電極及n阱2、p阱3如圖1所示施加預(yù)定的電壓(圖1中各括弧內(nèi)的電壓)來進(jìn)行數(shù)據(jù)擦除。此外，fl為浮動(floating)狀態(tài)。

(1)源極線sl；

(2)選擇柵極線sgs、選擇柵極線sgd；

(3)虛擬字線dwls、虛擬字線dwld；

(4)字線wl0～字線wl31；

(5)位線gbl。

此處，vdwl是對虛擬字線dwls、虛擬字線dwld施加的電壓，對與各虛擬字線dwls、虛擬字線dwld分別鄰接的例如兩根邊緣區(qū)域側(cè)字線wl0、邊緣區(qū)域側(cè)字線wl1、邊緣區(qū)域側(cè)字線wl30、邊緣區(qū)域側(cè)字線wl31分別施加電壓vea、電壓veb、電壓veb、電壓vea。又，對邊緣區(qū)域以外的中央部的字線wl2～字線wl29施加電壓vee，對n阱2及p阱3施加電壓vers。這些施加電壓的一例如下。

vea＝veb≈0v

vee＝0.3v～0.5v

vers＝15v～25v

根據(jù)圖1的現(xiàn)有例的擦除方法，所述邊緣區(qū)域由于在制造處理中并非周期性的，因此是特異性的區(qū)域。通常，邊緣區(qū)域的字線是以慢于其他區(qū)域的字線的擦除速度加以擦除，因此對邊緣區(qū)域的字線通常施加0v，另一方面，對邊緣區(qū)域以外的字線施加大于0v的電壓。以如此方式進(jìn)行調(diào)整以降低擦除速度快的字線的擦除速度，使所有字線的擦除速度相一致，從而使擦除后的存儲單元的閾值分布窄帶化。然而，在雙重圖案化技術(shù)中，在中央部的字線上也無法保證均勻的線寬或間隔，因此，存在無法使邊緣區(qū)域以外的字線上的擦除動作最佳化的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種與現(xiàn)有技術(shù)相比可使非易失性半導(dǎo)體存儲設(shè)備的擦除動作最佳化的非易失性半導(dǎo)體存儲設(shè)備及其擦除方法。

[解決課題的手段]

本發(fā)明第一方面的非易失性半導(dǎo)體存儲設(shè)備包括控制電路，所述控制電路通過對包含設(shè)置在多個字線與多個位線的各交叉點(diǎn)上的存儲單元的存儲單元陣列的規(guī)定區(qū)域施加規(guī)定的擦除電壓來進(jìn)行數(shù)據(jù)的擦除，且所述非易失性半導(dǎo)體存儲設(shè)備的特征在于：

所述控制電路通過對所述存儲單元陣列的緣端部以外的偶數(shù)的字線及奇數(shù)的字線施加互不相同的字線電壓，在所述存儲單元陣列的緣端部施加與所述字線電壓不同的電壓，將所述擦除電壓施加至存儲單元來擦除數(shù)據(jù)。

在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：針對所述存儲單元陣列的緣端部以外的奇數(shù)的字線的字線電壓設(shè)定為高于或低于針對所述存儲單元陣列的緣端部以外的偶數(shù)的字線的字線電壓。

又，在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：所述存儲單元陣列的緣端部的字線分別是與兩端的選擇柵極線或虛擬字線鄰接的至少一根的字線。

此外，在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：所述控制電路對偶數(shù)的位線的存儲單元及奇數(shù)的位線的存儲單元在不同的驗證(verify)條件下進(jìn)行所述數(shù)據(jù)擦除的驗證。

又進(jìn)而，在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：所述驗證條件設(shè)定為針對偶數(shù)的位線的存儲單元及奇數(shù)的位線的存儲單元使如下條件之中的至少一個不同：

(1)字線電壓；

(2)對位線進(jìn)行預(yù)充電而讀取數(shù)據(jù)的數(shù)據(jù)讀取時的位線的放電時間；

(3)自源極線充電而進(jìn)行與所述數(shù)據(jù)讀取相反的數(shù)據(jù)讀取時的位線的充電時間；

(4)對位線進(jìn)行預(yù)充電而讀取數(shù)據(jù)的數(shù)據(jù)讀取時的位線的預(yù)充電時間；以及

(5)對位線進(jìn)行預(yù)充電而讀取數(shù)據(jù)的數(shù)據(jù)讀取時的位線的感測(sense)電壓。

又，在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：互不相同的所述字線電壓是基于所述非易失性半導(dǎo)體存儲設(shè)備的晶片測試中所測定的數(shù)據(jù)擦除時的閾值電壓來確定。

此外，在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：互不相同的所述字線電壓是基于賦予與所述非易失性半導(dǎo)體存儲設(shè)備的晶片測試中所測定的數(shù)據(jù)擦除時相同的閾值電壓的擦除電壓來確定。

又進(jìn)而，在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：所述晶片測試中所測定的數(shù)據(jù)擦除時的閾值電壓是對如下四種情況(case)進(jìn)行測定：

(1)偶數(shù)的字線及偶數(shù)的位線的情況；

(2)偶數(shù)的字線及奇數(shù)的位線的情況；

(3)奇數(shù)的字線及偶數(shù)的位線的情況；以及

(4)奇數(shù)的字線及奇數(shù)的位線的情況。

又，在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：所述擦除電壓是施加至所述存儲單元陣列的阱。

此外，在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：經(jīng)確定的互不相同的所述字線電壓數(shù)據(jù)被儲存至所述存儲單元陣列的一部分區(qū)域，并且在將所述非易失性半導(dǎo)體存儲設(shè)備的電源導(dǎo)通時自所述存儲單元陣列讀取而在所述數(shù)據(jù)的擦除時使用。

此外，在所述非易失性半導(dǎo)體存儲設(shè)備中，其特征在于：在進(jìn)行所述擦除的程序(sequence)之前，對所述規(guī)定區(qū)域的所有存儲單元進(jìn)行寫入。

本發(fā)明第二方面的非易失性半導(dǎo)體存儲設(shè)備的擦除方法是如下非易失性半導(dǎo)體存儲設(shè)備的擦除方法，所述非易失性半導(dǎo)體存儲設(shè)備包括控制電路，所述控制電路通過對包含設(shè)置在多個字線與多個位線的各交叉點(diǎn)上的存儲單元的存儲單元陣列的規(guī)定的區(qū)域施加規(guī)定的擦除電壓來進(jìn)行數(shù)據(jù)的擦除，所述非易失性半導(dǎo)體存儲設(shè)備的擦除方法的特征在于：

所述控制電路通過對所述存儲單元陣列的緣端部以外的偶數(shù)的字線及奇數(shù)的字線施加互不相同的字線電壓，對所述存儲單元陣列的緣端部的字線施加與所述字線電壓不同的電壓，將所述擦除電壓施加至存儲單元來擦除數(shù)據(jù)。

在所述非易失性半導(dǎo)體存儲設(shè)備的擦除方法中，其特征在于：針對所述存儲單元陣列的緣端部以外的奇數(shù)的字線的字線電壓設(shè)定為高于或低于針對所述存儲單元陣列的緣端部以外的偶數(shù)的字線的字線電壓。

[發(fā)明的效果]

因此，可提供一種與本發(fā)明的現(xiàn)有技術(shù)相比可使非易失性半導(dǎo)體存儲設(shè)備的擦除動作最佳化的非易失性半導(dǎo)體存儲設(shè)備及其擦除方法。

附圖說明

圖1是表示現(xiàn)有例的快閃存儲器的數(shù)據(jù)擦除時的各電極的施加電壓的縱剖面圖。

圖2是表示通過雙重圖案化的快閃存儲器的擦除特性，即相對于頁號的閾值電壓vth的圖。

圖3是表示通過雙重圖案化的快閃存儲器的擦除特性，即相對于奇數(shù)的字線及偶數(shù)的字線的存儲單元的閾值的分布曲線圖。

圖4是表示本發(fā)明的實(shí)施方式的快閃存儲器的構(gòu)成例的方塊圖。

圖5是表示圖4的快閃存儲器的數(shù)據(jù)擦除時的各電極的施加電壓的縱剖面圖。

圖6是表示圖4的快閃存儲器的數(shù)據(jù)擦除時的驗證動作的電路圖。

圖7是表示用于圖4的快閃存儲器的晶片測試處理的流程圖。

圖8是表示用于圖4的快閃存儲器的電源導(dǎo)通時處理的流程圖。

圖9是表示用于圖4的快閃存儲器的擦除前預(yù)先寫入處理的流程圖。

附圖符號說明

1：半導(dǎo)體基板

2：n阱

3：p阱

10：存儲單元陣列

11：控制電路

12：列解碼器

13：高電壓產(chǎn)生電路

14：頁面緩沖電路(pb)

14b：鎖存電路(l2)

15：行解碼器

16：存儲寄存器

17：命令寄存器

18：地址寄存器

19：動作邏輯控制器

50：數(shù)據(jù)輸入輸出緩沖器

51：數(shù)據(jù)輸入輸出端子

52：數(shù)據(jù)線

53：控制信號輸入端子

blse、gbl0、gbl2、gbl4：偶數(shù)的位線

blso、gbl1、gbl3、gbl5：奇數(shù)的位線

dwld、dwls：虛擬字線

fl：浮動狀態(tài)

gbl：位線

mc：nand型存儲單元串

p0、p1、pn、pn+1、p62、p63：頁面

s1～s4、s11、s12、s21、s22：步驟

sgd、sgs：選擇柵極線

sl：源極線

vdwl、vdwl1、vdwl2、vea、veb、vec、ved、vee、veo、vers：電壓

wl、wl0～wl31：字線

具體實(shí)施方式

以下，參照附圖對本發(fā)明的實(shí)施方式進(jìn)行說明。此外，在以下的各實(shí)施方式中，針對相同的構(gòu)成要素標(biāo)注相同的符號。

本發(fā)明通過測定而得出如下的見解。

圖2是表示本發(fā)明的與非(nand)型快閃存儲器的測定結(jié)果，即相對于頁號的閾值電壓vth的圖。又，圖3是表示本發(fā)明的nand型快閃存儲器的測定結(jié)果，即相對于奇數(shù)的字線及偶數(shù)的字線的存儲單元的閾值分布的曲線圖。

圖2中，nand型快閃存儲器的頁面p0及頁面p1的存儲單元位于偶數(shù)的字線wl0上，頁面p2及頁面p3的存儲單元位于奇數(shù)的字線wl1上。并且，頁面p0、頁面p2、頁面p4等位于偶數(shù)的位線gbl上，頁面p1、頁面p3、頁面p5等位于奇數(shù)的位線gbl上。即，頁面數(shù)與字線編號、位線編號的關(guān)系如下。

[表1]

如自圖2及圖3的圖所表明，可知以下事項。

(1)相對于偶數(shù)的字線或奇數(shù)的字線，閾值電壓vth具有大致相同的值，但因半導(dǎo)體芯片制造上的差異而稍有不同。

(2)針對位線gbl，相對于相互鄰接的偶數(shù)或奇數(shù)的位線，閾值電壓vth周期性地發(fā)生變化。

(3)相對于頁號，閾值電壓vth周期性地發(fā)生變化。

本發(fā)明基于上述見解，提出本實(shí)施方式的擦除方法如下。

圖4是表示本發(fā)明的實(shí)施方式的nand型快閃存儲器的構(gòu)成例的方塊圖。在圖4中，本實(shí)施方式的nand型快閃存儲器的構(gòu)成包括存儲單元陣列10、控制所述存儲單元陣列10的動作的控制電路11、列解碼器(rowdecoder)12、高電壓產(chǎn)生電路13、頁面緩沖電路(pb)14、行解碼器(columndecoder)15、存儲寄存器(memoryregister)16、命令寄存器(commandregister)17、地址寄存器(addressregister)18、動作邏輯控制器19、數(shù)據(jù)輸入輸出緩沖器50、數(shù)據(jù)輸入輸出端子51及控制信號輸入端子53。此外，52為數(shù)據(jù)線。

頁面緩沖電路14包括為了進(jìn)行規(guī)定的頁面單位的數(shù)據(jù)寫入及讀取，針對位線gbl的每組(gble、gblo)而設(shè)置的感測放大電路(sa)及數(shù)據(jù)鎖存電路(datalatchcircuit)。此外，感測放大電路(sa)包括包含鎖存電路(l2)在內(nèi)的若干個元件。

存儲單元陣列10的各存儲單元串(string)連接于選擇柵極線sgd與位線gbl的各交叉點(diǎn)，存儲單元串mc的各存儲單元連接于多個字線wl，為了進(jìn)行存儲單元陣列10的字線wl及位線gbl的選擇，分別設(shè)置有列解碼器12及行解碼器15。控制電路11進(jìn)行數(shù)據(jù)寫入、擦除及讀取的程序控制。存儲寄存器16連接于控制電路11，預(yù)先儲存有讀取、寫入及擦除的動作所需要的參數(shù)(模型數(shù)據(jù)(modesetdata))，在電源導(dǎo)通時通過控制電路11自存儲單元陣列中的熔絲數(shù)據(jù)儲存區(qū)域讀取而加以設(shè)定。由控制電路11控制的高電壓產(chǎn)生電路13產(chǎn)生用于數(shù)據(jù)改寫、擦除、讀取的經(jīng)升壓的高電壓或中間電壓。

數(shù)據(jù)輸入輸出緩沖器50用于數(shù)據(jù)的輸入輸出及命令與地址信號的輸入。即，經(jīng)由輸入輸出緩沖器50、數(shù)據(jù)線52及鎖存電路(l2)14b，在輸入輸出端子51與頁面緩沖電路14之間進(jìn)行數(shù)據(jù)的轉(zhuǎn)送。自輸入輸出端子51輸入的地址信號保持在地址寄存器18中，并發(fā)送至列解碼器12及行解碼器15加以解碼。自輸入輸出端子51也輸入動作控制的命令。所輸入的命令經(jīng)解碼而保持在命令寄存器17，由此對控制電路11進(jìn)行控制。將芯片致能信號ceb、命令鎖存致能信號cle、地址鎖存致能信號ale、寫入致能信號web、讀取致能信號reb等外部控制信號經(jīng)由控制信號輸入端子53擷取至動作邏輯控制器19，并根據(jù)動作模式產(chǎn)生內(nèi)部控制信號。內(nèi)部控制信號是用于輸入輸出緩沖器50中的數(shù)據(jù)鎖存、轉(zhuǎn)送等的控制，其被發(fā)送至控制電路11，進(jìn)而進(jìn)行動作控制。

圖5是表示圖4的快閃存儲器的數(shù)據(jù)擦除時的各電極的施加電壓的縱剖面圖。圖5中，p型半導(dǎo)體基板1、n阱2及p阱3以及各電極是與圖1同樣地形成，但特征為在以下方面不同。

(1)對虛擬字線dwls施加電壓vdwl1來代替電壓vdwl。

(2)對虛擬字線dwld施加電壓vdwl2來代替電壓vdwl。

(3)對邊緣區(qū)域的字線wl0、字線wl1施加電壓vea、電壓veb，對邊緣區(qū)域的字線wl30、字線wl31施加電壓vec、電壓ved。

(4)對邊緣區(qū)域以外的偶數(shù)的字線wl2、字線wl4、……、字線wl28施加電壓vee。

(5)對邊緣區(qū)域以外的奇數(shù)的字線wl1、字線wl3、……、字線wl29施加電壓veo。

此處，施加電壓的一例如下。

vea＝ved＝0v～0.5v

veb＝vec＝0v～0.5v

vee＝0.3v～0.5v

veo＝0.3v～0.5v

vers＝15v～25v

因此，鑒于圖2及圖3的見解，奇數(shù)的字線用施加電壓veo較佳為以較偶數(shù)的字線用施加電壓vee例如低0.1v～0.5v的方式而設(shè)定。在圖1的現(xiàn)有例中，電壓vea是用于邊緣區(qū)域中的最邊緣的兩根字線wl0、字線wl31，邊緣區(qū)域以外的字線的施加電壓是在偶數(shù)或奇數(shù)上無電壓差地施加有電壓vee，但在本實(shí)施方式中，則考慮到圖2及圖3的見解的效果，特征在于邊緣區(qū)域以外的中央?yún)^(qū)域的字線的施加電壓是依存于偶數(shù)或奇數(shù)具有電壓差而施加有電壓vee、電壓veo。

又，在本實(shí)施方式中，在存儲器陣列的緣端部的兩邊緣區(qū)域的各兩根字線wl0、字線wl1、字線wl30、字線wl31上，分別使用與中央?yún)^(qū)域的字線的施加電壓vee、施加電壓veo不同的施加電壓。此處，是設(shè)為存儲器陣列的緣端部的兩邊緣區(qū)域的各兩根字線wl0、字線wl1、字線wl30、wl31，但本發(fā)明并不限定于此，也可在各兩端在一根或三根字線上使用與中央?yún)^(qū)域的字線的施加電壓vee、施加電壓veo不同的施加電壓。在本實(shí)施方式中已揭示在存儲單元串mc上連接32存儲單元的情況，但并不限定于此，也可為64存儲單元等更大的串聯(lián)數(shù)，此時邊緣區(qū)域也變大。此外，如圖5所示，字線wl0是經(jīng)由虛擬字線dwls與選擇柵極線sgs鄰接而設(shè)置，字線wl31是經(jīng)由虛擬字線dwld與選擇柵極線sgd鄰接而設(shè)置。并且，緣端部的字線也可如本實(shí)施方式般除了wl0、wl31以外，也可包含字線wl1、字線wl30。

圖6是表示圖4的快閃存儲器的數(shù)據(jù)擦除程序時的驗證動作的電路圖。在圖6中，mc是nand型存儲單元串，blse是偶數(shù)的位線gbl0、位線gbl2、……的選擇信號，blso是奇數(shù)的位線gbl1、位線gbl3、……的選擇信號。

此處，存儲單元串mc的活性層區(qū)域的寬度及浮動?xùn)艠O的寬度存在如上所述，因雙重圖案化而具有偶數(shù)及奇數(shù)的依存性的差異，此差異也會對擦除時的閾值電壓vth造成影響。圖2的圖的數(shù)據(jù)雖然其差異小，但大大依存于快閃存儲器芯片的晶片及/或晶片批組(lot)。所述差由于字線wl為共用，因此無法通過擦除時的字線電壓vwl來補(bǔ)償。所述差可通過改變驗證的條件設(shè)定來補(bǔ)償。例如，驗證時的字線電壓vwl較佳為在偶數(shù)頁面與奇數(shù)頁面之間進(jìn)行變更。作為其他方法，可利用通常的數(shù)據(jù)讀取時(使源極線接地，自頁面緩沖電路14對位線進(jìn)行預(yù)充電而讀取數(shù)據(jù))的位線gbl的放電時間、或逆向讀取時(在gbl＝0v時自源極線sl對位線進(jìn)行充電)的位線gbl的充電時間來實(shí)質(zhì)上補(bǔ)償所述差?；蛘?，也可利用對位線進(jìn)行預(yù)充電而讀取數(shù)據(jù)的數(shù)據(jù)讀取時的位線的預(yù)充電時間，或利用對位線進(jìn)行預(yù)充電而讀取數(shù)據(jù)的數(shù)據(jù)讀取時的位線的感測電壓來補(bǔ)償所述差。

即，在本實(shí)施方式中，在擦除數(shù)據(jù)程序時的驗證條件也可以如下方式來設(shè)定，即，針對偶數(shù)的位線的存儲單元與奇數(shù)的位線的存儲單元使如下條件之中的至少一個不同：

(1)字線電壓vwl；

(2)對位線進(jìn)行預(yù)充電而讀取數(shù)據(jù)的數(shù)據(jù)讀取時的位線的放電時間；

(3)在逆向數(shù)據(jù)讀取時當(dāng)自源極線進(jìn)行充電而進(jìn)行數(shù)據(jù)讀取的位線的充電時間；

(4)對位線進(jìn)行預(yù)充電而讀取數(shù)據(jù)的數(shù)據(jù)讀取時的位線的預(yù)充電時間；以及

(5)對位線進(jìn)行預(yù)充電而讀取數(shù)據(jù)的數(shù)據(jù)讀取時的位線的感測電壓。

圖6表示通過所述逆向讀取而進(jìn)行的奇數(shù)頁面的驗證，擦除時的驗證(數(shù)據(jù)已擦除時的確認(rèn))是分成奇數(shù)頁面的驗證與偶數(shù)頁面的驗證兩個動作。例如，將某字線電壓vwl設(shè)定為0v以進(jìn)行偶數(shù)頁面的驗證，且設(shè)定為例如0.2v以進(jìn)行奇數(shù)頁面的驗證。即，其原因在于根據(jù)圖2的圖的特性，奇數(shù)頁面的擦除慢于偶數(shù)頁面的擦除。

圖7是表示用于圖4的快閃存儲器的晶片測試處理的流程圖。以下，一面參照圖7來記載電壓設(shè)定的一例，一面對所述晶片測試處理進(jìn)行說明。

在圖7的步驟s1中，對所有存儲單元串mc編程為數(shù)據(jù)「0」而測定寫入時間。本步驟兼作用以在下一個步驟中測定擦除特性的前處理，但所述寫入時間數(shù)據(jù)是用于確定寫入條件設(shè)定的參數(shù)，與擦除的參數(shù)無關(guān)。

具體而言，利用增量階躍脈沖編程(incrementalsteppulseprogram，ispp)法，對存儲單元陣列10之中的若干個塊的所有頁面測定以下各項而計算出實(shí)際使用的寫入開始電壓vstart。此處，記錄存儲單元最初的10位的閾值超過驗證電壓pv時的字線電壓vpn，開始電壓vstart是由例如開始電壓vstart＝電壓vpn的平均值-2v來確定。此外，在本例中是使用所有頁面的電壓vpn的平均值，但本發(fā)明并不限定于此，也可使用所有頁面的電壓vpn的最小值。

在步驟s2中擦除若干個塊的存儲單元串mc的數(shù)據(jù)(vth＜0v)而對四個情況a～情況d測定閾值電壓vth。此處，四個情況如下。

(情況a)偶數(shù)的字線、偶數(shù)的位線。

(情況b)偶數(shù)的字線、奇數(shù)的位線。

(情況c)奇數(shù)的字線、偶數(shù)的位線。

(情況d)奇數(shù)的字線、奇數(shù)的位線。

具體而言，針對若干個塊測定以下各項并利用其平均值計算出實(shí)際使用的偏位(offset)值。首先，利用增量階躍脈沖擦除(incrementalsteppulseerase，ispe)法，例如利用開始電壓vstart＝14v、階躍電壓vstep＝0.2v、擦除驗證電壓ev＝0v消除數(shù)據(jù)，直至頁面32(存儲器串的中央的wl線)的50％的位的閾值電壓vth達(dá)到0v以下為止。然后，對所述四個情況測定位的閾值電壓vth，所述位具有第10大的閾值電壓vth。具體順序如下。

(1)讀取頁面0的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為vth0。此處，可獲得若干個塊的頁面0的數(shù)據(jù)，因此加入取平均值的操作。(以下相同)

(2)讀取頁面1的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為vth1。

(3)讀取頁面2的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為vth2。

(4)讀取頁面3的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為vth3。

(5)讀取頁面4、頁面8、頁面12、……、頁面56的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為情況a的閾值電壓vthee。

(6)讀取頁面5、頁面9、頁面13、……、頁面57的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為情況b的閾值電壓vtheo。

(7)讀取頁面6、頁面10、頁面14、……、頁面58的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為情況c的閾值電壓vthoe。

(8)讀取頁面7、頁面11、頁面15、……、頁面59的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為情況d的閾值電壓vthoo。

(9)讀取頁面60的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為vth60。

(10)讀取頁面61的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為vth61。

(11)讀取頁面62的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為vth62。

(12)讀取頁面63的數(shù)據(jù)，測定所述第10大的閾值電壓vth的平均值作為vth63。

其次，基于在步驟s3中所測定的閾值電壓vth確定偏位值，在步驟s4中將確定的偏位值作為擦除電壓等模型數(shù)據(jù)的一部分儲存至存儲寄存器16，并且結(jié)束所述處理。然后，在寫入、擦除及讀取的動作參數(shù)(模型數(shù)據(jù))全部聚齊之后，將存儲寄存器16的數(shù)據(jù)寫入至存儲單元陣列的熔絲數(shù)據(jù)儲存區(qū)域。

具體而言，例如，當(dāng)測定數(shù)據(jù)為vth1＝vth63＝0.5v，vth0＝vth62＝0.6v，vth2＝vth3＝vth60＝vth61＝1.2v，vthee＝0.8v，vtheo＝0.9v，vthoe＝1.1v，vthoo＝0.95v時，所述偏位值可獲得vea＝0.6v，veb＝0.0v，vee＝0.3v，veo＝0.1v，vec＝0.0v，ved＝0.6v，若施加這些電壓而進(jìn)行擦除，則可在大致擦除后使閾值電壓vth均衡化，從而將不均抑制在大致0.1v。(可去除圖3中的閾值的偏離。)

這意味著擦除最慢的是vth2、vth3、vth60、vth61＝1.2v，且vthee＝0.8v的擦除速度快0.4v，因此相反地對電壓vee施加0.3v而使擦除變慢。并非0.4v的原因在于，相同字線的閾值電壓vtheo的存儲單元的擦除會變淺，因此與此方面相適應(yīng)。

此處，例如，若考慮相同字線上的vth0及vth1，則當(dāng)設(shè)為vea＝0.6v時在擦除后閾值電壓vth1(字線wl0、奇數(shù)的位線、頁面1)加深0.1v，但若對此進(jìn)行補(bǔ)償，則只要將頁面1的驗證電壓設(shè)為0.1v而非0v即可。

接著，代入這些條件而進(jìn)行數(shù)據(jù)擦除，測定針對若干個塊的通過擦除驗證電壓ev的擦除電壓vep，并且將擦除開始電壓vstart例如設(shè)為vep-4v。然后，將所述偏位值及擦除開始電壓vstart儲存至存儲寄存器，從而結(jié)束擦除的特性測定及參數(shù)設(shè)定。

此處，擦除特性測定是以頁面32的50％的位的閾值vth達(dá)到0v以下的點(diǎn)為基準(zhǔn)，測定各頁面的位的閾值，所述位具有第10大的閾值，但本發(fā)明并不限定于此，例如，也可以擦除最快的頁面的99％的位達(dá)到例如閾值0v以下的點(diǎn)為基準(zhǔn)，或針對各頁面測定相當(dāng)于3σ的位達(dá)到閾值0v以下的擦除電壓而使用。又，是將階躍電壓設(shè)為0.2v，但如下方法也較佳，即，首先以0.5v開始，在接近于目標(biāo)值之后變?yōu)?.1v而提高精度。

圖8是表示用于圖4的快閃存儲器的電源導(dǎo)通時處理的流程圖。在圖8的步驟s11中，當(dāng)將電源導(dǎo)通時，控制電路11自存儲單元陣列的熔絲數(shù)據(jù)儲存區(qū)域讀取模型數(shù)據(jù)，并轉(zhuǎn)送至存儲寄存器16加以儲存。然后，在步驟s12中，自存儲寄存器16讀取擦除電壓等的模型數(shù)據(jù)，將所讀取的模型數(shù)據(jù)設(shè)定為動作條件而使存儲器運(yùn)行。

如以上所說明，根據(jù)本實(shí)施方式，在偶數(shù)的字線及奇數(shù)的字線上利用不同的字線電壓來擦除數(shù)據(jù)，因此可根據(jù)數(shù)據(jù)擦除的閾值電壓特性進(jìn)行數(shù)據(jù)擦除，從而與現(xiàn)有技術(shù)相比能夠以高精度最佳化地擦除數(shù)據(jù)。

此處，現(xiàn)有的擦除是對已寫有數(shù)據(jù)的塊施加擦除電壓，即，存儲單元是在數(shù)據(jù)為1(擦除狀態(tài))的單元及數(shù)據(jù)為0(寫入狀態(tài))的單元混合存在的狀態(tài)下施加有擦除電壓。在fn隧道效應(yīng)中，雖說擦除后的閾值不依存于初始的閾值來確定，但殘留有浮動?xùn)艠O間的耦合的效應(yīng)，因此并不完善。因此，如圖9的擦除前預(yù)先寫入處理所示，進(jìn)行擦除前寫入(s21)，并施加擦除電壓并反復(fù)進(jìn)行驗證(s22)。由此，使擦除電壓施加前的閾值大概相一致，由此可進(jìn)一步提高擦除后的閾值分布的均勻性。擦除前寫入不需要驗證，并且是選擇所有字線來進(jìn)行，因此大約100微秒即可完成，擦除為2毫秒左右，因此大致不成問題。

在以上的實(shí)施方式中，已對nand型快閃存儲器進(jìn)行了說明，但本發(fā)明并不限定于此，而可應(yīng)用于應(yīng)用有雙重圖案化技術(shù)的或非(notor，nor)型快閃存儲器等各種非易失性半導(dǎo)體存儲設(shè)備中。

在以上的實(shí)施方式中，控制電路10是通過對存儲單元陣列的規(guī)定的塊施加規(guī)定的擦除電壓來進(jìn)行數(shù)據(jù)的擦除，但本發(fā)明并不限定于此，在例如nor型快閃存儲器等各種非易失性半導(dǎo)體存儲設(shè)備中，也可通過對存儲單元陣列的規(guī)定區(qū)域施加規(guī)定的擦除電壓來進(jìn)行數(shù)據(jù)的擦除。

在以上的實(shí)施方式中，也可針對擦除時的位線的施加電壓，將偶數(shù)的位線設(shè)為偶數(shù)的全局位線，將奇數(shù)的位線設(shè)為奇數(shù)的全局位線。

本發(fā)明與專利文獻(xiàn)1～專利文獻(xiàn)5的不同點(diǎn)。

本發(fā)明的特征在于在偶數(shù)的字線及奇數(shù)的字線上利用不同的字線電壓來對數(shù)據(jù)進(jìn)行擦除動作，但在專利文獻(xiàn)1～專利文獻(xiàn)5中關(guān)于所述特征，既無揭示也無暗示。

[產(chǎn)業(yè)上的可利用性]

如以上所詳述，與本發(fā)明的現(xiàn)有技術(shù)相比可使應(yīng)用有雙重圖案化技術(shù)的非易失性半導(dǎo)體存儲設(shè)備的擦除動作最佳化。