一種16比特ddr sdram接口的制作方法
【專利摘要】一種16比特DDRSDRAM接口，所述的16比特DDRSDRAM接口上設置有一對差分DQS管腳，所述的一對差分DQS管腳可以是HDQS和HDQS#，此時芯片在低8比特的讀寫數(shù)據(jù)通路上增加延時控制；所述的一對差分DQS管腳也可以是LDQS和LDQS#，此時芯片在高8比特的讀寫數(shù)據(jù)通路上增加延時控制；本發(fā)明減少管腳數(shù)目意味產(chǎn)品成本更低或是產(chǎn)品可以提供更多功能而得以提高產(chǎn)品價值。減少管腳數(shù)目也減少了芯片面積和成本，減少工作電流和工作噪聲，提高芯片性能。
【專利說明】—種16比特DDR SDRAM接口
【技術領域】
[0001]本發(fā)明所述的技術方案涉及一種16比特DDR SDRAM接口，屬于芯片【技術領域】。
【背景技術】
[0002]DDR SDRAM (雙倍速同步動態(tài)隨機存儲器，以下簡稱DDR)通用規(guī)格有4比特位寬，8比特位寬和16比特位寬等。4比特位寬和8比特位寬的顆粒有I對共2個差分DQS (數(shù)據(jù)選通)管腳。16比特位寬的顆粒有2對共4個差分DQS管腳，LDQS (正低數(shù)據(jù)選通)，LDQS#(負低數(shù)據(jù)選通)，HDQS (正高數(shù)據(jù)選通)和HDQS# (負高數(shù)據(jù)選通)。L表示低8比特；H表示高8比特；沒有#后綴表示正有效;#后綴表示負有效。LDQS與LDQS#構成I對低數(shù)據(jù)位選通差分信號，HDQS，HDQS#構成I對高數(shù)據(jù)位選通差分信號。
[0003]LDQS為D[7:0]提供數(shù)據(jù)選通功能；HDQS為D[15:8]提供數(shù)據(jù)選通功能。圖1所示:目前16比特位寬DDR接口需要提供2對共4個數(shù)據(jù)選通管腳即LDQS，LDQS#，HDQS及HDQS#與DDR SDRAM相對應的管腳連接。
[0004]16比特位寬的DDR SDRAM使用到了 LDQS，LDQS#，HDQS和HDQS#共4個數(shù)據(jù)選通
管腳，所需管腳數(shù)目較多。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于克服上述存在的不足，提供管腳數(shù)目少、芯片面積小、成本低的DDR SDRAM 接口。
[0006]本發(fā)明的目的是通過如下技術方案來完成的，一種16比特DDR SDRAM接口，所述的16比特DDR SDRAM接口上設置有一對差分DQS管腳，所述的一對差分DQS管腳可以是HDQS和HDQS#，此時芯片在低8比特的讀寫數(shù)據(jù)通路上增加延時控制；所述的一對差分DQS管腳也可以是LDQS和LDQS#，此時芯片在高8比特的讀寫數(shù)據(jù)通路上增加延時控制。
[0007]本發(fā)明針對包含2對DQS差分管腳的DDR接口，取消I對DQS差分管腳，只需2個數(shù)據(jù)選通管腳?？梢匀∠鸏DQS和LDQS#。也可以取消HDQS和HDQS#。為便于說明，取消LDQS，LDQS#，保留 HDQS，HDQSS0
[0008]在連接DDR顆粒與DDR接口芯片的PCB (印刷電路板)上，DDR顆粒的LDQS與HDQS相連接再與DDR接口的HDQS相連接；DDR顆粒的LDQS#與HDQS#相連接再與DDR接口的HDQS#相連接。
[0009]連接線上可以串接電阻以限制最大電流，也可以不串接電阻。
[0010]在DDR接口內(nèi)對D [7:0]增加讀延時鏈和寫延時鏈。D [7:0]的讀時鐘使用HDQS。讀延時鏈用于調(diào)整DDR接口內(nèi)D[7:0]與HDQS的時序關系，保證D[7:0]能被HDQS正確采樣。寫延時鏈用于調(diào)整DDR顆粒上D [7:0]與HDQS的時序關系。
[0011]延時控制寄存器用于保存延時調(diào)整參數(shù)。延時調(diào)整參數(shù)用于控制讀延時鏈與寫延時鏈的延時。
[0012]本發(fā)明減少管腳數(shù)目意味產(chǎn)品成本更低或是產(chǎn)品可以提供更多功能而得以提高產(chǎn)品價值。減少管腳數(shù)目也減少了芯片面積和成本，減少工作電流和工作噪聲，提高芯片性倉泛。
【專利附圖】

【附圖說明】
[0013]圖1為連接DDR顆粒與DDR接口的原理圖；
圖2為DDR接口結構原理圖。
【具體實施方式】
[0014]一種16比特DDR SDRAM接口，所述的16比特DDR SDRAM接口上設置有一對差分DQS管腳，所述的一對差分DQS管腳可以是HDQS和HDQS#，此時芯片在低8比特的讀寫數(shù)據(jù)通路上增加延時控制；所述的一對差分DQS管腳也可以是LDQS和LDQS#，此時芯片在高8比特的讀寫數(shù)據(jù)通路上增加延時控制。
[0015]如圖2所示:PCB上連接DDR顆粒與DDR接口芯片，在DDR開始正常工作之前對延時進行調(diào)整。調(diào)整的方法是先調(diào)整寫操作，再調(diào)整讀操作。
[0016]寫操作的調(diào)整方法是從小到大掃描延時控制寄存器的寫延時控制值，同時使用示波器觀察DQS與數(shù)據(jù)位的時序關系。選擇DQS信號的變化邊沿在數(shù)據(jù)位連續(xù)變化邊沿的最中間時的延時控制字作為延時控制寄存器的寫延時控制字。
[0017]讀操作的調(diào)整方法是:
1)向DDR特定地址寫入特定的數(shù)據(jù)；
2)令延時控制寄存器的讀延時控制字為最小值；
3)向DDR相同地址讀數(shù)據(jù)并將讀出的數(shù)據(jù)與寫入的數(shù)據(jù)進行比較，比較結果正確時計此時的延時控制字為有效；比較結果不正確時計此時的延時控制字為無效；
4)增加讀延時控制字，并重復第3步驟直到遍歷完所有讀延時控制字；
5)掃描結束后在有效的延時控制子中選擇；選擇的控制子位于有效控制子的最中間。如延時控制字3，4，5，6，7為有效控制字，2,8為無效控制字，則選擇5作為讀延時控制字。
[0018]應該理解的是上述實例只是對本發(fā)明的說明，而不是對本發(fā)明的限制，任何不超出本發(fā)明實質(zhì)精神范圍內(nèi)的發(fā)明創(chuàng)造，均落入本發(fā)明的保護范圍之內(nèi)。
【權利要求】
1.一種16比特DDR SDRAM接口，其特征在于所述的16比特DDR SDRAM接口上設置有一對差分DQS管腳，所述的一對差分DQS管腳可以是HDQS和HDQS#，此時芯片在低8比特的讀寫數(shù)據(jù)通路上增加延時控制；所述的一對差分DQS管腳也可以是LDQS和LDQS#，此時芯片在高8比特的讀寫數(shù)據(jù)通路上增加延時控制。
【文檔編號】G11C11/4093GK103700394SQ201310650900
【公開日】2014年4月2日 申請日期:2013年12月8日 優(yōu)先權日:2013年12月8日
【發(fā)明者】梁駿, 黃鳳嬌, 王洪海, 葉劍兵, 葉豐 申請人:杭州國芯科技股份有限公司