存儲(chǔ)器和存儲(chǔ)系統(tǒng)的制作方法
【專(zhuān)利摘要】一種存儲(chǔ)器可以包括：第一單元陣列至第N單元陣列，被配置成包括多個(gè)存儲(chǔ)器單元；以及一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)，分別與第一單元陣列至第N單元陣列相對(duì)應(yīng)，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至第一單元陣列至第N單元陣列/從第一單元陣列至第N單元陣列輸出數(shù)據(jù)。
【專(zhuān)利說(shuō)明】存儲(chǔ)器和存儲(chǔ)系統(tǒng)
[0001] 相關(guān)申請(qǐng)的交叉引用
[0002] 本申請(qǐng)要求2013年5月31日提交的申請(qǐng)?zhí)枮?0-2013-0062409的韓國(guó)專(zhuān)利申請(qǐng) 的優(yōu)先權(quán)，其全部?jī)?nèi)容通過(guò)引用合并于此。

【技術(shù)領(lǐng)域】
[0003] 本發(fā)明的示例性實(shí)施方式涉及存儲(chǔ)器和存儲(chǔ)系統(tǒng)，所述存儲(chǔ)器和存儲(chǔ)系統(tǒng)可以減 小傳送數(shù)據(jù)的通孔和線(xiàn)的負(fù)載，并且減小輸入至數(shù)據(jù)輸入/輸出焊盤(pán)的數(shù)據(jù)/從數(shù)據(jù)輸入 /輸出焊盤(pán)輸出的數(shù)據(jù)的歪斜（skew)。

【背景技術(shù)】
[0004] 存儲(chǔ)器可以包括將多個(gè)存儲(chǔ)器單元設(shè)置成陣列的多個(gè)單元陣列。一個(gè)或更多個(gè)這 種單元陣列可以形成存儲(chǔ)體。存儲(chǔ)器還可以包括多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)，以將數(shù)據(jù)輸入 至選自多個(gè)存儲(chǔ)體中的一個(gè)存儲(chǔ)體/從選自多個(gè)存儲(chǔ)體中的一個(gè)存儲(chǔ)體輸出數(shù)據(jù)。
[0005] 圖1是說(shuō)明現(xiàn)有的存儲(chǔ)器的配置的框圖。
[0006] 如圖1中所示，存儲(chǔ)器可以包括：多個(gè)存儲(chǔ)體BK1至BK8、多個(gè)數(shù)據(jù)輸入/輸出焊 盤(pán)PAD1至PAD8、數(shù)據(jù)輸入電路IN_CIR、以及數(shù)據(jù)輸出電路0UT_CIR。
[0007] 將參照?qǐng)D1來(lái)描述現(xiàn)有的存儲(chǔ)器的操作。
[0008] 在以下描述中，將描述每當(dāng)輸入伴隨數(shù)據(jù)的輸入/輸出的命令時(shí)，將八個(gè)數(shù)據(jù)片 段輸入至所述多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PAD8中的每個(gè)/從所述多個(gè)數(shù)據(jù)輸入/輸 出焊盤(pán)PAD1至PAD8中的每個(gè)輸出八個(gè)數(shù)據(jù)片段的情況(也就是說(shuō)，每當(dāng)輸入伴隨數(shù)據(jù)的輸 入/輸出的命令時(shí)，64個(gè)數(shù)據(jù)片段被輸入至存儲(chǔ)器/從存儲(chǔ)器中輸出）。
[0009] (1)數(shù)據(jù)輸入操作（寫(xiě)入操作）
[0010] 數(shù)據(jù)DATA與地址ADD以及伴隨數(shù)據(jù)DATA的輸入的寫(xiě)入命令WT -起，經(jīng)由所述多 個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PAD8輸入。在這種情況下，八個(gè)數(shù)據(jù)片段被串行輸入至每 個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)。輸入至所述多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PAD8的64個(gè)數(shù)據(jù) 片段在數(shù)據(jù)輸入電路IN_CIR被串并轉(zhuǎn)換。然后這64個(gè)數(shù)據(jù)片段被加載到全局總線(xiàn)GI0_ BUS上，以傳送至所述多個(gè)存儲(chǔ)體BK1至BK8之中的由地址選中的存儲(chǔ)體。所述多個(gè)存儲(chǔ)體 BK1至BK8之中的由地址選中的存儲(chǔ)體可以產(chǎn)生一個(gè)或更多個(gè)選擇信號(hào)YI，以在多個(gè)存儲(chǔ) 器單元之中選擇要利用地址ADD來(lái)儲(chǔ)存經(jīng)由全局總線(xiàn)GI0_BUS接收的數(shù)據(jù)DATA的存儲(chǔ)器 單元，以及可以將數(shù)據(jù)DATA寫(xiě)入由選擇信號(hào)?選中的存儲(chǔ)器單元。
[0011] (2)數(shù)據(jù)輸出操作(讀取操作）
[0012] 當(dāng)施加讀取命令RD時(shí)，所述多個(gè)存儲(chǔ)體ΒΚ1至ΒΚ8中的響應(yīng)于地址ADD而被選中 的存儲(chǔ)體可以產(chǎn)生用于在多個(gè)存儲(chǔ)器單元之中選擇要輸出數(shù)據(jù)的存儲(chǔ)器單元的選擇信號(hào) YI。由選擇信號(hào)YI選中的存儲(chǔ)器單元的數(shù)據(jù)可以被讀取并加載到全局總線(xiàn)GI0_BUS上。全 局總線(xiàn)GI0_BUS上的數(shù)據(jù)可以被傳送至數(shù)據(jù)輸出電路0UT_CIR、可以被并串轉(zhuǎn)換、然后可以 經(jīng)由所述多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PAD8輸出至存儲(chǔ)器的外部。
[0013] 在存儲(chǔ)器中，所述多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PADS被聚集在特定的位置(例 如，在圖1的情況下焊盤(pán)被聚集在存儲(chǔ)器的左部)。因此，為了將數(shù)據(jù)從所述多個(gè)數(shù)據(jù)輸入/ 輸出焊盤(pán)PAD1至PAD8傳送至所述多個(gè)存儲(chǔ)體BK1至BK8中的選中的存儲(chǔ)體、或者將從選 中的存儲(chǔ)體輸出的數(shù)據(jù)傳送至所述多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)PAD 1至PAD8，用于傳送數(shù)據(jù)的 全局總線(xiàn)GI0_BUS的長(zhǎng)度長(zhǎng)，并且其負(fù)載大。


【發(fā)明內(nèi)容】

[0014] 一種示例性存儲(chǔ)器可以包括：第一單元陣列至第N單元陣列，被配置成包括多個(gè) 存儲(chǔ)器單元；以及一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)，分別 與第一單元陣列至第N單元陣列相對(duì)應(yīng)，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán) 至第N數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至第一單元陣列至第N單元陣列/從第一 單元陣列至第N單元陣列輸出數(shù)據(jù)。
[0015] 一種示例性存儲(chǔ)器可以包括：第一單元陣列，包括第一多個(gè)存儲(chǔ)器單元；第二單 元陣列，包括第二多個(gè)存儲(chǔ)器單元；一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)，分別與第一單 元陣列相對(duì)應(yīng)，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至 第一單元陣列/從第一單元陣列輸出數(shù)據(jù)；以及一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)，分 別與第二單元陣列相對(duì)應(yīng)，其中，所述一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將 數(shù)據(jù)輸入至第二單元陣列/從第二單元陣列輸出數(shù)據(jù)。
[0016] 一種示例性存儲(chǔ)系統(tǒng)可以包括：第一存儲(chǔ)器芯片，包括第一單元陣列至第N單元 陣列，每個(gè)單元陣列包括多個(gè)存儲(chǔ)器單元；第二存儲(chǔ)器芯片，層疊在第一存儲(chǔ)器芯片上，包 括第一單元陣列至第N單元陣列，每個(gè)單元陣列包括多個(gè)存儲(chǔ)器單元，以及要被層疊在第 一存儲(chǔ)器芯片上；以及一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)， 分別與第一存儲(chǔ)器芯片的第一單元陣列至第N單元陣列和第二存儲(chǔ)器芯片的第一單元陣 列至第N單元陣列相對(duì)應(yīng)，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸 入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至第一存儲(chǔ)器芯片的第一單元陣列至第N單元陣列和第 二存儲(chǔ)器芯片的第一單元陣列至第N單元陣列/從第一存儲(chǔ)器芯片的第一單元陣列至第N 單元陣列和第二存儲(chǔ)器芯片的第一單元陣列至第N單元陣列輸出數(shù)據(jù)。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0017] 圖1是說(shuō)明現(xiàn)有的存儲(chǔ)器的配置的圖；
[0018] 圖2是說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施方式的存儲(chǔ)器的配置的圖；
[0019] 圖3是說(shuō)明根據(jù)本發(fā)明的另一個(gè)實(shí)施方式的存儲(chǔ)器的配置的圖；
[0020] 圖4是說(shuō)明根據(jù)本發(fā)明的另一個(gè)實(shí)施方式的存儲(chǔ)器的配置的圖；
[0021] 圖5是說(shuō)明根據(jù)本發(fā)明的另一個(gè)實(shí)施方式的存儲(chǔ)器的配置的圖；
[0022] 圖6是說(shuō)明根據(jù)本發(fā)明的另一個(gè)實(shí)施方式的存儲(chǔ)器的配置的圖；以及
[0023] 圖7是說(shuō)明根據(jù)本發(fā)明的另一個(gè)實(shí)施方式的存儲(chǔ)系統(tǒng)的配置的圖。

【具體實(shí)施方式】
[0024] 下面將參照附圖更詳細(xì)地描述各種實(shí)施方式。然而，本發(fā)明可以用不同的方式實(shí) 施，而不應(yīng)解釋為局限于本文所列的實(shí)施方式。確切地說(shuō)，提供這些實(shí)施方式使得本公開(kāi)充 分與完整，并向本領(lǐng)域技術(shù)人員充分傳達(dá)本發(fā)明的范圍。在本公開(kāi)中，相同的附圖標(biāo)記在本 發(fā)明的各種附圖和實(shí)施方式中表示相似的部分。
[0025] 附圖并不一定按比例繪制，并且在某些情況下，為了清楚地示出實(shí)施方式的特征 可能對(duì)比例做夸大處理。當(dāng)提及第一層在第二層"上"或在襯底"上"時(shí)，其不僅涉及第一 層直接形成在第二層上或在襯底上的情況，還涉及在第一層與第二層之間或在第一層與襯 底之間存在第三層的情況。
[0026] 圖2是說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施方式的存儲(chǔ)器的配置的圖。
[0027] 如圖2中所示，存儲(chǔ)器可以包括第一單元陣列210和第二單元陣列220。第一單元 陣列210和第二單元陣列220可以包括多個(gè)存儲(chǔ)器單元CELL。一個(gè)或更多個(gè)第一數(shù)據(jù)輸入 /輸出焊盤(pán)PAD1可以將數(shù)據(jù)輸入至第一單元陣列210/從第一單元陣列210輸出數(shù)據(jù)。被 配置成與第二單元陣列220相對(duì)應(yīng)的一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)PAD2可以將 數(shù)據(jù)輸入至第二單元陣列220/從第二單元陣列220輸出數(shù)據(jù)。另外，存儲(chǔ)器可以包括第一 行控制單元211和第一列控制單元212以控制將數(shù)據(jù)輸入至第一單元陣列210的多個(gè)存儲(chǔ) 器單元CELL/從第一單元陣列210的多個(gè)存儲(chǔ)器單元CELL輸出數(shù)據(jù)，以及可以包括第二行 控制單元221和第二列控制單元222以控制將數(shù)據(jù)輸入至第二單元陣列220的多個(gè)存儲(chǔ)器 單元CELL/從第二單元陣列220的多個(gè)存儲(chǔ)器單元CELL輸出數(shù)據(jù)。第一行控制單元211、 第一列控制單元212、第二行控制單元221、以及第二列控制單元222的數(shù)據(jù)輸入/輸出可 以基于命令A(yù)CT、WT或RD、或者地址ADD。所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1 被設(shè)置成與第一單元陣列210相鄰，而所述一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)PAD2被 設(shè)置成與第二單元陣列220相鄰。圖2說(shuō)明僅存在一個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1和 一個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)PAD2的實(shí)例。
[0028] 地址ADD可以包括行地址以從多個(gè)字線(xiàn)WL之中選擇一個(gè)或更多個(gè)字線(xiàn)，以及包括 列地址以從多個(gè)位線(xiàn)BL之中選擇一個(gè)或更多個(gè)位線(xiàn)。
[0029] 將參照?qǐng)D2來(lái)描述存儲(chǔ)器的操作。
[0030] 如果存儲(chǔ)器接收到伴隨數(shù)據(jù)的輸入的寫(xiě)入命令WT，則存儲(chǔ)器可以將分別經(jīng)由數(shù)據(jù) 輸入/輸出焊盤(pán)PAD1和PAD2輸入的寫(xiě)入數(shù)據(jù)DATA1和DATA2寫(xiě)入由地址ADD選中的存儲(chǔ) 器單元。如果存儲(chǔ)器接收到伴隨數(shù)據(jù)的輸出的讀取命令RD，則存儲(chǔ)器可以將由地址ADD選 中的存儲(chǔ)器單元的輸出數(shù)據(jù)DATA1和DATA2輸出至所述一個(gè)或更多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán) PAD1和PAD2中的相應(yīng)一個(gè)。一般地，寫(xiě)入命令WT和讀取命令RD在用于激活字線(xiàn)WL的激 活命令A(yù)CT輸入之后輸入。
[0031] 第一單元陣列210可以包括第一子單元陣列SUB1至第Μ子單元陣列SUBM，每個(gè)子 單元陣列可以包括多個(gè)存儲(chǔ)器單元CELL。這里，第一子單元陣列SUB1至第Μ子單元陣列 SUBM可以對(duì)應(yīng)于存儲(chǔ)體，所述存儲(chǔ)體由地址ADD中包括的存儲(chǔ)體地址BK_ADD來(lái)識(shí)別。第一 單元陣列210中包括的多個(gè)存儲(chǔ)器單元CELL與多個(gè)字線(xiàn)WL和多個(gè)位線(xiàn)BL耦接。
[0032] 第一行控制單元211可以響應(yīng)于激活命令A(yù)CT而將多個(gè)字線(xiàn)WL之中的與地址ADD 相對(duì)應(yīng)的一個(gè)或更多個(gè)字線(xiàn)WL激活。第一列控制單元212可以響應(yīng)于寫(xiě)入命令WT或讀取 命令RD而產(chǎn)生第一選擇信號(hào)?1以選擇與地址ADD相對(duì)應(yīng)的一個(gè)或更多個(gè)位線(xiàn)BL，以及可 以在多個(gè)第一數(shù)據(jù)線(xiàn)L1與第一選擇信號(hào)?1所選中的一個(gè)或更多個(gè)位線(xiàn)BL之間傳送數(shù)據(jù) DATAΙο
[0033] 第一數(shù)據(jù)輸入電路IN_CIR1可以與第一單兀陣列210和第一數(shù)據(jù)輸入/輸出焊盤(pán) PAD1相通，以及可以在數(shù)據(jù)輸入操作期間將從第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1輸入的數(shù)據(jù) DATA1并行布置并且輸入至第一單元陣列210。第一數(shù)據(jù)輸入電路IN_CIR1可以將經(jīng)由第 一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1串行輸入的數(shù)據(jù)DATA1串并轉(zhuǎn)換，以及可以經(jīng)由多個(gè)第一數(shù)據(jù) 線(xiàn)L1來(lái)傳送并行布置的數(shù)據(jù)DATA1。
[0034] 第一數(shù)據(jù)輸出電路0UT_CIR1可以與第一單元陣列210和第一數(shù)據(jù)輸入/輸出焊 盤(pán)PAD1相通，以及可以在數(shù)據(jù)輸出操作期間將從第一單元陣列210輸出的數(shù)據(jù)DATA1串行 布置并且輸出至第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1。第一數(shù)據(jù)輸出電路0UT_CIR1可以將經(jīng)由 多個(gè)第一數(shù)據(jù)線(xiàn)L1并行傳送的數(shù)據(jù)DATA1鎖存并且并串轉(zhuǎn)換，以及在讀取命令RD的施加 經(jīng)過(guò)了預(yù)定時(shí)段的時(shí)間點(diǎn)將串行布置的數(shù)據(jù)DATA1輸出至第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1。
[0035] 第二單元陣列220可以包括第一子單元陣列SUB1至第Μ子單元陣列SUBM，每個(gè)子 單元陣列可以包括多個(gè)存儲(chǔ)器單元CELL。這里，第一子單元陣列SUB1至第Μ子單元陣列 SUBM可以對(duì)應(yīng)于存儲(chǔ)體，所述存儲(chǔ)體由地址ADD中包括的存儲(chǔ)體地址BK_ADD來(lái)識(shí)別。因 此，在第一單元陣列210的第一子單元陣列SUB1至第Μ子單元陣列SUBM與第二單元陣列 220的第一子單元陣列SUB1至第Μ子單元陣列SUBM之間，相互對(duì)應(yīng)的子單元陣列可以是被 包括在同一存儲(chǔ)體中的子單元陣列。例如，第一單元陣列210的第一子單元陣列SUB1和第 二單元陣列220的第一子單元陣列SUB1可以被包括在第一存儲(chǔ)體中。第二單元陣列220 中包括的多個(gè)存儲(chǔ)器單元CELL與多個(gè)字線(xiàn)WL和多個(gè)位線(xiàn)BL耦接。
[0036] 第二行控制單元221可以響應(yīng)于激活命令A(yù)CT而激活多個(gè)字線(xiàn)WL之中的與地址 ADD相對(duì)應(yīng)的一個(gè)或更多個(gè)字線(xiàn)WL。第二列控制單元222可以響應(yīng)于寫(xiě)入命令WT或讀取 命令RD而產(chǎn)生第二選擇信號(hào)?2以選擇與地址ADD相對(duì)應(yīng)的一個(gè)或更多個(gè)位線(xiàn)BL，以及可 以在多個(gè)第二數(shù)據(jù)線(xiàn)L2與第二選擇信號(hào)YI2所選中的一個(gè)或更多個(gè)位線(xiàn)BL之間傳送數(shù)據(jù) DATA2。
[0037] 第二數(shù)據(jù)輸入電路IN_CIR2可以與第二單元陣列220和第二數(shù)據(jù)輸入/輸出焊盤(pán) PAD2相通，以及可以在數(shù)據(jù)輸入操作期間將從第二數(shù)據(jù)輸入/輸出焊盤(pán)PAD2輸入的數(shù)據(jù) DATA2并行布置并且輸入至第二單元陣列220。第二數(shù)據(jù)輸入電路IN_CIR2可以將經(jīng)由第 二數(shù)據(jù)輸入/輸出焊盤(pán)PAD2串行輸入的數(shù)據(jù)DATA2串并轉(zhuǎn)換，以及可以經(jīng)由多個(gè)第二數(shù)據(jù) 線(xiàn)L2來(lái)傳送并行布置的數(shù)據(jù)DATA2。
[0038] 第二數(shù)據(jù)輸出電路0UT_CIR2可以與第二單元陣列220和第二數(shù)據(jù)輸入/輸出焊 盤(pán)PAD2相通，以及可以在數(shù)據(jù)輸出操作期間將從第二單元陣列220輸出的數(shù)據(jù)DATA2串行 布置并且輸出至第二數(shù)據(jù)輸入/輸出焊盤(pán)PAD2。第二數(shù)據(jù)輸出電路0UT_CIR2可以將經(jīng)由 多個(gè)第二數(shù)據(jù)線(xiàn)L2并行傳送的數(shù)據(jù)DATA2鎖存并且并串轉(zhuǎn)換，以及可以在讀取命令RD的 施加經(jīng)過(guò)了預(yù)定時(shí)段的時(shí)間點(diǎn)將串行布置的數(shù)據(jù)DATA2輸出至第二數(shù)據(jù)輸入/輸出焊盤(pán) PAD2。
[0039] 如上所述，第一單元陣列210的第一子單元陣列SUB1至第Μ子單元陣列SUBM和 第二單元陣列220的第一子單元陣列SUB1至第Μ子單元陣列SUBM分別對(duì)應(yīng)于第一存儲(chǔ)體 至第Μ存儲(chǔ)體。因此，通過(guò)地址ADD中包括的存儲(chǔ)體地址BK_ADD，在從第二單元陣列220的 第一子單元陣列SUB1至第Μ子單元陣列SUBM中選擇的同時(shí)，也從第一單元陣列210的第 一子單元陣列SUB1至第Μ子單元陣列SUBM中選擇了一個(gè)子單元陣列。
[0040] 將參照前述的示例性配置來(lái)描述示例性存儲(chǔ)器的總體操作。
[0041] (1)數(shù)據(jù)輸入操作
[0042] 如果激活命令A(yù)CT和地址ADD被施加至存儲(chǔ)器，則可以從第一子單元陣列SUB1至 第Μ子單元陣列SUBM中選擇與存儲(chǔ)體地址BK_ADD相對(duì)應(yīng)的子單元陣列。第一行控制單元 211可以激活選自第一單元陣列210的多個(gè)字線(xiàn)WL中的字線(xiàn)WL。第二行控制單元221可 以激活選自第二單元陣列220的多個(gè)字線(xiàn)WL中的字線(xiàn)WL。
[0043] 接著，如果寫(xiě)入命令WT和地址ADD被施加至存儲(chǔ)器，則第一列控制單元212可以 產(chǎn)生第一選擇信號(hào)YI1以在第一單元陣列210的多個(gè)位線(xiàn)之中選擇與地址ADD相對(duì)應(yīng)的一 個(gè)或更多個(gè)位線(xiàn)。第二列控制單元222可以產(chǎn)生第二選擇信號(hào)?2以在第二單元陣列220 的多個(gè)位線(xiàn)之中選擇與地址ADD相對(duì)應(yīng)的一個(gè)或更多個(gè)位線(xiàn)。
[0044] 第一數(shù)據(jù)輸入電路IN_CIR1可以將經(jīng)由一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán) PAD1串行輸入的數(shù)據(jù)DATA1并行布置并且加載到多個(gè)第一數(shù)據(jù)線(xiàn)L1上。第二數(shù)據(jù)輸入電 路IN_CIR2可以將經(jīng)由一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)PAD2串行輸入的數(shù)據(jù)DATA2 并行布置并且加載到多個(gè)第二數(shù)據(jù)線(xiàn)L2上。
[0045] 第一列控制單元212可以將多個(gè)第一數(shù)據(jù)線(xiàn)L1的數(shù)據(jù)DATA1傳送至由第一選擇 信號(hào)YI1選中的一個(gè)或更多個(gè)位線(xiàn)BL。第二列控制單元222可以將多個(gè)第二數(shù)據(jù)線(xiàn)L2的 數(shù)據(jù)DATA2傳送至由第二選擇信號(hào)YI2選中的一個(gè)或更多個(gè)位線(xiàn)BL。在第一單元陣列210 和第二單元陣列220中，經(jīng)由位線(xiàn)BL傳送的數(shù)據(jù)DATA1和數(shù)據(jù)DATA2被儲(chǔ)存在與激活的字 線(xiàn)WL和選中的位線(xiàn)BL耦接的存儲(chǔ)器單元CELL中。
[0046] (2)數(shù)據(jù)輸出操作
[0047] 如果激活命令A(yù)CT和地址ADD被施加至存儲(chǔ)器，則可以從第一子單元陣列SUB1至 第Μ子單元陣列SUBM中選擇與存儲(chǔ)體地址BK_ADD相對(duì)應(yīng)的子單元陣列。第一行控制單元 211可以激活選自第一單元陣列210的多個(gè)字線(xiàn)WL中的字線(xiàn)WL。第二行控制單元221可 以激活選自第二單元陣列220的多個(gè)字線(xiàn)WL中的字線(xiàn)WL。
[0048] 接著，如果讀取命令RD和地址ADD被施加至存儲(chǔ)器，則第一列控制單元212可以 產(chǎn)生第一選擇信號(hào)YI1以在第一單元陣列210的多個(gè)位線(xiàn)中選擇與地址ADD相對(duì)應(yīng)的一個(gè) 或更多個(gè)位線(xiàn)。第二列控制單元222可以產(chǎn)生第二選擇信號(hào)?2以在第二單元陣列220的 多個(gè)位線(xiàn)中選擇與地址ADD相對(duì)應(yīng)的一個(gè)或更多個(gè)位線(xiàn)。
[0049] 第一列控制單元212可以將由第一選擇信號(hào)YI1選中的一個(gè)或更多個(gè)位線(xiàn)BL的 數(shù)據(jù)DATA1傳送至多個(gè)第一數(shù)據(jù)線(xiàn)L1。第二列控制單元222可以將由第二選擇信號(hào)?2選 中的一個(gè)或更多個(gè)位線(xiàn)BL的數(shù)據(jù)DATA2傳送至多個(gè)第二數(shù)據(jù)線(xiàn)L2。
[0050] 第一數(shù)據(jù)輸出電路0UT_CIR1可以將經(jīng)由多個(gè)第一數(shù)據(jù)線(xiàn)L1傳送的并行數(shù)據(jù) DATA1串行布置，以及可以在讀取命令RD的施加時(shí)間點(diǎn)經(jīng)過(guò)預(yù)定時(shí)段之后將串行布置的數(shù) 據(jù)DATA1輸出至一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1。第二數(shù)據(jù)輸出電路0UT_CIR2 可以將經(jīng)由多個(gè)第二數(shù)據(jù)線(xiàn)L2傳送的并行數(shù)據(jù)DATA2串行布置，以及可以在讀取命令RD 的施加時(shí)間點(diǎn)經(jīng)過(guò)預(yù)定時(shí)段之后將串行布置的數(shù)據(jù)DATA2輸出至一個(gè)或更多個(gè)第二數(shù)據(jù) 輸入/輸出焊盤(pán)PAD2。
[0051] 供作參考，如果在字線(xiàn)WL被激活的狀態(tài)下選擇位線(xiàn)BL，則選擇了要輸入/輸出數(shù) 據(jù)的存儲(chǔ)器單元。因此，在這種情況下，選擇信號(hào)YI1和YI2可以被視為是選擇位線(xiàn)BL的 信息，以及被視為是在多個(gè)存儲(chǔ)器單元CELL之中選擇要輸入/輸出數(shù)據(jù)的存儲(chǔ)器單元的信 息。
[0052] 在圖2中，從每個(gè)輸入/輸出焊盤(pán)輸入的數(shù)據(jù)被輸入至選自第一單元陣列210和 第二單元陣列220的第一子單元陣列SUB1至第Μ子單元陣列SUBM中的一個(gè)子單元陣列/ 從每個(gè)輸入/輸出焊盤(pán)輸出的數(shù)據(jù)是從所述子單元陣列輸出的。
[0053] 盡管圖2說(shuō)明了第一單元陣列210和第二單元陣列220被分別設(shè)置在上部和下 部，并且數(shù)據(jù)輸入/輸出焊盤(pán)PAD1和PAD2以及數(shù)據(jù)輸入/輸出電路IN_CIR1、IN_CIR2、 0UT_CIR1以及0UT_CIR2被設(shè)置在第一單元陣列210和第二單元陣列220之間的實(shí)例，但是 第一單元陣列210和第二單元陣列220可以被設(shè)置在左部和右部，并且其他部件的位置也 可以變化。在這種示例性布置中，選擇信號(hào)YI1和YI2可以是列選擇信號(hào)以選擇在單元陣 列中要訪(fǎng)問(wèn)的列。
[0054] 在示例性存儲(chǔ)器中，將數(shù)據(jù)輸入至每個(gè)單元陣列/從每個(gè)單元陣列輸出數(shù)據(jù)的每 個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)被設(shè)置成與對(duì)應(yīng)于該數(shù)據(jù)輸入/輸出焊盤(pán)的單元陣列相鄰，使得可 以減小數(shù)據(jù)線(xiàn)的長(zhǎng)度和負(fù)載。每個(gè)地址允許從每個(gè)單元陣列中選擇與地址相對(duì)應(yīng)的子單元 陣列，選擇信號(hào)允許選擇經(jīng)由每個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)來(lái)輸入/輸出數(shù)據(jù)的存儲(chǔ)器單元。
[0055] 圖3是說(shuō)明一種示例性存儲(chǔ)器的配置的圖。
[0056] 在圖3中，第一單元陣列310可以響應(yīng)于地址ADD和伴隨數(shù)據(jù)的輸入/輸出的命 令WT或命令RD而產(chǎn)生分別與第一單元陣列310的第一子單元陣列SUB1至第Μ子單元陣 列SUBM相對(duì)應(yīng)的Μ個(gè)第一選擇信號(hào)?1〈1>至?1〈Μ>。在數(shù)據(jù)輸入/輸出操作期間，第一 單元陣列310可以經(jīng)由一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1而將要輸入至第一單 元陣列310的第一子單元陣列SUB1至第Μ子單元陣列SUBM的多個(gè)存儲(chǔ)器單元中的由Μ個(gè) 第一選擇信號(hào)ΥΙ1〈1>至ΥΙ1〈Μ>選中的存儲(chǔ)器單元的數(shù)據(jù)DATA1輸入/將從所述存儲(chǔ)器單 元輸出的數(shù)據(jù)DATA1輸出。
[0057] 另外，第二單元陣列320可以響應(yīng)于地址ADD和伴隨數(shù)據(jù)的輸入/輸出的命令WT 或命令RD而產(chǎn)生分別與第二單元陣列320的第一子單元陣列SUB1至第Μ子單元陣列SUBM 相對(duì)應(yīng)的Μ個(gè)第二選擇信號(hào)YI2〈1>至?2〈Μ>。在數(shù)據(jù)輸入/輸出操作期間，第二單元陣列 320可以經(jīng)由一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)PAD2而將要輸入至第二單元陣列320 的第一子單元陣列SUB1至第Μ子單元陣列SUBM的多個(gè)存儲(chǔ)器單元中的由Μ個(gè)第二選擇信 號(hào)?2〈1>至?2〈Μ>選中的存儲(chǔ)器單元的數(shù)據(jù)DATA2輸入/將從所述存儲(chǔ)器單元輸出的數(shù) 據(jù)DATA2輸出。
[0058] 圖3的存儲(chǔ)器可以響應(yīng)于地址ADD而在第一單元陣列310和第二單元陣列320的 各第一子單元陣列SUB1至第Μ子單元陣列SUBM中選擇一個(gè)位線(xiàn)BL (S卩，每個(gè)子單元陣列 中的一個(gè)存儲(chǔ)器單元)并且輸入/輸出數(shù)據(jù)。因此，可以根據(jù)每個(gè)子單元陣列來(lái)產(chǎn)生選擇信 號(hào)，并且可以響應(yīng)于每個(gè)選擇信號(hào)而將數(shù)據(jù)輸入至選自每個(gè)子單元陣列的存儲(chǔ)器單元/從 選自每個(gè)子單元陣列的存儲(chǔ)器單元輸出數(shù)據(jù)。
[0059] 圖4是說(shuō)明一種示例性存儲(chǔ)器的配置的圖。
[0060] 如圖4中所示，存儲(chǔ)器可以包括第一單元陣列CA1至第N單元陣列CA4,每個(gè)單元 陣列包括多個(gè)存儲(chǔ)器單元。存儲(chǔ)器還可以包括分別與第一單元陣列CA1至第N單元陣列CA4 相對(duì)應(yīng)的一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4。 所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4中的 每個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)可以輸入/輸出相對(duì)應(yīng)的單元陣列的數(shù)據(jù)。另外，第一單元陣列 CA1至第N單元陣列CA4可以包括第一行/列控制單元至第N行/列控制單元RC1至RC4 和CC1至CC4,以響應(yīng)于命令A(yù)CT、WT或者RD、以及地址ADD而控制多個(gè)存儲(chǔ)器單元CELL的 數(shù)據(jù)輸入/輸出。所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸 出焊盤(pán)PAD4可以被設(shè)置成與第一單元陣列CA1至第N單元陣列CA4之中的對(duì)應(yīng)于相應(yīng)數(shù) 據(jù)輸入/輸出焊盤(pán)的單元陣列相鄰。圖4說(shuō)明各第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù) 據(jù)輸入/輸出焊盤(pán)PAD4為單個(gè)的實(shí)例。盡管圖4說(shuō)明"N=4"的情況，但是"N"的值可以根 據(jù)設(shè)計(jì)而變化。
[0061] 地址ADD可以包括行地址以從多個(gè)字線(xiàn)WL之中選擇一個(gè)或更多個(gè)字線(xiàn)，以及包括 列地址以從多個(gè)位線(xiàn)BL中選擇一個(gè)或更多個(gè)位線(xiàn)。
[0062] 以下將描述圖4的示例性存儲(chǔ)器的操作。
[0063] 如果存儲(chǔ)器接收到寫(xiě)入命令WT，則存儲(chǔ)器可以將經(jīng)由數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至 PAD4輸入的數(shù)據(jù)DATA1至DATA4寫(xiě)入由地址ADD選中的存儲(chǔ)器單元中。如果存儲(chǔ)器接收到 讀取命令RD，則存儲(chǔ)器可以將由地址ADD選中的存儲(chǔ)器的數(shù)據(jù)輸出至數(shù)據(jù)輸入/輸出焊盤(pán) PAD1至PAD4。一般地，在輸入激活命令A(yù)CT以激活字線(xiàn)WL之后，輸入寫(xiě)入命令WT和讀取 命令RD。
[0064] 第K單元陣列CAK( 1彡K彡M)可以包括可包含多個(gè)存儲(chǔ)器單元CELL的第一子單 元陣列SUB1至第Μ子單元陣列SUBM。這里，第一子單元陣列SUB1至第Μ子單元陣列SUBM 可以與存儲(chǔ)體相對(duì)應(yīng)，所述存儲(chǔ)體由地址ADD中包括的存儲(chǔ)體地址BK_ADD來(lái)辨別。第Κ單 元陣列CAK中包括的多個(gè)存儲(chǔ)器單元CELL與多個(gè)字線(xiàn)WL和多個(gè)位線(xiàn)BL相通。
[0065] 第K行控制單元RCK可以響應(yīng)于激活命令A(yù)CT而將多個(gè)字線(xiàn)WL之中的與地址ADD 相對(duì)應(yīng)的一個(gè)或更多個(gè)字線(xiàn)WL激活。第K列控制單元CCK可以響應(yīng)于寫(xiě)入命令WT或讀取 命令RD而產(chǎn)生第K選擇信號(hào)?Κ以選擇與地址ADD相對(duì)應(yīng)的一個(gè)或更多個(gè)位線(xiàn)BL，以及可 以在多個(gè)第K數(shù)據(jù)線(xiàn)LK與第K選擇信號(hào)YIK所選中的位線(xiàn)BL之間傳送數(shù)據(jù)DATAK。
[0066] 第K數(shù)據(jù)輸入電路IN_CIRK可以與第K單元陣列CAK和第K數(shù)據(jù)輸入/輸出焊盤(pán) PADK相通，以及可以在數(shù)據(jù)輸入操作期間將從第K數(shù)據(jù)輸入/輸出焊盤(pán)PADK輸入的數(shù)據(jù) DATAK并行布置并且輸入至第K單元陣列CAK。第K數(shù)據(jù)輸入電路IN_CIRK可以將經(jīng)由第 K數(shù)據(jù)輸入/輸出焊盤(pán)PADK串行輸入的數(shù)據(jù)DATAK串并轉(zhuǎn)換，以及可以經(jīng)由多個(gè)第K數(shù)據(jù) 線(xiàn)LK來(lái)傳送并行布置的數(shù)據(jù)DATAK。
[0067] 第一數(shù)據(jù)輸入電路IN_CIR1至第N數(shù)據(jù)輸入電路IN_CIR4可以包括緩沖單元BF1 至BF4以緩沖經(jīng)由相對(duì)應(yīng)的第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4 輸入的數(shù)據(jù)。第一數(shù)據(jù)輸入電路IN_CIR1至第N數(shù)據(jù)輸入電路IN_CIR4還可以包括串并轉(zhuǎn) 換單元SP1至SP4以將由緩沖單元BF1至BF4中的相應(yīng)緩沖單元緩沖的數(shù)據(jù)串并轉(zhuǎn)換。第 一數(shù)據(jù)輸入電路IN_CIR1至第N數(shù)據(jù)輸入電路IN_CIR4還可以包括輸入驅(qū)動(dòng)器DRV_IN1至 DRV_IN4,以響應(yīng)于由串并轉(zhuǎn)換單元SP1至SP4中的相應(yīng)串并轉(zhuǎn)換單元并行轉(zhuǎn)換的數(shù)據(jù)而驅(qū) 動(dòng)多個(gè)第一數(shù)據(jù)線(xiàn)L1至多個(gè)第N數(shù)據(jù)線(xiàn)L4之中的相對(duì)應(yīng)的數(shù)據(jù)線(xiàn)。
[0068] 第K數(shù)據(jù)輸出電路0UT_CIRK與第K單元陣列CAK和第K數(shù)據(jù)輸入/輸出焊盤(pán)PADK 相對(duì)應(yīng)，以及可以在數(shù)據(jù)輸出操作期間將經(jīng)由第K單元陣列CAK輸出的數(shù)據(jù)DATAK串行布 置并輸出至第K數(shù)據(jù)輸入/輸出焊盤(pán)PADK。第K數(shù)據(jù)輸出電路OUT_CIRK可以將經(jīng)由多個(gè) 第K數(shù)據(jù)線(xiàn)LK并行傳送的數(shù)據(jù)DATAK鎖存并且并串轉(zhuǎn)換，以及可以在讀取命令RD的施加 經(jīng)過(guò)了預(yù)定時(shí)段的時(shí)間點(diǎn)將串行布置的數(shù)據(jù)DATAK輸出至第K數(shù)據(jù)輸入/輸出焊盤(pán)PADK。
[0069] 第一數(shù)據(jù)輸出電路0UT_CIR1至第N數(shù)據(jù)輸出電路0UT_CIR4可以包括并串轉(zhuǎn)換單 元PS1至PS4,以將經(jīng)由多個(gè)第一數(shù)據(jù)線(xiàn)L1至多個(gè)第N數(shù)據(jù)線(xiàn)L4中的與并串轉(zhuǎn)換單元相對(duì) 應(yīng)的相對(duì)應(yīng)數(shù)據(jù)線(xiàn)接收的數(shù)據(jù)并串轉(zhuǎn)換并輸出。第一數(shù)據(jù)輸出電路〇UT_CIRl至第N數(shù)據(jù) 輸出電路〇UT_CIR4還可以包括輸出驅(qū)動(dòng)器DRV_0UT1至DRV_0UT4,以響應(yīng)于由并串轉(zhuǎn)換單 元PS1至PS4串行轉(zhuǎn)換的數(shù)據(jù)而驅(qū)動(dòng)數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PAD4中的相對(duì)應(yīng)數(shù)據(jù)輸 入/輸出焊盤(pán)。
[0070] 如上所述，由于第一單元陣列CA1至第N單元陣列CA4的第一子單元陣列SUB1至 第Μ子單元陣列SUBM分別與第一存儲(chǔ)體至第Μ存儲(chǔ)體相對(duì)應(yīng)，所以可以利用地址ADD中包 括的存儲(chǔ)體地址BK_ADD而從第一單元陣列CA1至第N單元陣列CA4中的每個(gè)中選擇一個(gè) 子單元陣列。
[0071] 在數(shù)據(jù)輸入/輸出操作期間，第K單元陣列CAK、第K數(shù)據(jù)輸入/輸出電路IN_CIRK 和0UT_CIRK、以及第K數(shù)據(jù)輸入/輸出焊盤(pán)PADK可以執(zhí)行與第一單元陣列210、第一數(shù)據(jù) 輸入/輸出電路IN_CIR1和0UT_CIR1、以及第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1相同的相應(yīng)操 作，如以上參照?qǐng)D2所述。
[0072] 圖4說(shuō)明可以根據(jù)每個(gè)單元陣列而包括每個(gè)行控制單元RC1至RC4的示例性情 況?？商孢x地，第一單元陣列CA1至第N單元陣列CA4可以共享行控制單元。
[0073] 在示例性存儲(chǔ)器中，每個(gè)單元陣列的每個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)可以被設(shè)置成與對(duì) 應(yīng)于該數(shù)據(jù)輸入/輸出焊盤(pán)的單元陣列相鄰，使得可以減小數(shù)據(jù)線(xiàn)的長(zhǎng)度和負(fù)載。每個(gè)地 址允許從每個(gè)單元陣列選擇與地址相對(duì)應(yīng)的子單元陣列，選擇信號(hào)允許選擇經(jīng)由每個(gè)數(shù)據(jù) 輸入/輸出焊盤(pán)來(lái)輸入/輸出數(shù)據(jù)的存儲(chǔ)器單元。
[0074] 圖5是說(shuō)明一種示例性存儲(chǔ)器的配置的圖。以下將描述圖5中所示的存儲(chǔ)器的操 作。
[0075] 在圖5中，第K單元陣列CAK可以響應(yīng)于地址ADD和伴隨數(shù)據(jù)的輸入/輸出的命 令WT或者命令RD而產(chǎn)生與第K單元陣列CAK的第一子單元陣列SUB1至第Μ子單元陣列 SUBM相對(duì)應(yīng)的Μ個(gè)第Κ選擇信號(hào)?Κ〈1>至?Κ〈Μ>。在數(shù)據(jù)輸入/輸出操作期間，第Κ單 元陣列CAK可以經(jīng)由一個(gè)或更多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)PADK而將要輸入至第Κ單元陣列 CAK的第一子單元陣列SUB1至第Μ子單元陣列SUBM的多個(gè)存儲(chǔ)器單元中的由Μ個(gè)第Κ選 擇信號(hào)ΠΚ〈1>至?Κ〈Μ>選中的存儲(chǔ)器單元的數(shù)據(jù)DATAK輸入/將從所述存儲(chǔ)器單元輸出 的數(shù)據(jù)DATAK輸出。
[0076] 圖5的存儲(chǔ)器可以響應(yīng)于地址ADD而從第一單元陣列CA1至第N單元陣列CA4的 各第一子單元陣列SUB1至第Μ子單元陣列SUBM中選擇一個(gè)位線(xiàn)BL (S卩，每個(gè)子單元陣列 中的一個(gè)存儲(chǔ)器單元)并且可以輸入/輸出數(shù)據(jù)。因此，可以根據(jù)每個(gè)子單元陣列來(lái)產(chǎn)生選 擇信號(hào)，并且可以響應(yīng)于每個(gè)選擇信號(hào)而將數(shù)據(jù)輸入至選自每個(gè)子單元陣列的存儲(chǔ)器單元 /從選自每個(gè)子單元陣列的存儲(chǔ)器單元輸出數(shù)據(jù)。其他的操作與圖4中所示的存儲(chǔ)器相同。
[0077] 圖6是說(shuō)明一種示例性存儲(chǔ)器的配置的圖。
[0078] 在圖6所示的存儲(chǔ)器中，多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PAD4與第一單元陣列 CA1至第N單元陣列CA4中的相應(yīng)單元陣列相對(duì)應(yīng)。
[0079] 圖6的存儲(chǔ)器可以執(zhí)行與圖4的存儲(chǔ)器相同的操作。在圖6的示例性存儲(chǔ)器中， 第K數(shù)據(jù)輸入電路IN-CIRK可以將經(jīng)由與該第K數(shù)據(jù)輸入電路相對(duì)應(yīng)的多個(gè)第K數(shù)據(jù)輸入 /輸出焊盤(pán)PADK串行輸入的數(shù)據(jù)DATAK并行布置，并且可以經(jīng)由與該第K數(shù)據(jù)輸入電路相 對(duì)應(yīng)的多個(gè)數(shù)據(jù)線(xiàn)LK來(lái)傳送并行布置的數(shù)據(jù)。第K數(shù)據(jù)輸出電路0UT-CIRK可以將經(jīng)由多 個(gè)數(shù)據(jù)線(xiàn)LK接收的數(shù)據(jù)DATAK并串轉(zhuǎn)換，以便將數(shù)據(jù)串行輸出至多個(gè)第K數(shù)據(jù)輸入/輸出 焊盤(pán)PADK中的每個(gè)。
[0080] 圖7是說(shuō)明一種存儲(chǔ)系統(tǒng)的示例性配置的圖。
[0081] 如圖7中所示，存儲(chǔ)系統(tǒng)可以包括：第一存儲(chǔ)器芯片CHIP1，所述第一存儲(chǔ)器芯片 CHIP1可以包括第一單元陣列CA1至第N單元陣列CA4,每個(gè)單元陣列包括多個(gè)存儲(chǔ)器單 元(在圖7中未示出）。存儲(chǔ)系統(tǒng)還可以包括第二存儲(chǔ)器芯片CHIP2,所述第二存儲(chǔ)器芯片 CHIP2可以包括第一單元陣列CA1至第N單元陣列CA4,每個(gè)單元陣列包括多個(gè)存儲(chǔ)器單 元。第二存儲(chǔ)器芯片CHIP2可以層疊在第一存儲(chǔ)器芯片CHIP1上。存儲(chǔ)系統(tǒng)還可以包括一 個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4,所述一個(gè)或更 多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4可以將第一存儲(chǔ)器芯 片CHIP1的第一單元陣列CA1至第N單元陣列CA4和第二存儲(chǔ)器芯片CHIP2的第一單元陣 列CA1至第N單元陣列CA4之中的與所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至 第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4的相應(yīng)數(shù)據(jù)輸入/輸出焊盤(pán)相對(duì)應(yīng)的單元陣列的數(shù)據(jù)輸入 /輸出。在圖7中，簡(jiǎn)要地示出子單元陣列SUB1至SUB4的內(nèi)部配置。圖7中的子單元陣 列SUB1至SUB4的內(nèi)部配置與如圖4中所示的子單元陣列SUB1至SUB4的內(nèi)部配置相同。 第一存儲(chǔ)器芯片CHIP1可以與圖4中所示的存儲(chǔ)器相同或相似。第二存儲(chǔ)器芯片CHIP2可 以與圖4的存儲(chǔ)器相同或相似，除了不包括數(shù)據(jù)輸入/輸出電路IN_CIR1/0UT_CIR1至IN_ CIR4/0UT_CIR4和數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PAD4之外。
[0082] 圖7的存儲(chǔ)系統(tǒng)還可以包括第一數(shù)據(jù)輸出電路0UT_CIR1至第N數(shù)據(jù)輸出電路 0UT_CIR4,所述第一數(shù)據(jù)輸出電路0UT_CIR1至第N數(shù)據(jù)輸出電路0UT_CIR4分別與第一存 儲(chǔ)器芯片CHIP1的第一單元陣列CA1至第N單元陣列CA4和第二存儲(chǔ)器芯片CHIP2的第一 單元陣列CA1至第N單元陣列CA4相對(duì)應(yīng)，并且分別與第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第 N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4相對(duì)應(yīng)。在數(shù)據(jù)輸出操作期間，將從第一存儲(chǔ)器芯片CHIP1的 第一單元陣列CA1至第N單元陣列CA4和第二存儲(chǔ)器芯片CHIP2的第一單元陣列CA1至第 N單元陣列CA4之中的與相應(yīng)數(shù)據(jù)輸出電路相對(duì)應(yīng)的單元陣列接收的串行布置的數(shù)據(jù)輸出 至與第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4之中的與相應(yīng)數(shù)據(jù)輸 出電路相對(duì)應(yīng)的數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PAD4。分別與第一存儲(chǔ)器芯片CHIP1的第一 單元陣列CA1至第N單元陣列CA4和第二存儲(chǔ)器芯片CHIP2的第一單元陣列CA1至第N單 元陣列CA4相對(duì)應(yīng)的第一數(shù)據(jù)輸入電路IN_CIR1至第N數(shù)據(jù)輸入電路IN_CIR4分別對(duì)應(yīng)于 第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4。在數(shù)據(jù)輸入操作期間，將 經(jīng)由第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4之中的與相應(yīng)數(shù)據(jù)輸 入電路相對(duì)應(yīng)的數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至PAD4輸入的并行布置的數(shù)據(jù)輸入至第一存儲(chǔ) 器芯片CHIP1的第一單元陣列CA1至第N單元陣列CA4和第二存儲(chǔ)器芯片CHIP2的第一單 元陣列CA1至第N單元陣列CA4之中的與相應(yīng)數(shù)據(jù)輸入電路相對(duì)應(yīng)的單元陣列。數(shù)據(jù)輸入 電路和數(shù)據(jù)輸出電路的詳細(xì)配置與圖4中所示的相同或相似。
[0083] 另外，存儲(chǔ)器中的第一存儲(chǔ)器芯片CHIP1和第二存儲(chǔ)器芯片CHIP2的第一單元陣 列CA1至第N單元陣列CA4可以包括第一行/列控制單元至第N行/列控制單元RC1-RC4 和CC1-CC4,以響應(yīng)于命令A(yù)CT、WT或RD以及地址ADD而控制多個(gè)存儲(chǔ)器單元CELL的數(shù)據(jù) 輸入/輸出。
[0084] 第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4可以被包括在第 一存儲(chǔ)器芯片CHIP1中，并且可以被設(shè)置成與第一存儲(chǔ)器芯片CHIP1的第一單元陣列CA1 至第N單元陣列CA4中的分別對(duì)應(yīng)于所述數(shù)據(jù)輸入/輸出焊盤(pán)的單元陣列相鄰。
[0085] 將參照?qǐng)D7來(lái)描述示例性存儲(chǔ)系統(tǒng)的操作。
[0086] 在圖7的存儲(chǔ)系統(tǒng)中，第一存儲(chǔ)器芯片CHIP1可以是在存儲(chǔ)系統(tǒng)中控制數(shù)據(jù)輸入/ 輸出的接口的主芯片。第二存儲(chǔ)器芯片CHIP2可以是將輸入至第一存儲(chǔ)器芯片CHIP1/從 第一存儲(chǔ)器芯片CHIP1輸出的數(shù)據(jù)輸入/輸出的從芯片。
[0087] 第一存儲(chǔ)器芯片CHIP1的第一單元陣列CA1至第N單元陣列CA4中的第K單元陣 列CAK (1彡K彡M)和第二存儲(chǔ)器芯片CHIP2的第一單元陣列CA1至第N單元陣列CA4中 的第K單元陣列CAK在第一存儲(chǔ)器芯片CHIP1和第二存儲(chǔ)器芯片CHIP2中的相對(duì)位置相同。 第二存儲(chǔ)器芯片CHIP2的第一單元陣列CA1至第N單元陣列CA4經(jīng)由通孔TSV1至TSV4而 與所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)PAD1至第N數(shù)據(jù)輸入/輸出焊盤(pán)PAD4中的 分別對(duì)應(yīng)于所述單元陣列的數(shù)據(jù)輸入/輸出焊盤(pán)耦接。通孔TSV1至TSV4可以是穿通硅通 孔。
[0088] 第一存儲(chǔ)器芯片CHIP1的第一單元陣列CA1至第N單元陣列CA4中的每個(gè)可以包 括包含多個(gè)存儲(chǔ)器單元CELL的第一子單元陣列SUB1至第Μ子單元陣列SUB4,第二存儲(chǔ)器 芯片CHIP2的第一單元陣列CA1至第Ν單元陣列CA4中的每個(gè)可以包括包含多個(gè)存儲(chǔ)器單 元CELL的第一子單元陣列SUB1至第Μ子單元陣列SUB4。盡管圖7示出"Μ=4"的情況，但 是每個(gè)單元陣列中包括的子單元陣列的數(shù)目可以根據(jù)設(shè)計(jì)而變化。
[0089] 第一存儲(chǔ)器芯片CHIP1的第一單元陣列CA1至第Ν單元陣列CA4中的第一子單元 陣列SUB1至第Μ子單元陣列SUB4和第二存儲(chǔ)器芯片CHIP2的第一單元陣列CA1至第Ν單 元陣列CA4中的第一子單元陣列SUB1至第Μ子單元陣列SUB4可以與第一存儲(chǔ)體至第Μ存 儲(chǔ)體相對(duì)應(yīng)，所述第一存儲(chǔ)體至第Μ存儲(chǔ)體由存儲(chǔ)體地址BK_ADD來(lái)識(shí)別。存儲(chǔ)系統(tǒng)可以根 據(jù)多個(gè)存儲(chǔ)體中所包括的單元陣列組來(lái)操作。為此，地址ADD可以包括組地aG_ADD以相 互識(shí)別單元陣列組。
[0090] 第一組可以包括第一存儲(chǔ)器芯片CHIP1的第一單元陣列CA1至第N單元陣列CA4 的第一子單元陣列SUB1至第Μ子單元陣列SUB4中的第一子單元陣列SUB1至第L子單元 陣列SUB2 (1彡L彡Μ)以及第二存儲(chǔ)器芯片CHIP2的第一單元陣列CA1至第Ν單元陣列 CA4的第一子單元陣列SUB1至第Μ子單元陣列SUB4中的第L+1子單元陣列SUB3至第Μ子 單元陣列SUB4 (1彡L彡Μ)。第二組可以包括第一存儲(chǔ)器芯片CHIP1的第一單元陣列CA1 至第Ν單元陣列CA4的第一子單元陣列SUB1至第Μ子單元陣列SUB4中的第L+1子單元陣 列SUB3至第Μ子單元陣列SUB4 (1彡L彡Μ)以及第二存儲(chǔ)器芯片CHIP2的第一單元陣列 CA1至第Ν單元陣列CA4的第一子單元陣列SUB1至第Μ子單元陣列SUB4中的第一子單元 陣列SUB1至第L子單元陣列SUB4 (1彡L彡Μ)。
[0091] 在第一組的數(shù)據(jù)輸入/輸出操作期間，響應(yīng)于伴隨輸入/輸出數(shù)據(jù)的命令WT或者 命令RD以及包括存儲(chǔ)體地址BK_ADD的地址ADD，可以將數(shù)據(jù)輸入至可從第一存儲(chǔ)器芯片 CHIP1的第一子單元陣列SUB1至第L子單元陣列SUB2和第二存儲(chǔ)器芯片CHIP2的第L+1 子單元陣列SUB3至第Μ子單元陣列SUB4之中選擇的子單元陣列的選中存儲(chǔ)器單元CELL/ 從所述存儲(chǔ)器單元CELL輸出數(shù)據(jù)(其中，第一組由組地址G_ADD選中）。在第二組的數(shù)據(jù)輸 入/輸出操作期間，響應(yīng)于伴隨數(shù)據(jù)的輸入/輸出的命令WT或者命令RD和包括存儲(chǔ)體地址 BK_ADD的地址ADD，可以將數(shù)據(jù)輸入至可從第二存儲(chǔ)器芯片CHIP2的第一子單元陣列SUB1 至第L子單元陣列SUB2以及第一存儲(chǔ)器芯片CHIP1的第L+1子單元陣列SUB3至第Μ子單 元陣列SUB4之中選擇的子單元陣列的選中存儲(chǔ)器單元CELL/從所述存儲(chǔ)器單元CELL輸出 數(shù)據(jù)(其中，第二組由組地址G_ADD選中）。
[0092] 第K數(shù)據(jù)輸入電路IN_CIRK與第一存儲(chǔ)器芯片CHIP1和第二存儲(chǔ)器芯片CHIP2的 第K單元陣列CAK相對(duì)應(yīng)，以及與一個(gè)或更多個(gè)第K數(shù)據(jù)輸入/輸出焊盤(pán)PADK相對(duì)應(yīng)。在 數(shù)據(jù)輸入操作期間，第K數(shù)據(jù)輸入電路IN_CIRK可以將經(jīng)由一個(gè)或更多個(gè)第K數(shù)據(jù)輸入/輸 出焊盤(pán)PADK輸入的數(shù)據(jù)并行布置并且輸入至第K單元陣列CAK。響應(yīng)于寫(xiě)入命令WT，第K 數(shù)據(jù)輸入電路IN_CIRK可以將經(jīng)由一個(gè)或更多個(gè)第K數(shù)據(jù)輸入/輸出焊盤(pán)PADK串行輸入 的數(shù)據(jù)串并轉(zhuǎn)換，以及可以經(jīng)由第一存儲(chǔ)器芯片CHIP1的多個(gè)第K數(shù)據(jù)線(xiàn)LK或者經(jīng)由第二 存儲(chǔ)器芯片CHIP2的多個(gè)第K數(shù)據(jù)線(xiàn)LK來(lái)傳送被并行轉(zhuǎn)換的數(shù)據(jù)。
[0093] 第K數(shù)據(jù)輸出電路0UT_CIRK與第一存儲(chǔ)器芯片CHIP1和第二存儲(chǔ)器芯片CHIP2的 第K單元陣列CAK相對(duì)應(yīng)，以及與一個(gè)或更多個(gè)第K數(shù)據(jù)輸入/輸出焊盤(pán)PADK相對(duì)應(yīng)。在 數(shù)據(jù)輸出操作期間，第K數(shù)據(jù)輸出電路0UT_CIRK可以將從第K單元陣列CAK輸出的數(shù)據(jù)串 行布置并且輸出至一個(gè)或更多個(gè)第K數(shù)據(jù)輸入/輸出焊盤(pán)PADK。第K數(shù)據(jù)輸出電路0UT_ CIRK可以將經(jīng)由第一存儲(chǔ)器芯片CHIP1的多個(gè)第K數(shù)據(jù)線(xiàn)LK或者第二存儲(chǔ)器芯片CHIP2 的多個(gè)第K數(shù)據(jù)線(xiàn)LK并行傳送的數(shù)據(jù)鎖存并且并串轉(zhuǎn)換，以及可以在讀取命令RD的施加 經(jīng)過(guò)了預(yù)定時(shí)段的時(shí)間點(diǎn)將串行轉(zhuǎn)換的數(shù)據(jù)輸出至一個(gè)或更多個(gè)第K數(shù)據(jù)輸入/輸出焊盤(pán) PADK。
[0094] 在每個(gè)單元陣列中激活字線(xiàn)的操作以及產(chǎn)生選擇信號(hào)和選擇要輸入/輸出數(shù)據(jù) 的存儲(chǔ)器單元的操作與參照?qǐng)D4描述的相同或相似。
[0095] 如果激活命令A(yù)CT和地址ADD被施加至存儲(chǔ)器，則選自第一組或第二組的一個(gè)組 中的多個(gè)存儲(chǔ)體的一個(gè)存儲(chǔ)體被選中，并且數(shù)據(jù)被輸入至選中的存儲(chǔ)體/從選中的存儲(chǔ)體 輸出。這里，在第一組的情況下，第一存儲(chǔ)器芯片CHIP1的第一單元陣列CA1至第N單元陣 列CA4中的第一子單元陣列SUB1和第二子單元陣列SUB2可以分別與第一存儲(chǔ)體和第二存 儲(chǔ)體相對(duì)應(yīng)，第二存儲(chǔ)器芯片CHIP2的第一單元陣列CA1至第N單元陣列CA4的第三子單 元陣列SUB3和第四子單元陣列SUB4可以分別與第三存儲(chǔ)體和第四存儲(chǔ)體相對(duì)應(yīng)。另外， 在第二組的情況下，第二存儲(chǔ)器芯片CHIP2的第一單元陣列CA1至第N單元陣列CA4的第 一子單元陣列SUB1和第二子單元陣列SUB2可以分別與第一存儲(chǔ)體和第二存儲(chǔ)體相對(duì)應(yīng)， 第一存儲(chǔ)器芯片CHP1的第一單元陣列CA1至第N單元陣列CA4的第三子單元陣列SUB3和 第四子單元陣列SUB4可以分別與第三存儲(chǔ)體和第四存儲(chǔ)體相對(duì)應(yīng)。將數(shù)據(jù)輸入至選自存 儲(chǔ)體中的存儲(chǔ)體/從所述存儲(chǔ)體輸出數(shù)據(jù)的操作與參照?qǐng)D4的描述的相同或相似。
[0096] 供作參考，為了便于說(shuō)明，在第一存儲(chǔ)器芯片CHIP1和第二存儲(chǔ)器芯片CHIP2的每 個(gè)中示出通孔TSV1至TSV4,其中，在第一存儲(chǔ)器芯片CHIP1中示出的通孔TSV1至TSV4分 別與在第二存儲(chǔ)器芯片CHIP2中示出的通孔TSV1至TSV4連接。
[0097] 子單元陣列（S卩，存儲(chǔ)體）被分配具有不同值的相應(yīng)存儲(chǔ)體地址BK_ADD。因此，在 示例性存儲(chǔ)系統(tǒng)中，當(dāng)利用組地址G_ADD來(lái)辨別組時(shí)，可以以與使用一個(gè)存儲(chǔ)器芯片的情 況相同的方式來(lái)施加和使用存儲(chǔ)體地址BK_ADD。也就是說(shuō)，即使是根據(jù)單元陣列組的操作 也可以更容易地選擇并控制存儲(chǔ)體。
[0098] 根據(jù)本發(fā)明，每個(gè)單元陣列被分配用于負(fù)責(zé)單元陣列的數(shù)據(jù)輸入/輸出的一個(gè)或 更多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)，并且每個(gè)單元陣列和用于負(fù)責(zé)單元陣列的數(shù)據(jù)輸入/輸出的 一個(gè)或更多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)被設(shè)置成彼此相鄰，使得可以減小用于在單元陣列與一 個(gè)或更多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)之間傳送數(shù)據(jù)的全局總線(xiàn)的長(zhǎng)度和負(fù)載。
[0099] 另外，根據(jù)本發(fā)明，由于根據(jù)存儲(chǔ)體來(lái)劃分單元陣列中包括的子單元陣列，所以可 以順利地實(shí)現(xiàn)包括多個(gè)存儲(chǔ)體的組的操作，并且減小層疊存儲(chǔ)器芯片的存儲(chǔ)系統(tǒng)中的歪 斜。
[0100] 盡管已經(jīng)出于說(shuō)明性的目的描述了各種示例性實(shí)施方式，但是對(duì)本領(lǐng)域技術(shù)人員 顯然的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種 變化和修改。
[0101] 通過(guò)以上實(shí)施例可以看出，本申請(qǐng)?zhí)峁┝艘韵碌募夹g(shù)方案。
[0102] 1. -種存儲(chǔ)器，包括：
[0103] 第一單元陣列至第N單元陣列，被配置成包括多個(gè)存儲(chǔ)器單元；以及
[0104] 一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)，分別與所述 第一單元陣列至所述第N單元陣列相對(duì)應(yīng)，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊 盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至所述第一單元陣列至所述第N單元陣 列/從所述第一單元陣列至所述第N單元陣列輸出數(shù)據(jù)。
[0105] 2.如技術(shù)方案1所述的存儲(chǔ)器，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán) 至第N數(shù)據(jù)輸入/輸出焊盤(pán)被設(shè)置成與所述第一單元陣列至所述第N單元陣列之中的相對(duì) 應(yīng)的單元陣列相鄰。
[0106] 3.如技術(shù)方案2所述的存儲(chǔ)器，還包括：
[0107] 第一數(shù)據(jù)輸出單元至第N數(shù)據(jù)輸出單元，分別與所述第一單元陣列至所述第N單 元陣列相對(duì)應(yīng)，以及分別與所述第一數(shù)據(jù)輸入/輸出焊盤(pán)至所述第N數(shù)據(jù)輸入/輸出焊盤(pán) 相對(duì)應(yīng)，其中，所述第一數(shù)據(jù)輸出單元至所述第N數(shù)據(jù)輸出單元被配置成：
[0108] 將從所述第一單元陣列至所述第N單元陣列中的相對(duì)應(yīng)單元陣列接收的數(shù)據(jù)串 行布置，以及
[0109] 將串行布置的數(shù)據(jù)輸出至相對(duì)應(yīng)的第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸 出焊盤(pán)；以及
[0110] 第一數(shù)據(jù)輸入單元至第N數(shù)據(jù)輸入單元，分別與所述第一單元陣列至所述第N單 元陣列相對(duì)應(yīng)，以及分別與所述第一數(shù)據(jù)輸入/輸出焊盤(pán)至所述第N數(shù)據(jù)輸入/輸出焊盤(pán) 相對(duì)應(yīng)，其中，所述第一數(shù)據(jù)輸入單元至所述第N數(shù)據(jù)輸入單元被配置成：
[0111] 將經(jīng)由相對(duì)應(yīng)的第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)輸入的數(shù)據(jù) 并行布置，以及
[0112] 將并行布置的數(shù)據(jù)輸入至所述第一單元陣列至所述第N單元陣列中的相對(duì)應(yīng)單 元陣列。
[0113] 4.如技術(shù)方案3所述的存儲(chǔ)器，還包括：
[0114] 多個(gè)第一數(shù)據(jù)線(xiàn)至第N數(shù)據(jù)線(xiàn)，分別與所述第一單元陣列至所述第N單元陣列、所 述第一數(shù)據(jù)輸出單元至所述第N數(shù)據(jù)輸出單元、以及所述第一數(shù)據(jù)輸入單元至所述第N數(shù) 據(jù)輸入單元相對(duì)應(yīng)，其中，所述多個(gè)第一數(shù)據(jù)線(xiàn)至第N數(shù)據(jù)線(xiàn)被配置成在所述第一數(shù)據(jù)輸 出單元至所述第N數(shù)據(jù)輸出單元與分別相對(duì)應(yīng)的第一單元陣列至第N單元陣列之間傳送數(shù) 據(jù)，以及在所述第一數(shù)據(jù)輸入單元至所述第N數(shù)據(jù)輸入單元與分別相對(duì)應(yīng)的第一單元陣列 至第N單元陣列之間傳送數(shù)據(jù)。
[0115] 5.如技術(shù)方案4所述的存儲(chǔ)器，其中，所述第一數(shù)據(jù)輸出單元至所述第N數(shù)據(jù)輸出 單元中的每個(gè)包括：
[0116] 并串轉(zhuǎn)換單元，被配置成將經(jīng)由所述多個(gè)第一數(shù)據(jù)線(xiàn)至第N數(shù)據(jù)線(xiàn)之中的與所述 并串轉(zhuǎn)換單元相對(duì)應(yīng)的多個(gè)數(shù)據(jù)線(xiàn)接收的數(shù)據(jù)并串轉(zhuǎn)換并且輸出；以及
[0117] 輸出驅(qū)動(dòng)器，被配置成響應(yīng)于由所述并串轉(zhuǎn)換單元串行轉(zhuǎn)換的數(shù)據(jù)而驅(qū)動(dòng)所述一 個(gè)或更多個(gè)焊盤(pán)。
[0118] 6.如技術(shù)方案4所述的存儲(chǔ)器，其中，所述第一數(shù)據(jù)輸入單元至所述第N數(shù)據(jù)輸入 單元中的每個(gè)包括：
[0119] 緩沖單元，被配置成將經(jīng)由所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù) 據(jù)輸入/輸出焊盤(pán)之中的與所述緩沖單元相對(duì)應(yīng)的一個(gè)或更多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)輸入 的數(shù)據(jù)緩沖；
[0120] 串并轉(zhuǎn)換單元，被配置成將由所述緩沖單元緩沖的數(shù)據(jù)串并轉(zhuǎn)換；以及
[0121] 輸入驅(qū)動(dòng)器，被配置成響應(yīng)于由所述串并轉(zhuǎn)換單元并行轉(zhuǎn)換的數(shù)據(jù)而驅(qū)動(dòng)所述多 個(gè)第一數(shù)據(jù)線(xiàn)至第N數(shù)據(jù)線(xiàn)之中的與所述輸入驅(qū)動(dòng)器相對(duì)應(yīng)的多個(gè)數(shù)據(jù)線(xiàn)。
[0122] 7.如技術(shù)方案1所述的存儲(chǔ)器，其中，所述第一單元陣列至所述第N單元陣列 中的第K單元陣列包括包含多個(gè)存儲(chǔ)器單元的第一子單元陣列至第Μ子單元陣列，其中 1 < Κ < Μ，其中，所述第Κ單元陣列被配置成：
[0123] 響應(yīng)于地址和伴隨有命令的輸入/輸出數(shù)據(jù)而產(chǎn)生第Κ選擇信號(hào)；以及
[0124] 經(jīng)由一個(gè)或更多個(gè)第Κ數(shù)據(jù)輸入/輸出焊盤(pán)而將要輸入至存儲(chǔ)器單元的數(shù)據(jù)輸入 /將從所述存儲(chǔ)器單元輸出的數(shù)據(jù)輸出，所述存儲(chǔ)器單元是由所述第Κ選擇信號(hào)從所述第 一子單元陣列至所述第Μ子單元陣列中的由所述地址選中的子單元陣列的多個(gè)存儲(chǔ)器單 元中選擇的。
[0125] 8.如技術(shù)方案7所述的存儲(chǔ)器，其中，所述第一單元陣列至所述第Ν單元陣列的第 一子單元陣列至第Μ子單元陣列分別與子單元的第一存儲(chǔ)體至第Μ存儲(chǔ)體相對(duì)應(yīng)，其中，所 述子單元的第一存儲(chǔ)體至第Μ存儲(chǔ)體中的每個(gè)由相應(yīng)的存儲(chǔ)體地址來(lái)識(shí)別。
[0126] 9.如技術(shù)方案1所述的存儲(chǔ)器，其中，所述第一單元陣列至所述第Ν單元陣列 中的第Κ單元陣列包括包含多個(gè)存儲(chǔ)器單元的第一子單元陣列至第Μ子單元陣列，其中 1 < Κ < Μ，其中，所述第Κ單元陣列被配置成：
[0127] 響應(yīng)于地址和伴隨數(shù)據(jù)的輸入/輸出的命令而產(chǎn)生分別與所述第一子單元陣列 至所述第Μ子單元陣列相對(duì)應(yīng)的Μ個(gè)第K選擇信號(hào)；以及
[0128] 經(jīng)由一個(gè)或更多個(gè)第Κ數(shù)據(jù)輸入/輸出焊盤(pán)而將要輸入至存儲(chǔ)器單元的數(shù)據(jù)輸入 /將從所述存儲(chǔ)器單元輸出的數(shù)據(jù)輸出，所述存儲(chǔ)器單元是由所述Μ個(gè)第Κ選擇信號(hào)從所述 第一子單元陣列至所述第Μ子單元陣列的多個(gè)存儲(chǔ)器單元中選擇的。
[0129] 10. -種存儲(chǔ)器，包括：
[0130] 第一單元陣列，包括第一多個(gè)存儲(chǔ)器單元；
[0131] 第二單元陣列，包括第二多個(gè)存儲(chǔ)器單元；
[0132] 一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)，分別與所述第一單元陣列相對(duì)應(yīng)，其中， 所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至所述第一單元陣列/從 所述第一單元陣列輸出數(shù)據(jù)；以及
[0133] 一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)，分別與所述第二單元陣列相對(duì)應(yīng)，其中， 所述一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至所述第二單元陣列/從 所述第二單元陣列輸出數(shù)據(jù)。
[0134] 11.如技術(shù)方案10所述的存儲(chǔ)器，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊 盤(pán)被設(shè)置成與所述第一單元陣列相鄰，所述一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)被設(shè)置 成與所述第二單元陣列相鄰。
[0135] 12.如技術(shù)方案11所述的存儲(chǔ)器，包括：
[0136] 第一數(shù)據(jù)輸出單元，與所述第一單元陣列和所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸 出焊盤(pán)相對(duì)應(yīng)，其中，所述第一數(shù)據(jù)輸出單元被配置成將從所述第一單元陣列接收的數(shù)據(jù) 串行布置并且經(jīng)由所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)輸出；
[0137] 第二數(shù)據(jù)輸出單元，與所述第二單元陣列和所述一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸 出焊盤(pán)相對(duì)應(yīng)，其中，所述第二數(shù)據(jù)輸出單元被配置成將從所述第二單元陣列接收的數(shù)據(jù) 串行布置并且經(jīng)由所述一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)輸出；
[0138] 第一數(shù)據(jù)輸入單元，與所述第一單元陣列和所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸 出焊盤(pán)相對(duì)應(yīng)，其中，所述第一數(shù)據(jù)輸入單元被配置成將經(jīng)由所述一個(gè)或更多個(gè)第一數(shù)據(jù) 輸入/輸出焊盤(pán)輸入的數(shù)據(jù)并行布置并且輸入至所述第一單元陣列；以及
[0139] 第二數(shù)據(jù)輸入單元，與所述第二單元陣列和所述一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸 出焊盤(pán)相對(duì)應(yīng)，其中，所述第二數(shù)據(jù)輸入單元被配置成將經(jīng)由所述一個(gè)或更多個(gè)第二數(shù)據(jù) 輸入/輸出焊盤(pán)輸入的數(shù)據(jù)并行布置并且輸入至所述第二單元陣列。
[0140] 13.如技術(shù)方案10所述的存儲(chǔ)器，其中，
[0141] 所述第一單元陣列包括第一子單元陣列至第Μ子單元陣列，每個(gè)子單元陣列包括 所述第一多個(gè)存儲(chǔ)器單元之中的多個(gè)存儲(chǔ)器單元，其中，所述第一單元陣列被配置成：
[0142] 響應(yīng)于地址和伴隨數(shù)據(jù)的輸入/輸出的命令而產(chǎn)生第一選擇信號(hào)；以及
[0143] 經(jīng)由所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)而將要輸入至存儲(chǔ)器單元的數(shù) 據(jù)輸入/將從所述存儲(chǔ)器單元輸出的數(shù)據(jù)輸出，所述存儲(chǔ)器單元是由所述第一選擇信號(hào)從 所述第一單元陣列的第一子單元陣列至第Μ子單元陣列中的由所述地址選中的子單元陣 列的多個(gè)存儲(chǔ)器單元中選擇的，以及
[0144] 所述第二單元陣列包括第一子單元陣列至第Μ子單元陣列，每個(gè)子單元陣列包括 所述第二多個(gè)存儲(chǔ)器單元之中的多個(gè)存儲(chǔ)器單元，其中，所述第二單元陣列被配置成；
[0145] 響應(yīng)于地址和伴隨數(shù)據(jù)的輸入/輸出的命令而產(chǎn)生第二選擇信號(hào)；以及
[0146] 經(jīng)由所述一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)而將要輸入至存儲(chǔ)器單元的數(shù) 據(jù)輸入/將從所述存儲(chǔ)器單元輸出的數(shù)據(jù)輸出，所述存儲(chǔ)器單元是由所述第二選擇信號(hào)從 所述第二單元陣列的第一子單元陣列至第Μ子單元陣列中的由所述地址選中的子單元陣 列的多個(gè)存儲(chǔ)器單元中選擇的。
[0147] 14.如技術(shù)方案13所述的存儲(chǔ)器，其中，所述第一單元陣列的第一子單元陣列至 第Μ子單元陣列和所述第二單元陣列的第一子單元陣列至第Μ子單元陣列分別與子單元的 第一存儲(chǔ)體至第Μ存儲(chǔ)體相對(duì)應(yīng)，其中，所述子單元的第一存儲(chǔ)體至第Μ存儲(chǔ)體中的每個(gè)由 相應(yīng)的存儲(chǔ)體地址來(lái)識(shí)別。
[0148] 15.如技術(shù)方案10所述的存儲(chǔ)器，其中，
[0149] 所述第一單元陣列包括第一子單元陣列至第Μ子單元陣列，每個(gè)子單元陣列包括 所述第一多個(gè)存儲(chǔ)器單元之中的多個(gè)存儲(chǔ)器單元，其中，所述第一單元陣列被配置成：
[0150] 響應(yīng)于地址和伴隨數(shù)據(jù)的輸入/輸出的命令而產(chǎn)生分別與所述第一單元陣列的 第一子單元陣列至第Μ子單元陣列相對(duì)應(yīng)的Μ個(gè)第一選擇信號(hào)；以及
[0151] 經(jīng)由所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)而將要輸入至存儲(chǔ)器單元的數(shù) 據(jù)輸入/將從所述存儲(chǔ)器單元輸出的數(shù)據(jù)輸出，所述存儲(chǔ)器單元是由所述Μ個(gè)第一選擇信 號(hào)從所述第一單元陣列的第一子單元陣列至第Μ子單元陣列的多個(gè)存儲(chǔ)器單元中選擇的， 以及
[0152] 所述第二單元陣列包括第一子單元陣列至第Μ子單元陣列，每個(gè)子單元陣列包括 所述第二多個(gè)存儲(chǔ)器單元之中的多個(gè)存儲(chǔ)器單元，其中，所述第二單元陣列被配置成：
[0153] 響應(yīng)于地址和伴隨數(shù)據(jù)的輸入/輸出的命令而產(chǎn)生分別與所述第二單元陣列的 第一子單元陣列至第Μ子單元陣列相對(duì)應(yīng)的Μ個(gè)第二選擇信號(hào)；以及
[0154] 經(jīng)由所述一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)而將要輸入至存儲(chǔ)器單元的數(shù) 據(jù)輸入/將從所述存儲(chǔ)器單元輸出的數(shù)據(jù)輸出，所述存儲(chǔ)器單元是由所述Μ個(gè)第二選擇信 號(hào)從所述第二單元陣列的第一子單元陣列至第Μ子單元陣列的多個(gè)存儲(chǔ)器單元中選擇的。
[0155] 16. 一種存儲(chǔ)系統(tǒng)，包括：
[0156] 第一存儲(chǔ)器芯片，包括第一單元陣列至第Ν單元陣列，每個(gè)單元陣列包括多個(gè)存 儲(chǔ)器單元；
[0157] 第二存儲(chǔ)器芯片，層疊在所述第一存儲(chǔ)器芯片上，包括第一單元陣列至第Ν單元 陣列，每個(gè)單元陣列包括多個(gè)存儲(chǔ)器單元，以及要被層疊在所述第一存儲(chǔ)器芯片上；以及
[0158] 一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第Ν數(shù)據(jù)輸入/輸出焊盤(pán)，分別與所述 第一存儲(chǔ)器芯片的第一單元陣列至第Ν單元陣列和所述第二存儲(chǔ)器芯片的第一單元陣列 至第Ν單元陣列相對(duì)應(yīng)，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第Ν數(shù)據(jù)輸入 /輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至所述第一存儲(chǔ)器芯片的第一單元陣列至第Ν單元陣列和 所述第二存儲(chǔ)器芯片的第一單元陣列至第Ν單元陣列/從所述第一存儲(chǔ)器芯片的第一單元 陣列至第Ν單元陣列和所述第二存儲(chǔ)器芯片的第一單元陣列至第Ν單元陣列輸出數(shù)據(jù)。
[0159] 17.如技術(shù)方案16所述的存儲(chǔ)系統(tǒng)，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出 焊盤(pán)至第Ν數(shù)據(jù)輸入/輸出焊盤(pán)被設(shè)置在所述第一存儲(chǔ)器芯片上，并且其中，所述第一存儲(chǔ) 器芯片的一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第Ν數(shù)據(jù)輸入/輸出焊盤(pán)被設(shè)置成與所 述第一存儲(chǔ)器芯片的第一單元陣列至第N單元陣列中的相對(duì)應(yīng)的單元陣列相鄰。
[0160] 18.如技術(shù)方案17所述的存儲(chǔ)系統(tǒng)，其中，所述第一存儲(chǔ)器芯片的第一單元陣列 至第N單元陣列中的第K單元陣列和所述第二存儲(chǔ)器芯片的第一單元陣列至第N單元陣列 中的第K單元陣列被配置成分別在所述第一存儲(chǔ)器芯片和所述第二存儲(chǔ)器芯片內(nèi)在相對(duì) 位置上彼此相同，其中1彡K彡M;以及
[0161] 所述第二存儲(chǔ)器芯片的第一單元陣列至第N單元陣列被配置成經(jīng)由通孔而與所 述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)中的一個(gè)或更多個(gè)數(shù) 據(jù)輸入/輸出焊盤(pán)的相對(duì)應(yīng)的數(shù)據(jù)輸入/輸出焊盤(pán)耦接。
[0162] 19.如技術(shù)方案17所述的存儲(chǔ)系統(tǒng)，包括：
[0163] 第一數(shù)據(jù)輸出單元至第N數(shù)據(jù)輸出單元，分別與所述第一存儲(chǔ)器芯片的第一單元 陣列至第N單元陣列和所述第二存儲(chǔ)器芯片的第一單元陣列至第N單元陣列相對(duì)應(yīng)，以及 分別與所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)相對(duì)應(yīng)，其 中，所述第一數(shù)據(jù)輸出單元至所述第N數(shù)據(jù)輸出單元被配置成：
[0164] 將從所述第一存儲(chǔ)器芯片的第一單元陣列至第N單元陣列中的相對(duì)應(yīng)單元陣列 和從所述第二存儲(chǔ)器芯片的第一單元陣列至第N單元陣列中的相對(duì)應(yīng)單元陣列接收的數(shù) 據(jù)串行布置，以及
[0165] 將串行布置的數(shù)據(jù)輸出至相對(duì)應(yīng)的一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N 數(shù)據(jù)輸入/輸出焊盤(pán)；以及
[0166] 第一數(shù)據(jù)輸入單元至第N數(shù)據(jù)輸入單元，分別與所述第一存儲(chǔ)器芯片的第一單元 陣列至第N單元陣列和所述第二存儲(chǔ)器芯片的第一單元陣列至第N單元陣列相對(duì)應(yīng)，以及 分別與所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)相對(duì)應(yīng)，其 中，所述第一數(shù)據(jù)輸入單元至所述第N數(shù)據(jù)輸入單元被配置成：
[0167] 將經(jīng)由相對(duì)應(yīng)的第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)輸入的數(shù)據(jù) 并行布置，以及
[0168] 將并行布置的數(shù)據(jù)輸入至所述第一存儲(chǔ)器芯片的第一單元陣列至第N單元陣列 中的相對(duì)應(yīng)單元陣列和所述第二存儲(chǔ)器芯片的第一單元陣列至第N單元陣列中的相對(duì)應(yīng) 單元陣列。
[0169] 20.如技術(shù)方案16所述的存儲(chǔ)系統(tǒng)，其中：
[0170] 所述第一存儲(chǔ)器芯片的第一單元陣列至第N單元陣列中的每個(gè)被配置成包括包 含多個(gè)存儲(chǔ)器單元的第一子單元陣列至第Μ子單元陣列，以及
[0171] 所述第二存儲(chǔ)器芯片的第一單元陣列至第Ν單元陣列中的每個(gè)被配置成包括包 含多個(gè)存儲(chǔ)器單元的第一子單元陣列至第Μ子單元陣列；以及
[0172] 所述第一存儲(chǔ)器芯片的第一單元陣列至第Ν單元陣列的第一子單元陣列至第Μ子 單元陣列和所述第二存儲(chǔ)器芯片的第一單元陣列至第Ν單元陣列的第一子單元陣列至第Μ 子單元陣列與子單元的第一存儲(chǔ)體至第Μ存儲(chǔ)體相對(duì)應(yīng)，其中，所述子單元的第一存儲(chǔ)體 至第Μ存儲(chǔ)體中的每個(gè)由相應(yīng)的存儲(chǔ)體地址來(lái)識(shí)別。
[0173] 21.如技術(shù)方案20所述的存儲(chǔ)系統(tǒng)，其中：
[0174] 第一組被配置成：
[0175] 包括所述第一存儲(chǔ)器芯片的第一單元陣列至第Ν單元陣列的第一子單元陣列至 第Μ子單元陣列中的第一子單元陣列至第L子單元陣列，其中1 < L < M，以及
[0176] 包括所述第二存儲(chǔ)器芯片的第一單元陣列至第N單元陣列的第一子單元陣列至 第Μ子單元陣列中的第L+1子單元陣列至第Μ子單元陣列，其中1 < L < Μ ;以及
[0177] 第二組被配置成：
[0178] 包括所述第一存儲(chǔ)器芯片的第一單元陣列至第Ν單元陣列中的第一子單元陣列 至第Μ子單元陣列中的第L+1子單元陣列至第Μ子單元陣列，其中1 < L < Μ，以及
[0179] 包括所述第二存儲(chǔ)器芯片中的第一單元陣列至第Ν單元陣列的第一子單元陣列 至第Μ子單元陣列中的第一子單元陣列至第L子單元陣列，
[0180] 其中，在所述第一組的數(shù)據(jù)輸入/輸出操作期間，響應(yīng)于伴隨數(shù)據(jù)的輸入/輸出的 命令和包括所述存儲(chǔ)體地址的地址，數(shù)據(jù)輸入至選自所述第一存儲(chǔ)器芯片的第一子單元陣 列至第L子單元陣列和所述第二存儲(chǔ)器芯片的第L+1子單元陣列至第Μ子單元陣列中的子 單元陣列的選中存儲(chǔ)器單元/從所述選中存儲(chǔ)器單元輸出數(shù)據(jù)，以及
[0181] 其中，在所述第二組的數(shù)據(jù)輸入/輸出操作期間，響應(yīng)于伴隨數(shù)據(jù)的輸入/輸出的 命令和包括所述存儲(chǔ)體地址的地址，數(shù)據(jù)輸入至選自所述第二存儲(chǔ)器芯片的第一子單元陣 列至第L子單元陣列和所述第一存儲(chǔ)器芯片的第L+1子單元陣列至第Μ子單元陣列中的子 單元陣列的選中存儲(chǔ)器單元/從所述選中存儲(chǔ)器單元輸出數(shù)據(jù)。
【權(quán)利要求】
1. 一種存儲(chǔ)器，包括： 第一單元陣列至第N單元陣列，被配置成包括多個(gè)存儲(chǔ)器單元；以及 一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)，分別與所述第一 單元陣列至所述第N單元陣列相對(duì)應(yīng)，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至 第N數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至所述第一單元陣列至所述第N單元陣列/ 從所述第一單元陣列至所述第N單元陣列輸出數(shù)據(jù)。
2. 如權(quán)利要求1所述的存儲(chǔ)器，其中，所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第 N數(shù)據(jù)輸入/輸出焊盤(pán)被設(shè)置成與所述第一單元陣列至所述第N單元陣列之中的相對(duì)應(yīng)的 單元陣列相鄰。
3. 如權(quán)利要求2所述的存儲(chǔ)器，還包括： 第一數(shù)據(jù)輸出單元至第N數(shù)據(jù)輸出單元，分別與所述第一單元陣列至所述第N單元陣 列相對(duì)應(yīng)，以及分別與所述第一數(shù)據(jù)輸入/輸出焊盤(pán)至所述第N數(shù)據(jù)輸入/輸出焊盤(pán)相對(duì) 應(yīng)，其中，所述第一數(shù)據(jù)輸出單元至所述第N數(shù)據(jù)輸出單元被配置成： 將從所述第一單元陣列至所述第N單元陣列中的相對(duì)應(yīng)單元陣列接收的數(shù)據(jù)串行布 置，以及 將串行布置的數(shù)據(jù)輸出至相對(duì)應(yīng)的第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊 盤(pán)；以及 第一數(shù)據(jù)輸入單元至第N數(shù)據(jù)輸入單元，分別與所述第一單元陣列至所述第N單元陣 列相對(duì)應(yīng)，以及分別與所述第一數(shù)據(jù)輸入/輸出焊盤(pán)至所述第N數(shù)據(jù)輸入/輸出焊盤(pán)相對(duì) 應(yīng)，其中，所述第一數(shù)據(jù)輸入單元至所述第N數(shù)據(jù)輸入單元被配置成： 將經(jīng)由相對(duì)應(yīng)的第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸入/輸出焊盤(pán)輸入的數(shù)據(jù)并行 布置，以及 將并行布置的數(shù)據(jù)輸入至所述第一單元陣列至所述第N單元陣列中的相對(duì)應(yīng)單元陣 列。
4. 如權(quán)利要求3所述的存儲(chǔ)器，還包括： 多個(gè)第一數(shù)據(jù)線(xiàn)至第N數(shù)據(jù)線(xiàn)，分別與所述第一單元陣列至所述第N單元陣列、所述第 一數(shù)據(jù)輸出單元至所述第N數(shù)據(jù)輸出單元、以及所述第一數(shù)據(jù)輸入單元至所述第N數(shù)據(jù)輸 入單元相對(duì)應(yīng)，其中，所述多個(gè)第一數(shù)據(jù)線(xiàn)至第N數(shù)據(jù)線(xiàn)被配置成在所述第一數(shù)據(jù)輸出單 元至所述第N數(shù)據(jù)輸出單元與分別相對(duì)應(yīng)的第一單元陣列至第N單元陣列之間傳送數(shù)據(jù)， 以及在所述第一數(shù)據(jù)輸入單元至所述第N數(shù)據(jù)輸入單元與分別相對(duì)應(yīng)的第一單元陣列至 第N單元陣列之間傳送數(shù)據(jù)。
5. 如權(quán)利要求4所述的存儲(chǔ)器，其中，所述第一數(shù)據(jù)輸出單元至所述第N數(shù)據(jù)輸出單元 中的每個(gè)包括： 并串轉(zhuǎn)換單元，被配置成將經(jīng)由所述多個(gè)第一數(shù)據(jù)線(xiàn)至第N數(shù)據(jù)線(xiàn)之中的與所述并串 轉(zhuǎn)換單元相對(duì)應(yīng)的多個(gè)數(shù)據(jù)線(xiàn)接收的數(shù)據(jù)并串轉(zhuǎn)換并且輸出；以及 輸出驅(qū)動(dòng)器，被配置成響應(yīng)于由所述并串轉(zhuǎn)換單元串行轉(zhuǎn)換的數(shù)據(jù)而驅(qū)動(dòng)所述一個(gè)或 更多個(gè)焊盤(pán)。
6. 如權(quán)利要求4所述的存儲(chǔ)器，其中，所述第一數(shù)據(jù)輸入單元至所述第N數(shù)據(jù)輸入單元 中的每個(gè)包括： 緩沖單元，被配置成將經(jīng)由所述一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)至第N數(shù)據(jù)輸 入/輸出焊盤(pán)之中的與所述緩沖單元相對(duì)應(yīng)的一個(gè)或更多個(gè)數(shù)據(jù)輸入/輸出焊盤(pán)輸入的數(shù) 據(jù)緩沖； 串并轉(zhuǎn)換單元，被配置成將由所述緩沖單元緩沖的數(shù)據(jù)串并轉(zhuǎn)換；以及 輸入驅(qū)動(dòng)器，被配置成響應(yīng)于由所述串并轉(zhuǎn)換單元并行轉(zhuǎn)換的數(shù)據(jù)而驅(qū)動(dòng)所述多個(gè)第 一數(shù)據(jù)線(xiàn)至第N數(shù)據(jù)線(xiàn)之中的與所述輸入驅(qū)動(dòng)器相對(duì)應(yīng)的多個(gè)數(shù)據(jù)線(xiàn)。
7. 如權(quán)利要求1所述的存儲(chǔ)器，其中，所述第一單元陣列至所述第N單元陣列中的第K 單元陣列包括包含多個(gè)存儲(chǔ)器單元的第一子單元陣列至第Μ子單元陣列，其中1 < K < M， 其中，所述第Κ單元陣列被配置成： 響應(yīng)于地址和伴隨有命令的輸入/輸出數(shù)據(jù)而產(chǎn)生第Κ選擇信號(hào)；以及 經(jīng)由一個(gè)或更多個(gè)第Κ數(shù)據(jù)輸入/輸出焊盤(pán)而將要輸入至存儲(chǔ)器單元的數(shù)據(jù)輸入/將 從所述存儲(chǔ)器單元輸出的數(shù)據(jù)輸出，所述存儲(chǔ)器單元是由所述第Κ選擇信號(hào)從所述第一子 單元陣列至所述第Μ子單元陣列中的由所述地址選中的子單元陣列的多個(gè)存儲(chǔ)器單元中 選擇的。
8. 如權(quán)利要求7所述的存儲(chǔ)器，其中，所述第一單元陣列至所述第Ν單元陣列的第一子 單元陣列至第Μ子單元陣列分別與子單元的第一存儲(chǔ)體至第Μ存儲(chǔ)體相對(duì)應(yīng)，其中，所述子 單元的第一存儲(chǔ)體至第Μ存儲(chǔ)體中的每個(gè)由相應(yīng)的存儲(chǔ)體地址來(lái)識(shí)別。
9. 如權(quán)利要求1所述的存儲(chǔ)器，其中，所述第一單元陣列至所述第Ν單元陣列中的第Κ 單元陣列包括包含多個(gè)存儲(chǔ)器單元的第一子單元陣列至第Μ子單元陣列，其中1 < Κ < Μ， 其中，所述第Κ單元陣列被配置成： 響應(yīng)于地址和伴隨數(shù)據(jù)的輸入/輸出的命令而產(chǎn)生分別與所述第一子單元陣列至所 述第Μ子單元陣列相對(duì)應(yīng)的Μ個(gè)第Κ選擇信號(hào)；以及 經(jīng)由一個(gè)或更多個(gè)第Κ數(shù)據(jù)輸入/輸出焊盤(pán)而將要輸入至存儲(chǔ)器單元的數(shù)據(jù)輸入/將 從所述存儲(chǔ)器單元輸出的數(shù)據(jù)輸出，所述存儲(chǔ)器單元是由所述Μ個(gè)第Κ選擇信號(hào)從所述第 一子單元陣列至所述第Μ子單元陣列的多個(gè)存儲(chǔ)器單元中選擇的。
10. -種存儲(chǔ)器，包括： 第一單元陣列，包括第一多個(gè)存儲(chǔ)器單元； 第二單元陣列，包括第二多個(gè)存儲(chǔ)器單元； 一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)，分別與所述第一單元陣列相對(duì)應(yīng)，其中，所述 一個(gè)或更多個(gè)第一數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至所述第一單元陣列/從所述 第一單元陣列輸出數(shù)據(jù)；以及 一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)，分別與所述第二單元陣列相對(duì)應(yīng)，其中，所述 一個(gè)或更多個(gè)第二數(shù)據(jù)輸入/輸出焊盤(pán)被配置成將數(shù)據(jù)輸入至所述第二單元陣列/從所述 第二單元陣列輸出數(shù)據(jù)。
【文檔編號(hào)】G11C7/10GK104217748SQ201310646694
【公開(kāi)日】2014年12月17日 申請(qǐng)日期:2013年12月4日 優(yōu)先權(quán)日:2013年5月31日
【發(fā)明者】樸日光, 李康設(shè) 申請(qǐng)人:愛(ài)思開(kāi)海力士有限公司