一種多次可程序化互連矩陣及其規(guī)劃方法
【專利摘要】本發(fā)明提供了一種多次可程序化互連矩陣及其規(guī)劃方法，該多次可程序化互連矩陣包含形成一個M×N大小陣列的多個半導體非易失性存儲器元件。根據(jù)一特定互連規(guī)劃，位于該陣列中的該些非易失性存儲器元件被程序化至一高閾值電壓狀態(tài)或被抹除至一低閾值電壓狀態(tài)。施加一柵電壓于該陣列中的所有非易失性存儲器元件的控制柵極后，就形成了被規(guī)劃的互連網(wǎng)絡，其中該柵電壓高于該低閾值電壓且低于該高閾值電壓。本發(fā)明的互聯(lián)矩陣可提供一種非常方便和成本效益的方法來規(guī)劃IC芯片中的電路布線。
【專利說明】一種多次可程序化互連矩陣及其規(guī)劃方法
【技術領域】
[0001]本發(fā)明是有關于在集成電路(integrated circuit, IC)中用以電路布線(circuitrouting)的互連矩陣(interconnection matrix),特別地,應用一個半導體非易失性存儲器(non-volatile memory,NVM)元件(device)陣列(array)來形成一互連矩陣。當被施加的控制柵(control gate)電壓偏壓(bias)低于高閾值電壓但高于低閾值電壓時,具高閾值電壓的已程序化(programmed)NVM元件為“切斷(off) ”狀態(tài)，以斷接(disconnect)其對應的兩個輸入端(terminal)及輸出端,至于,具低閾值電壓的未程序化(un-programmed)NVM元件為“導通(on) ”狀態(tài)，以連接其對應的兩個輸入端及輸出端。
【背景技術】
[0002]在集成電路的領域里，主動元件(active element)如晶體管(transistor)以及被動(passive)元件如電阻(resistor)與電容(capacitor)之間，是以金屬線(metalwire)和夾層間(inter-layered)的金屬貫孔(via) /接觸窗(contact)來相連接。上述金屬連接通常是在半導體制造的最后金屬化(metallization)工藝中來完成。一旦完成最后硬布線(hard wiring)工藝，在新娃晶(silicon)沒有經過重新遮罩(re-masking)和重新工藝(re-processing)的程序,新娃晶上的電路是無法改變的。在制造后，因為缺乏改變布線規(guī)劃(wiring configuration)的彈性,此硬布線方法通常導致光罩改版(maskrevision)和娃晶重制造(re-fabrication)的開發(fā)成本增加,且更延長開發(fā)時程。
[0003]在大部分IC芯片(chip)，于工藝后，為了修正(trimming)被動元件的電性參數(shù)、為改善良率的存儲器冗余(memory redundancy)及芯片識別(chip identification),局部的布線變更是必需的。對于這類應用，電性熔絲(electrical fuse)和反熔絲(ant1-fuse)通常被用在這些用途。一旦被程序化，這些電性熔絲(反熔絲)不能返回其原來狀態(tài)(original state)，亦即這些電性熔絲(反熔絲)的程序化狀態(tài)是不可逆的。因此，這些電性熔絲(反熔絲)為一次性可程序化(One-Time-Programmable, 0ΤΡ)非易失性存儲器元件。
[0004]另一方面，對于需要大規(guī)?？梢?guī)劃布線容量(configurable wiring capacity)的應用，例如，現(xiàn)場可程序化陣列(Field Programmable Array)和多次可規(guī)劃(MultipleConfigurable)輸出/輸入(Ι/Os)(或輸出/輸入焊墊(pad))，OTP型的電性熔絲(反熔絲)無法提供可行的解決方案。利用大量OTP型的電性熔絲(反熔絲)作為IC芯片中的多次可規(guī)劃布線容量，將變成不切實際的昂貴。

【發(fā)明內容】

[0005]本發(fā)明實施例的主要目的在于提供一種多次可程序化互連矩陣及其規(guī)劃方法，以解決利用一次性可程序化非易失性存儲器元件進行多次可規(guī)劃布線的成本較高、及現(xiàn)有硬布線方法缺乏布線規(guī)劃彈性的問題。
[0006]為了實現(xiàn)上述目的，本發(fā)明實施例提供一種多次可程序化互連矩陣，該多次可程序化互連矩陣包含:多個非易失性存儲器單元，被配置為具有行與列的電路組態(tài)，各所述非易失性存儲器單元具有一源極、一漏極、一浮動柵、一控制柵和一通道區(qū)，位于同一行的非易失性存儲器單元的控制柵形成一相對應控制柵線，位于同一列的非易失性存儲器單元的漏極形成一相對應位線，位于同一行的所述多個非易失性存儲器單元被分為多個單元配對以致于各所述單元配對分享一共源極并連接至兩條相鄰位線，位于同一行中的所述多個非易失性存儲器單元的所述共源極形成一相對應源極線，在每一程序化周期后，所述多個非易失性存儲器單元被規(guī)劃成多個抹除單元和多個被程序化單元；多個第一切換器和多個第二切換器分別設在多條所述位線的第一端和第二端；以及多個第三切換器和多個第四切換器分別設在多條所述源極線的第一端和第二端；其中當將多條所述控制柵線被偏壓時，所述多個抹除單元和所述多個被程序化單元的電傳導狀態(tài)取決于所述多個非易失性存儲器單元的電傳導型。
[0007]本發(fā)明實施例還提供一種規(guī)劃一個多次可程序化互連矩陣的方法，該多次可程序化互連矩陣包含被配置為具有行與列的電路組態(tài)的多個非易失性存儲器單元、多個第一切換器、多個第二切換器、多個第三切換器和多個第四切換器，各所述非易失性存儲器單元具有一源極、一漏極、一浮動柵、一控制柵和一通道區(qū)，位于同一行的非易失性存儲器單元的控制柵形成一相對應控制柵線，位于同一列的非易失性存儲器單元的漏極形成一相對應位線，位于同一行的所述多個非易失性存儲器單元被分為多個單元配對以致于各所述單元配對分享一共源極并連接至兩條相鄰位線，位于同一行中的所述多個非易失性存儲器單元的共源極形成一相對應源極線，所述多個第一切換器和所述多個第二切換器分別設在多條所述位線的第一端和第二端，所述多個第三切換器和所述多個第四切換器分別設在多條所述源極線的第一端和第二端，所述方法包含:改變所述多個非易失性存儲器單元的閾值電壓至具一第一閾值電壓的抹除狀態(tài)；在一程序化期間，將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)，通過施加一操作電壓至所述多個第一非易失性存儲器單元的對應位線或是將所述相對應位線浮接來達成；在所述程序化期間，將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)，通過施加所述操作電壓至一相對應源極線、施加一第一高電壓至所述多個第二非易失性存儲器單元的對應位線和施加一第二高電壓至一相對應控制柵線來達成；以及以逐行為基礎，重復所述保持步驟和所述程序化步驟，直到處理完所有的非易失性存儲器單元為止；其中所述第一高電壓和所述第二高電壓大于所述操作電壓；以及其中所述多個非易失性存儲器單元為N型且所述第一閾值電壓小于所述第二閾值電壓。
[0008]本發(fā)明實施例還提供一種規(guī)劃一個多次可程序化互連矩陣的方法，該多次可程序化互連矩陣包含被配置為具有行與列的電路組態(tài)的多個非易失性存儲器單元、多個第一切換器、多個第二切換器、多個第三切換器和多個第四切換器，各所述非易失性存儲器單元具有一源極、一漏極、一浮動柵、一控制柵和一通道區(qū)，位于同一行的非易失性存儲器單元的控制柵形成一相對應控制柵線，位于同一列的非易失性存儲器單元的漏極形成一相對應位線，位于同一行的所述多個非易失性存儲器單元被分為多個單元配對以致于各所述單元配對分享一共源極并連接至兩條相鄰位線，位于同一行中的所述多個非易失性存儲器單元的所述共源極形成一相對應源極線，所述多個第一切換器和所述多個第二切換器分別設在多條所述位線的第一端和第二端，所述多個第三切換器和所述多個第四切換器分別設在多條所述源極線的第一端和第二端，所述方法包含:改變所述多個非易失性存儲器單元的閾值電壓至具一第一閾值電壓的抹除狀態(tài)；在一程序化期間，將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)，通過將所述多個第一非易失性存儲器單元的對應位線浮接或是施加一第一高電壓至所述相對應位線來達成；在所述程序化期間，將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)，通過施加所述第一高電壓至一井電極和一相對應源極線，以及施加一接地電壓至所述多個第二非易失性存儲器單元的對應位線來達成；以及以逐行為基礎，重復保持步驟和程序化步驟，直到處理完所有的非易失性存儲器單元為止；其中上述規(guī)定非易失性存儲器單元為P型且所述第一閾值電壓小于所述第二閾值電壓。
[0009]本發(fā)明的有益效果在于，本發(fā)明的互聯(lián)矩陣可提供一種非常方便和成本效益的方法來規(guī)劃IC芯片中的電路布線。
【專利附圖】

【附圖說明】
[0010]圖1是根據(jù)本發(fā)明的一實施例，顯示利用N型非易失性存儲器元件的互連矩陣的示意圖；
[0011]圖2是根據(jù)本發(fā)明的一實施例，顯示N型SGLNVM的被程序化單元和抹除單元的漏極電流對控制柵電壓的特征曲線；
[0012]圖3是根據(jù)本發(fā)明的一實施例，顯示一被抹除N型SGLNVM元件的晶體管導通電阻值對流入電流(sunk current)的特征曲線；
[0013]圖4A是根據(jù)本發(fā)明，顯示在程序化程序中，被程序化N型SGLNVM元件的程序化機制(mechanism)；
[0014]圖4B是根據(jù)本發(fā)明，顯示在程序化程序中，未被程序化N型SGLNVM元件的程序化機制；
[0015]圖5是根據(jù)本發(fā)明的一實施例，顯不利用N型SGLNVM兀件的互連矩陣的不意圖；
[0016]圖6是根據(jù)本發(fā)明的另一實施例，顯示利用P型非易失性存儲器元件的互連矩陣的示意圖。
[0017]附圖標記
[0018]100 MXN N 型 NVM 陣列
[0019]101、102、601、602 輸入端
[0020]103、603 位線
[0021]110、112、114、116、610、612、614、616 切換器
[0022]111、113、115、117 切換器的柵極
[0023]130 N 型 NVM 單元
[0024]131、631 單位
[0025]141,142,641,642 輸出端
[0026]143、643 共源極線
[0027]150控制柵線
[0028]501、502、560、561 匯流排線
[0029]510 MXN N-型 NVM 互連矩陣[0030]511控制柵線切換器
[0031]520地址解碼器和狀態(tài)機器電路區(qū)塊
[0032]530電壓供應電路區(qū)塊
[0033]550、551數(shù)據(jù)緩沖器電路區(qū)塊
[0034]600 MXN P 型 NVM 陣列
[0035]600A N-型井
[0036]600B 井電極
[0037]630 P 型 NVM 單元
[0038]650控制柵線
【具體實施方式】
[0039]以下的說明將舉出本發(fā)明的多個較佳的示范實施例，熟悉本領域者應可理解，本發(fā)明可采用各種可能的方式實施，并不限于下列示范的實施例或實施例中的特征。
[0040]圖1顯示2M個輸入和2N個輸出的互連矩陣的示意圖，其包含MXN大小的NVM陣列100以及選擇MOSFET切換器(switch) (110、112、114和116)。具反或(NOR)型電路組態(tài)(configuration)的MXN大小的NVM陣列100中，多個NVM單兀(cell) 130兩兩成對，每一對NVM單元130分享一共源極電極(common source electrode)和兩個不同的漏極電極(drain electrode),如圖1中間的單位131所示。一行(row)NVM單元130的控制柵150形成一控制柵線(control gate line)CGj，其中，j=l...N;而一列(column) NVM 單元 130的漏極電極彼此連接形成第i條位線(bitline)103，其中，i=l...M ;—行NVM單元130的共源極電極彼此連接形成第j條共源極線(common source line) 143,其中，j=l...N。輸入端101和102以Iiu和IiD表示，i=l...M，分別經由該些MOSFET切換器110和114，連接至該MXN大小的NOR型NVM陣列100的M條位線103。輸出端141和142以QjK和QjL表示，j=l...N,分別經由該些MOSFET切換器112和116連接至該MXN大小的NOR型NVM陣列100的N條共源極線143。
[0041]在規(guī)劃(configure)該互連矩陣時,一開始是利用傅勒-諾德翰穿隧效應或能帶間穿隧效應，將該MXN大小的NOR型NVM陣列100中的多個NVM單元130抹除至一低閾值電壓狀態(tài)VthL，而上述傅勒-諾德翰穿隧以及能帶間穿隧等抹除方法為本【技術領域】者所習知，在此不予贅述。在該抹除操作后，該陣列100中的NVM單元130處于該低閾值電壓狀態(tài)VthIj。當施加一個控制柵電壓大于一低閾值電壓VthL時,該互連矩陣的所有互連節(jié)點(node)相連接在一起。若欲使兩節(jié)點之間斷接，則須將連接(attach)至該兩個節(jié)點的特定NVM程序化至一高閾值電壓狀態(tài)VthH(其中該特定NVM的源極/漏極電極連接至該兩個節(jié)點)，此程序化操作是利用美國專利號碼7，733，700所揭示的程序化方法(上述專利的內容在此被整體引用作為本說明書內容的一部分)。例如，如圖1所示，將在該MXN陣列100的每一NVM單元(i，j)程序化至該高閾值電壓狀態(tài)Vths以將第i條位線自第j條共源極線斷接，其中，l〈i〈M且l〈j〈N。本發(fā)明的互連矩陣中該些NVM單元的程序化操作是相似于具有熔絲型元件的傳統(tǒng)互連矩陣中的熔絲燒斷(fuse-blown)操作。
[0042]在規(guī)劃完該互連矩陣之后，當需要該互連矩陣傳遞供應核心電壓信號Vdd(通常表示一數(shù)字信號“I”)時，整個陣列的控制柵線CGJj=1...N)被偏壓至一電壓Va，其中，(VthL+VDD) <Va<VthHO通過施加一電壓信號Vsel (大于(VDD+Vth))至該些選擇切換器(110、113、115和116)的柵極端(111、113、115和117)，其中Vth是該些選擇切換器的閾值電壓，于是形成一個可傳遞小于Vdd的信號的互連矩陣網(wǎng)絡(network)。若要使該互連矩陣自外部數(shù)據(jù)匯流排線(data bus line)斷接,則將在該些選擇切換器(110、113、115和116)的柵極端(111、113、115和117)的電壓信號設為接地(ground)電壓?；蛘?，于圖1的互連矩陣中，若要使一行NVM單元自一特定輸出線Oj分離(detach)，則可施加一個小于Vtli的電壓(通常是接地電壓)至該行NVM單元的控制柵。
[0043]圖2是根據(jù)本發(fā)明的一實施例，顯示N型SGLNVM元件的程序化和抹除單元的漏極電流對控制柵電壓的特征曲線(characteristic curve)。圖3是根據(jù)本發(fā)明的一實施例，顯示一個被抹除N型SGLNVM元件在1.2V電壓偏壓且被施加不同控制柵電壓下的Rm (晶體管“導通”電阻值(resistance))對流入電流(sunk current)的特征曲線。相較于氧化層破裂(oxide - breaking)反熔絲電阻值約在百萬歐姆(ΜΩ)的范圍(例如,參見美國專利號碼7，825，479B2)，該1--是在數(shù)十千歐姆(kQ)的范圍。因此，就傳播延遲速度(propagatingdelay speed)而言,利用SGLNVM的互連矩陣的品質是優(yōu)于利用氧化層破裂反熔絲的互連矩陣。
[0044]在一較佳實施例中，具NOR型電路組態(tài)的MXN大小的N型SGLNVM陣列100形成如圖1所示的MXN互連矩陣，該N型SGLNVM單元陣列100是以標準CMOS工藝制造。最初，以傅勒-諾德翰穿隧(tunneling)或能帶間穿隧效應,將在該陣列100中的多個N型SGLNVM單元130抹除至一低閾值電壓狀態(tài)。上述抹除程序是以逐行(row-by-row)抹除方式、或以整個陣列一次抹除來完成。一種逐行程序化程序是以美國專利申請?zhí)柎a7，733，700所揭示的程序化方法來完成。于該程序化模式中，是通過傳遞核心電壓偏壓Vdd至相對應源極線Qj而達到選擇第j行N型SGLNVM單元的目的，因此，被選擇的第j行的N型SGLNVM單元的源極就被偏壓在電壓VDD。對于互連規(guī)劃的被選擇的第j行SGLNVM單元中，施加一電壓偏壓Vdh (大于Vdd)至欲被程 序化的該些被選擇的N型SGLNVM單元的漏極電極；而對于被選擇的第j行SGLNVM單元中不要被程序化的該些被選擇的SGLNVM單元的漏極，則施加一偏壓Vdd或浮接(floating)。當施加一個振幅Vrai的高電壓脈沖(pulse)(大于Vdd)至該被選擇行的該些N型SGLNVM單元的控制柵歷經約數(shù)微秒(μ s)時,是以注入熱電子(hot electron)至浮動柵的方式，如圖4A所示，將該些漏極電極被偏壓在Vdh的被程序化N型SGLNVM單元程序化至一高閾值電壓狀態(tài)VthH。同時，對于具二電極的其一偏壓在Vdd或浮接的該些未程序化N型SGLNVM單元，其漏極電極和連接的源極線Qj均被偏壓在該電壓偏壓VDD，而不會產生熱電子。在MOSFET的深線性模式(de印linear mode)中不會產生熱電子，此乃由于施加該高柵電壓(high gate voltage) Vcxffl至NVM元件的控制柵導致源極/漏極電位均等于VDD，如圖4B所示。因此，在施加該高電壓脈沖Vrai后，該被選擇行的未程序化SGLNVM單元仍是在同樣的低閾值電壓狀態(tài)VthJ抹除閾值電壓)。這整個程序化程序相似于具有熔絲型元件的傳統(tǒng)互連矩陣中的熔絲燒斷操作。本發(fā)明的互連矩陣中的該些被程序化NVM單元相似于那些燒斷熔絲，用來斷接兩個連接節(jié)點。對比之下，本發(fā)明的互連矩陣中的該些NVM元件為MTP元件，而該傳統(tǒng)互連矩陣中的該些熔絲型元件為OTP元件。本發(fā)明的NVM互連矩陣可以被規(guī)劃和重新被規(guī)劃多次。
[0045]在逐行程序化該MXN大小NOR型陣列成為一特定互連規(guī)劃后，施加一控制柵電壓Va至整個NVM單元陣列的控制柵，以啟動(activate)該互連矩陣，其中(VthL+VDD) <Va〈VthH。利用圖1中的該些選擇切換器(I 10、112、114和116)，使該互連矩陣與外部匯流排線分離或連接。若要使單一源極線％線自M條匯流排線分離，可施加一個低于該抹除NVM閾值電壓的接地電壓至該行的控制柵CGp以切斷該行的NVM元件。
[0046]請注意，于上述互連矩陣實施例中各單位131包含一對SGLNVM單元130，僅為本發(fā)明的一示例，而非本發(fā)明的限制。在互連矩陣另一實施例中，每一個包含一對SGLNVM單元130的單位131可利用包含一對其他類型NVM單元的單位來替代。
[0047]圖5是根據(jù)本發(fā)明的一實施例，顯示操作互連矩陣510的示意圖。M條匯流排線501連接至一互連矩陣510的M個上輸入端101，而M個下輸入端102則連接至M條匯流排線502，該M條匯流排線502再連接至用以進行規(guī)劃操作的程序化/抹除驅動器電路(driver circuitry) 540。該互連矩陣510的N個右輸出端141和N個左輸出端142分別連接至數(shù)據(jù)緩沖器電路區(qū)塊(data buffer circuit block) 550和551。該些數(shù)據(jù)緩沖器電路550和551用來分別驅動在N條匯流排線560和561中2N條輸出匯流排線的線電阻電容負載(RC loading)，以達到最佳化的信號傳播延遲。應用一地址解碼器和狀態(tài)機電路區(qū)塊(address decoder and state machine circuit block) 520,經由控制柵線切換器511,來選擇該SGLNVM陣列510和該行SGLNVM單元的控制柵以及提供時序控制序列(timingcontrol sequence)，分別作為矩陣規(guī)劃和矩陣啟動的操作之用。一電壓供應電路區(qū)塊530提供不同的電壓偏壓，作為該N型SGLNVM陣列的抹除和程序化操作之用以及該些選擇切換器(I 10、112、114和116)的電壓偏壓之用。
[0048]另一實施例中，具NOR型電路組態(tài)的MXN大小P型NVM陣列600嵌入于一具電極600B的大N型井600A中，和N型MOSFET切換器(610、612、614和616)形成如圖6的所示的MXN互連矩陣。具NOR型電路組態(tài)的MXN大小的NVM陣列600中，多個P型NVM單元630兩兩成對，每一對NVM單元630分享一共源極電極和兩個不同的漏極電極，如圖6中的單位631所示，一行P型NVM單元630的控制柵650形成一控制柵線CGj，其中，j=l...N ; —列P型NVM單元630的漏極電極相連接形成第i條位線603，其中，i=l...M ;一行P型NVM單元630的共源極電極相連接形成第j條共源極線643，其中，j=l...N0上輸入端601和下輸入端602以Iiu和IiD代表，i=l...M，分別經由該些MOSFET切換器610和614連接至該具NOR型電路組態(tài)的MXN大小的P型NVM陣列的M條位線603。右輸出端641和左輸出端642以QjK和QjL代表，j=l...N,分別經由該些MOSFET切換器612和616連接至該P型NVM陣列600的N條共源極線643。
[0049]為規(guī)劃該互連矩陣，最初是利用傅勒-諾德翰穿隧效應，將該些P型NVM單元630抹除至一低閾值電壓狀態(tài)Vg (朝向更負的電壓方向)，故具該低閾值電壓的該些P型NVM單元630需要被施加一個比源極電極電壓Vs更負的控制柵電壓Veg,以導通該些P型NVM單元630，亦即(Veg — Vs— VthL)〈O，來導通該P型NVM單元630。在低閾值電壓狀態(tài)Vtli的該些P型NVM630的浮動柵上所儲存的電荷為電洞(正的)或零電荷。利用施加同樣的電壓偏壓至該些控制柵650和該N型井的井電極600B，使該陣列中的該些具初始低閾值電壓的P型NVM單元630為“切斷”狀態(tài)。在規(guī)劃之前，該陣列中的該些P型NVM單元630在初始時斷接于該互連矩陣的該些節(jié)點之間。
[0050]為了程序化被選擇第j行的P型NVM單元，其該井電極600B和該被選擇的源極線Oj以同樣的高電壓Vh作偏壓，而在第j行中欲程序化的被選擇的P型NVM的相對應位線是以接地電壓作偏壓，歷時數(shù)微秒，以致于能帶間穿隧效應促進從該井電壓偏壓Vh至該些接地漏極電極來的熱電子注入至該P型NVM的浮動柵中。在該接地電壓脈沖期間，第j行中未被選擇的P型NVM的相對應位線被設定為浮接狀態(tài)或以Vh作偏壓。為了不干擾在其余行中未被選擇的NVM單元，在施加程序化接地電壓脈沖期間，未被選擇行的水平源極線Oj設為浮接狀態(tài)。在第j行的該些被程序化P型NVM單元因在高閾值電壓狀態(tài)VthH，如此需要一個更高的控制柵電壓來切斷該些被程序化P型NVM單元。因此，在程序化之后，當該N型井和該些控制柵以該正電壓偏壓Vdd作偏壓時，該些在浮動柵上有儲存電子的被程序化P型NVM單元便總是維持在“導通”狀態(tài)以傳遞一低電壓信號Vss，而該些未程序化NVM單元則保持“切斷”狀態(tài)。
[0051]在逐行程序化該MXN P-型NOR陣列已達成一特定互連規(guī)劃后，施加該正電壓偏壓Vdd至該N型井600和整個NVM單元陣列的控制柵線，以啟動該互連矩陣。應用圖6中的該些選擇切換器出10、612、614和616)，以使該互連矩陣與外部匯流排線(未顯示)分離或附接。欲使單一源極線Oj自M條匯流排線分離，可施加一高電壓Va(大于Vdd)至該行控制柵CGp以致于該施加的高電壓Va能將該些被程序化的P型NVM單元切斷。本發(fā)明的P型NVM單元陣列的整個規(guī)劃操作是相似于具有反熔絲型元件的傳統(tǒng)互連矩陣中的熔絲連接(fuse-connecting)操作。本發(fā)明的互連矩陣中的該些被程序化P型NVM單元相似于那些用來連接節(jié)點與節(jié)點的連接熔絲。對比之下，本發(fā)明的互連矩陣中的P型NVM元件為MTP元件，而該傳統(tǒng)互連矩陣中的該些反熔絲型元件為OTP元件。本發(fā)明的NVM互連矩陣可以被規(guī)劃和重新被規(guī)劃多次。
[0052]因為半導體非易失性存儲器元件通常需要至少數(shù)千次的程序化/抹除(erase)周期(cycling),所以在本發(fā)明中，選擇具多次可程序化(Multiple Times Programmable,MTP)功能的非易失性存儲器會是最具成本效益的解決方案，以便進行IC芯片的多次布線規(guī)劃。
[0053]半導體非易失性存儲器是金屬氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field Effect Transistor, M0SFET)的一型，該 MOSFET 能儲存電荷來改變其閾值電壓。例如，儲存在該半導體非易失性存儲器的儲存材質中的電子導致該MOSFET的閾值電壓偏移至一較高閾值電壓。自該儲存材質移除所儲存的電子或是注入電洞(hole)來中和該些儲存的電子之后，該半導體非易失性存儲器的閾值電壓會向下偏移至一較低閾值電壓。程序化程序用以提高一半導體非易失性存儲器的閾值電壓至一較高閾值電壓狀態(tài)；而抹除程序用以降低已程序化半導體非易失性存儲器的閾值電壓，從一高閾值電壓狀態(tài)降低至一低閾值電壓狀態(tài)。半導體非易失性存儲器的程序化/抹除的方法，如熱載子注入(Hot Carrier Injection, HCI)、傅勒-諾德翰(Fowler-Nordheim, FN)穿隧(tunneling)以及能帶間(Band-to-Band，BTB)穿隧等，為本【技術領域】者所習知。因為在正常操作情形下，半導體非易失性存儲器的儲存材質所儲存的電荷可保留至少長達10年的時間，所以在操作過程期間，該非易失性MOSFET的閾值電壓保持只有些微的變化。在整個至少10年的操作期限(operational life)內，都能保持住該半導體非易失性存儲器的“導通 / 切斷(on/off) ”特征(characteristic)。
[0054]應用半導體非易失性存儲器于IC芯片中的互連矩陣的另一方面，是現(xiàn)代IC芯片的核心(core)操作電壓已被降低至大約是I伏(volt)。該核心操作電壓通過半導體非易失性存儲器元件可輕易地被傳遞，而無需施加太高的電壓于其控制柵。此外，該些現(xiàn)代IC芯片的低核心操作電壓恰巧與施加于該些非易失性存儲器元件的漏極所需的低電壓相符，不會因該漏極的熱載子注入而干擾(disturb)該些元件的閾值電壓，這是一種稱為讀取干擾(read disturbance)的現(xiàn)象,來自于施加高的漏極電壓。
[0055]應用半導體非易失性存儲器于IC芯片中的互連矩陣的另一方面，利用標準CMOS (Complementary Metal-Oxide Semiconductor)工藝的可縮放柵邏輯非易失性存儲器(Scalable Gate Logic Non-Volatile Memory, SGLNVM)已被成功開發(fā)(美國專利申請?zhí)柎a13/399，753 (中國臺灣對應專利案申請?zhí)柎a102104132)和13/454，871，上述專利的內容在此被整體引用作為本說明書內容的一部分)。該SGLNVM可容易地被并入于標準CMOS集成電路工藝，而不需增加工藝成本。由于該SGLNVM的非易失性“導通/切斷”和MTP等的特性，該SGLNVM互連矩陣可提供一種非常方便和成本效益的方法來規(guī)劃IC芯片中的電路布線。
[0056]請注意，除了上述實施例中的描述之外，熟悉本技藝人士可理解，非易失性存儲器單元的類型及MOSFET選擇切換器的類型可以有許多不同變化與差異，例如不同非易失性物質可構成不同類型的非易失性存儲器單元，因此，本發(fā)明互連矩陣還可以利用不同類型的非易失性存儲器單元及不同類型的MOSFET選擇切換器來實施。
[0057]上述僅為本發(fā)明的較佳實施例而已，而并非用以限定本發(fā)明的申請專利范圍；凡其他未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應包含在權利要求內。
【權利要求】
1.一種多次可程序化互連矩陣，其特征在于，所述多次可程序化互連矩陣包含: 多個非易失性存儲器單元，被配置為具有行與列的電路組態(tài)，各所述非易失性存儲器單元具有一源極、一漏極、一浮動柵、一控制柵和一通道區(qū)，位于同一行的非易失性存儲器單元的控制柵形成一相對應控制柵線，位于同一列的非易失性存儲器單元的漏極形成一相對應位線，位于同一行的所述多個非易失性存儲器單元被分為多個單元配對以致于各所述單元配對分享一共源極并連接至兩條相鄰位線，位于同一行中的所述多個非易失性存儲器單元的所述共源極形成一相對應源極線，在每一程序化周期后，所述多個非易失性存儲器單元被規(guī)劃成多個抹除單元和多個被程序化單元； 多個第一切換器和多個第二切換器分別設在多條所述位線的第一端和第二端；以及 多個第三切換器和多個第四切換器分別設在多條所述源極線的第一端和第二端； 其中當將多條所述控制柵線被偏壓時，所述多個抹除單元和所述多個被程序化單元的電傳導狀態(tài)取決于所述多個非易失性存儲器單元的電傳導型。
2.根據(jù)權利要求1所述的多次可程序化互連矩陣，其特征在于，回應一第一控制信號，所述多個第一切換器被規(guī)劃以連接多條所述位線至多個第一外部匯流排線，其中回應一第二控制信號，所述多個第二切換器被規(guī)劃以連接多條所述位線至多個第二外部匯流排線，其中回應一第三控制信號，所述多個第三切換器被規(guī)劃以連接多條所述源極線至多個第三外部匯流排線，以及，其中回應一第四控制信號，所述多個第四切換器被規(guī)劃以連接多條所述源極線至多個第四外部匯流排線。
3.根據(jù)權利要求2所述的多次可程序化互連矩陣，其特征在于，所述多個第一切換器、所述多個第二切換器、所述多個第三切換器和所述多個第四切換器為金屬氧化物半導體場效應晶體管。
4.根據(jù)權利要求1所述的多次可程序化互連矩陣，其特征在于，當所述多個非易失性存儲器單元是N型且以一第一柵電壓偏壓各所述控制柵線時，具一第一閾值電壓的所述多個抹除單元為導通，而具一第二閾值電壓的所述多個被程序化單元為切斷，以及其中所述第一柵電壓大于所述第一閾值電壓且小于所述第二閾值電壓。
5.根據(jù)權利要求4所述的多次可程序化互連矩陣，其特征在于，當一第二柵電壓被施加至一被選擇源極線的對應控制柵線時，所述被選擇源極線與全部位線切斷，其中所述第二柵電壓低于所述第一閾值電壓。
6.根據(jù)權利要求4所述的多次可程序化互連矩陣，其特征在于，當一被選擇源極線及一被選擇位線的對應非易失性存儲器單元在一被程序化狀態(tài)時，所述被選擇源極線與所述被選擇位線之間為斷接狀態(tài)。
7.根據(jù)權利要求1所述的多次可程序化互連矩陣，其特征在于，當所述多個非易失性存儲器單元為P型且全部控制柵線和一井電極被偏壓至一操作電壓時，所述多個抹除單元為切斷狀態(tài)，而所述多個被程序化單元為導通狀態(tài)。
8.根據(jù)權利要求7所述的多次可程序化互連矩陣，其特征在于，當一個大于所述操作電壓的柵電壓被施加至一被選擇源極線對應的控制柵線時，所述被選擇源極線與全部位線斷接。
9.根據(jù)權利要求7所述的多次可程序化互連矩陣，其特征在于，當一被選擇源極線及一被選擇位線對應的非易失性存儲器單元在一程序化狀態(tài)時，所述被選擇源極線連接至所述被選擇位線。
10.一種規(guī)劃一個多次可程序化互連矩陣的方法，其特征在于，所述多次可程序化互連矩陣包含被配置為具有行與列的電路組態(tài)的多個非易失性存儲器單元、多個第一切換器、多個第二切換器、多個第三切換器和多個第四切換器，各所述非易失性存儲器單元具有一源極、一漏極、一浮動柵、一控制柵和一通道區(qū)，位于同一行的非易失性存儲器單元的控制柵形成一相對應控制柵線，位于同一列的非易失性存儲器單元的漏極形成一相對應位線，位于同一行的所述多個非易失性存儲器單元被分為多個單元配對以致于各所述單元配對分享一共源極并連接至兩條相鄰位線，位于同一行中的所述多個非易失性存儲器單元的共源極形成一相對應源極線，所述多個第一切換器和所述多個第二切換器分別設在多條所述位線的第一端和第二端，所述多個第三切換器和所述多個第四切換器分別設在多條所述源極線的第一端和第二端，所述方法包含: 改變所述多個非易失性存儲器單元的閾值電壓至具一第一閾值電壓的抹除狀態(tài)； 在一程序化期間，將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)，通過施加一操作電壓至所述多個第一非易失性存儲器單元的對應位線或是將所述相對應位線浮接來達成； 在所述程序化期間，將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)，通過施加所述操作電壓至一相對應源極線、施加一第一高電壓至所述多個第二非易失性存儲器單元的對應位線和施加一第二高電壓至一相對應控制柵線來達成；以及 以逐行為基礎，重復將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)的步驟和將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)的步驟，直到處理完所有的非易失性存儲器單元為止； 其中所述第一高電壓和所述第二高電壓大于所述操作電壓；以及 其中所述多個非易失性存儲器單元為N型且所述第一閾值電壓小于所述第二閾值電壓。
11.根據(jù)權利要求10所述的方法，其特征在于，在重復將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)的步驟和將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)的步驟之后，所述的方法更包含: 通過回應一第一控制信號來導通所述多個第一切換器，以連接多條所述位線至多個第一外部匯流排線； 通過回應一第二控制信號來導通所述多個第二切換器，以連接多條所述位線至多個第二外部匯流排線； 通過回應一第三控制信號來導通所述多個第三切換器，以連接多條所述源極線至多個第三外部匯流排線；以及 通過回應一第四控制信號來導通所述多個第四切換器，以連接多條所述源極線至多個第四外部匯流排線。
12.根據(jù)權利要求10所述的方法，其特征在于，在改變所述多個非易失性存儲器單元的閾值電壓至具一第一閾值電壓的抹除狀態(tài)之后，但在將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)的步驟和將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)的步驟之前，所述方法更包含: 通過施加一個大于所述第一閾值電壓的柵電壓至全部所述控制柵線，以將所述源極線連接至所述位元線。
13.根據(jù)權利要求10所述的方法，其特征在于，在重復將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)的步驟和將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)的步驟之后，所述方法更包含: 通過施加一柵電壓至全部所述控制柵線，以切斷具所述第二閾值電壓的所述多個第二非易失性存儲器單元，以及導通具所述第一閾值電壓的所述多個第一非易失性存儲器單元; 其中所述柵電壓大于所述第一閾值電壓但小于所述第二閾值電壓。
14.根據(jù)權利要求13所述的方法，其特征在于，…-+乂^^^^—以及其中^-代表所述第一閾值電壓，Vths代表所述第二閾值電壓，Vdd代表所述操作電壓，以及Va代表該柵電壓。
15.根據(jù)權利要求13所述的方法，其特征在于，所述方法的操作如同具有多個熔絲型元件的傳統(tǒng)互連矩陣中的熔絲燒斷操作。
16.根據(jù)權利要求10所述的方法，其特征在于，在重復將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)的步驟和將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)的步驟之后，所述方法更包含: 通過施加一柵電壓至一被選擇源極線的對應控制柵線來切斷相對應非易失性存儲器單元，以將所述被選擇源極線自所述位線斷接； 其中所述柵電壓低于所述第一閾值電壓。
17.一種規(guī)劃一個多次可程序化互連矩陣的方法，其特征在于，所述多次可程序化互連矩陣包含被配置為具有行與列的電路組態(tài)的多個非易失性存儲器單元、多個第一切換器、多個第二切換器、多個第三切換器和多個第四切換器，各所述非易失性存儲器單元具有一源極、一漏極、一浮動柵、一控制柵和一通道區(qū)，位于同一行的非易失性存儲器單元的控制柵形成一相對應控制柵線，位于同一列的非易失性存儲器單元的漏極形成一相對應位線，位于同一行的所述多個非易失性存儲器單元被分為多個單元配對以致于各所述單元配對分享一共源極并連接至兩條相鄰位線，位于同一行中的所述多個非易失性存儲器單元的所述共源極形成一相對應源極線，所述多個第一切換器和所述多個第二切換器分別設在多條所述位線的第一端和第二端，所述多個第三切換器和所述多個第四切換器分別設在多條所述源極線的第一端和第二端，所述方法包含: 改變所述多個 非易失性存儲器單元的閾值電壓至具一第一閾值電壓的抹除狀態(tài)； 在一程序化期間，將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)，通過將所述多個第一非易失性存儲器單元的對應位線浮接或是施加一第一高電壓至所述相對應位線來達成； 在所述程序化期間，將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)，通過施加所述第一高電壓至一井電極和一相對應源極線，以及施加一接地電壓至所述多個第二非易失性存儲器單元的對應位線來達成；以及 以逐行為基礎，重復將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)的步驟和將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)的步驟，直到處理完所有的非易失性存儲器單元為止； 其中上述規(guī)定非易失性存儲器單元為P型且所述第一閾值電壓小于所述第二閾值電壓。
18.根據(jù)權利要求17所述的方法，其特征在于，在重復將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)的步驟和將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)的步驟之后，所述方法更包含: 通過回應一第一控制信號來導通所述多個第一切換器，以連接多條所述位線至多個第一外部匯流排線； 通過回應一第二控制信號來導通所述多個第二切換器，以連接多條所述位線至多個第二外部匯流排線； 通過回應一第三控制信號來導通所述多個第三切換器，以連接多條所述源極線至多個第三外部匯流排線；以及 通過回應一第四控制信號來導通所述多個第四切換器，以連接多條所述源極線至多個第四外部匯流排線。
19.根據(jù)權利要求17所述的方法，其特征在于，在改變所述多個非易失性存儲器單元的閾值電壓至具一第一閾值電壓的抹除狀態(tài)之后，但在將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)的步驟和將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)步驟之前，所述方法更包含: 通過施加一相同電壓至所述井電極和全部控制所述線，以將所有源極線自所有位線斷接。
20.根據(jù)權利要求17所述的方法，其特征在于，在重復步驟之后，所述方法更包含: 通過施加一操作電壓至所述井電極和所有控制柵線，以切斷具所述第一閾值電壓的所述多個第一非易失性存儲器單元，以及導通具所述第二閾值電壓的所述多個第二非易失性存儲器單元。
21.根據(jù)權利要求20所述的方法，其特征在于，所述方法的操作如同具有多個反熔絲型元件的傳統(tǒng)互連矩陣中的熔絲連接操作。
22.根據(jù)權利要求17所述的方法，其特征在于，在重復將一行的多個第一非易失性存儲器單元保持在具所述第一閾值電壓的所述抹除狀態(tài)的步驟和將所述行的多個第二非易失性存儲器單元程序化至具一第二閾值電壓的被程序化狀態(tài)的步驟之后，所述方法更包含: 通過施加一第二高電壓至一被選擇源極線的對應控制柵線來切斷對應的非易失性存儲器單元，以將所述被選擇源極線自所述位線斷接； 其中所述第二高電壓大于一操作電壓。
23.根據(jù)權利要求17所述的方法，其特征在于，所述方法更包含:在所述程序化期間，通過浮接其余行的對應源極線，以將其余行的多個第三非易失性存儲器單元保持在其原來狀態(tài)。
【文檔編號】G11C5/02GK103839583SQ201310589240
【公開日】2014年6月4日 申請日期:2013年11月20日 優(yōu)先權日:2012年11月21日
【發(fā)明者】王立中 申請人:閃矽公司