可重配置電路及其解碼器的制造方法
【專利摘要】一種用于可重配置電路中用來解碼數(shù)字脈沖的數(shù)字解碼器，包括相位指示器模塊，其具有耦接至參考脈沖輸入和數(shù)據(jù)脈沖輸入的輸入。所述相位指示器模塊具有定時(shí)信息輸出，其提供指示在所述參考脈沖輸入和所述數(shù)據(jù)脈沖輸入上出現(xiàn)的脈沖的上升及下降沿的邏輯值。相位解碼器模塊具有耦接至所述定時(shí)信息輸出的輸入，并輸出已解碼的二進(jìn)制數(shù)據(jù)值。在操作中，所述相位解碼器模塊將在所述定時(shí)信息輸出處的所述邏輯值中的至少兩個(gè)與表示施加至所述相位輸入其中之一的脈沖的前沿及后沿的信號(hào)進(jìn)行比較，從而確定在所述相位輸入上的脈沖到達(dá)順序序列，并從而提供所述已解碼的二進(jìn)制數(shù)據(jù)值。
【專利說明】可重配置電路及其解碼器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種用于解碼數(shù)字脈沖的解碼器，以及包括數(shù)字脈沖解碼器的可重配 置電路。

【背景技術(shù)】
[0002] 半導(dǎo)體裸片封裝利用增強(qiáng)的電路功能進(jìn)行制造從而封裝引腳計(jì)數(shù)（外部端子計(jì) 數(shù)）。然而，由于有限數(shù)目的外部端子或引腳，因此內(nèi)部電路節(jié)點(diǎn)的可控制性和可觀測(cè)性通 常是不夠的，除非可測(cè)試性被設(shè)計(jì)到電路中。
[0003] 可測(cè)試性利用專用測(cè)試引腳被設(shè)計(jì)到電路中。這些專用測(cè)試引腳通常用于結(jié)構(gòu) 化可測(cè)性設(shè)計(jì)（DFT，Design for測(cè)試ability)技術(shù)，譬如掃描路徑、電平敏感掃描設(shè)計(jì) (LSSD，Level Sensitive Scan Design)、內(nèi)建自測(cè)試（BIST，Built in Self-測(cè)試）和隨機(jī) 訪問掃描。然而，由于外部引腳的數(shù)目是有限的，因此這些專用測(cè)試引腳以電路功能模塊的 精簡(jiǎn)功能和通常的運(yùn)行時(shí)間可訪問性為代價(jià)來提供。

【專利附圖】

【附圖說明】
[0004] 本發(fā)明及其目標(biāo)和優(yōu)點(diǎn)可參考優(yōu)選實(shí)施方式的下列說明和附圖更好地理解，其 中：
[0005] 圖1是根據(jù)本發(fā)明優(yōu)選實(shí)施方式的可重配置電子電路的示意性電路圖；
[0006] 圖2A到2D是根據(jù)本發(fā)明優(yōu)選實(shí)施方式說明已編碼的數(shù)字脈沖的時(shí)序(定時(shí)） (timing)圖；
[0007] 圖3是根據(jù)本發(fā)明優(yōu)選實(shí)施方式圖1的電路的脈沖解碼器的解碼器模塊的示意性 電路圖；
[0008] 圖4是根據(jù)本發(fā)明優(yōu)選實(shí)施方式圖3的解碼器模塊的相位指示器模塊的示意性電 路圖；
[0009] 圖5是根據(jù)本發(fā)明優(yōu)選實(shí)施方式圖3的解碼器模塊的周期復(fù)位模塊的示意性電路 圖；
[0010] 圖6是根據(jù)本發(fā)明優(yōu)選實(shí)施方式圖3的解碼器模塊的相位解碼器模塊的示意性電 路圖；
[0011] 圖7是根據(jù)本發(fā)明優(yōu)選實(shí)施方式圖3的解碼器模塊的相位誤差指示器模塊的示意 性電路圖；
[0012] 圖8是根據(jù)本發(fā)明優(yōu)選實(shí)施方式圖1的電路的脈沖解碼器的輸出邏輯門的示意性 電路圖；
[0013] 圖9是根據(jù)本發(fā)明優(yōu)選實(shí)施方式圖1的電路的測(cè)試模式選擇器的示意性電路圖；
[0014] 圖10是根據(jù)本發(fā)明優(yōu)選實(shí)施方式圖9的選擇器的比較器的示意性電路圖；以及
[0015] 圖11是根據(jù)本發(fā)明優(yōu)選實(shí)施方式說明一種解碼數(shù)字脈沖方法的流程圖。

【具體實(shí)施方式】
[0016] 下面結(jié)合附圖闡述的詳細(xì)描述旨在描述本發(fā)明目前優(yōu)選的實(shí)施方式，并且并非旨 在代表可實(shí)施本發(fā)明的僅有形式。應(yīng)該理解，相同或者等價(jià)的功能可由旨在包括在本發(fā)明 的精神和范圍之內(nèi)的不同實(shí)施方式實(shí)現(xiàn)。在附圖中，相同的數(shù)字在全文中用來指示相同的 元件。此外，術(shù)語"包括"或其任意其他變形旨在覆蓋非獨(dú)有的包含，從而使得包括一系列 元件或步驟的模塊、電路、設(shè)備組件、結(jié)構(gòu)和方法步驟不僅包括那些元件而且包括沒有明確 列出或這樣的模塊、電路、設(shè)備組件或步驟所固有的其他元件或步驟。在沒有更多的限制的 情況下，"包括......"后面的元件并不排除包括該元件的另外相同元件的存在。
[0017] 在一種實(shí)施方式中，本發(fā)明提供了一種解碼在解碼器的相位輸入處接收的數(shù)字脈 沖的方法，數(shù)字脈沖是參考脈沖和至少一個(gè)數(shù)據(jù)脈沖。該方法包括：檢測(cè)在所述輸入中的一 個(gè)輸入處接收的參考脈沖和在所述輸入中的另一輸入處接收的數(shù)據(jù)脈沖的出現(xiàn)。接著執(zhí)行 比較參考脈沖的到達(dá)定時(shí)（timing)信息和數(shù)據(jù)脈沖的到達(dá)定時(shí)信息以確定脈沖到達(dá)順序 序列的過程。該方法在解碼器的輸出處提供已解碼的二進(jìn)制數(shù)據(jù)值，所述已解碼的二進(jìn)制 數(shù)據(jù)值至少依賴于脈沖到達(dá)順序序列。
[0018] 在另一種實(shí)施方式中，本發(fā)明提供帶有以參考脈沖輸入和數(shù)據(jù)脈沖輸入的形式的 至少兩個(gè)相位輸入的數(shù)字脈沖解碼器。解碼器包括相位指示器模塊，具有耦接至參考脈沖 輸入和數(shù)據(jù)脈沖輸入的輸入，其中所述相位指不器模塊具有定時(shí)信電輸出，該定時(shí)信息輸 出提供指示在參考脈沖輸入和數(shù)據(jù)脈沖輸入上出現(xiàn)脈沖的上升和下降沿的邏輯值。解碼器 還包括相位解碼器模塊，具有耦接至定時(shí)信息輸出的輸入和提供已解碼的二進(jìn)制數(shù)據(jù)值的 輸出。在操作中，相位解碼器模塊將在定時(shí)信息輸出處的邏輯值中的至少兩個(gè)邏輯值與表 示施加到所述相位輸入之一的脈沖的前沿和后沿的信號(hào)進(jìn)行比較，以確定在所述相位輸入 上的脈沖到達(dá)順序序列，以及從而提供所述已解碼的二進(jìn)制數(shù)據(jù)值。
[0019] 在另一種實(shí)施方式中，本發(fā)明提供一種可重配置電路，包括數(shù)字脈沖解碼器和至 少一種功能模塊，該功能模塊提供所述電路的至少一些輸出。該電路具有以參考脈沖輸入 和數(shù)據(jù)脈沖輸入形式的至少兩個(gè)相位輸入，耦接至數(shù)字脈沖解碼器和至少一個(gè)功能模塊的 輸入。數(shù)字脈沖解碼器包括相位指示器模塊，具有耦接至所述參考脈沖輸入和所述數(shù)據(jù)脈 沖輸入的輸入，其中相位指示器模塊具有定時(shí)信息輸出，該定時(shí)信息輸出提供指示在所述 參考脈沖輸入和所述數(shù)據(jù)脈沖輸入上出現(xiàn)脈沖的上升沿及下降沿的邏輯值。解碼器還包括 相位解碼器模塊，具有耦接至所述定時(shí)信息輸出的輸入以及提供已解碼的二進(jìn)制數(shù)據(jù)值的 輸出。在操作中，相位解碼器模塊將在所述定時(shí)信息輸出處的所述邏輯值中的至少兩個(gè)與 表示施加至所述相位輸入之一的脈沖的前沿和后沿的信號(hào)進(jìn)行比較，從而確定在相位輸入 上的脈沖到達(dá)順序序列并從而提供已解碼的二進(jìn)制數(shù)據(jù)值
[0020] 現(xiàn)在參考圖1，示出了根據(jù)本發(fā)明優(yōu)選實(shí)施方式的可重配置電子電路100的示意 性電路圖。電路100包括具有耦接至電路100的外部端子110的相位輸入的數(shù)字脈沖解碼 器105。脈沖解碼器105的輸出選擇性地耦接至測(cè)試模式選擇器115的輸入，該測(cè)試模式 選擇器115具有耦接至電路120的功能模塊120的DFT電路的測(cè)試模式輸出測(cè)試1到測(cè)試 M。在操作中，測(cè)試模式輸出測(cè)試1到測(cè)試M將控制命令發(fā)送至DFT電路，從而把功能模塊 120重配置到選擇測(cè)試模式，這對(duì)于本領(lǐng)域技術(shù)人員來說是顯而易見的。換句話說，功能模 塊120在非測(cè)試模式中進(jìn)行操作，從而處理在相位輸入處接收的數(shù)字?jǐn)?shù)據(jù)，直到控制命令 發(fā)送至功能模塊。
[0021] 脈沖解碼器105的相位輸入被指定為參考脈沖輸入（測(cè)試elk)和數(shù)據(jù)脈沖輸 入（測(cè)試Clkl到測(cè)試Clkn)，脈沖解碼器105的輸出被指定為有效相位脈沖序列信號(hào)輸出 (VAL)和已解碼的二進(jìn)制數(shù)據(jù)輸出（位1到位2n)。如所示，參考脈沖輸入（測(cè)試elk)也 連接至測(cè)試模式選擇器115的輸入。此外，參考脈沖輸入（測(cè)試elk)和數(shù)據(jù)脈沖輸入（測(cè) 試clkl到測(cè)試clkn)耦接至電路100中的功能模塊120的節(jié)點(diǎn)（通常是輸入）。功能模 塊也具有選擇性耦接至外部端子110的輸出和在該實(shí)施方式中適合于耦接至已解碼的二 進(jìn)制數(shù)據(jù)輸出（位1到位2n)的輸入。如所示，數(shù)字脈沖解碼器105包括脈沖解碼器模塊 125,所述脈沖解碼器模塊125提供有效相位脈沖序列信號(hào)輸出（VAL)和已解碼的二進(jìn)制數(shù) 據(jù)輸出（位1到位2n)。
[0022] 圖2A到2D是根據(jù)本發(fā)明優(yōu)選實(shí)施方式說明已編碼的數(shù)字脈沖的時(shí)序圖。在圖2A 中，已編碼的數(shù)字脈沖示出了參考脈沖輸入（測(cè)試elk)，其在數(shù)據(jù)脈沖輸入（測(cè)試clkl)接 收已經(jīng)上升和下降的數(shù)據(jù)脈沖210之后接收上升的參考脈沖205。相位的該相位序列，如圖 2A所示，代表二進(jìn)制碼00。
[0023] 在圖2B中，已編碼的數(shù)字脈沖示出了參考脈沖輸入（測(cè)試elk)在數(shù)據(jù)脈沖輸入 (測(cè)試clkl)接收數(shù)據(jù)脈沖210之后接收已上升的參考脈沖205。而且，在數(shù)據(jù)脈沖210下 降之前參考脈沖205已被接收，數(shù)據(jù)脈沖210在參考脈沖205下降之前下降。脈沖的該相 位序列，如圖2B所示，代表二進(jìn)制碼01。
[0024] 在圖2C中，已編碼的數(shù)字脈沖示出了參考脈沖輸入（測(cè)試elk)在數(shù)據(jù)脈沖輸入 (測(cè)試clkl)接收數(shù)據(jù)脈沖210之前接收已上升而還未下降的參考脈沖205。而且，參考脈 沖205在數(shù)據(jù)脈沖210下降之前下降。脈沖的該相位序列，如圖2C所示，代表二進(jìn)制碼10。
[0025] 在圖2D中，已編碼的數(shù)字脈沖示出了參考脈沖輸入（測(cè)試elk)在數(shù)據(jù)脈沖輸入 (測(cè)試clkl)接收數(shù)據(jù)脈沖210之前接收已上升和下降的參考脈沖205。脈沖的該相位序 列，如圖2D所示，代表二進(jìn)制碼11。
[0026] 圖3是根據(jù)本發(fā)明優(yōu)選實(shí)施方式的解碼器模塊125的示意性電路圖，該解碼器模 塊125形成脈沖解碼器105的一部分。在這種說明中，解碼器模塊125包括相位指示器模 塊305,所述相位指示器模塊305具有兩個(gè)分別耦接至參考脈沖輸入（測(cè)試elk)和數(shù)據(jù)脈 沖輸入其中之一（測(cè)試clkl)的輸入。相位指示器305也具有復(fù)位輸入（RST)和四個(gè)定時(shí) 信息輸出（TI)，其是：參考脈沖輸入上升沿指示器輸出（Clk RE);參考脈沖輸入下降沿指 示器輸出（Clk FE);數(shù)據(jù)脈沖輸入上升沿指示器輸出（ClklRE);以及數(shù)據(jù)脈沖下降沿指示 器輸出（ClklFE)。
[0027] 相位指示器模塊305的定時(shí)信息輸出（TI)耦接至周期復(fù)位模塊310、相位解碼器 模塊315和相位誤差指示器模塊320的輸入。此外，參考脈沖輸入（測(cè)試elk)耦接至相位 解碼器模塊315和相位誤差指示器模塊320的輸入，并且數(shù)據(jù)脈沖輸入（測(cè)試clkl)耦接 至相位解碼器模塊315的輸入。周期復(fù)位模塊310具有RESET輸出，所述RESET輸出通過 延遲325耦接至相位指示器模塊305和相位誤差指示器模塊320的復(fù)位輸入（RST)。相位 解碼器模塊315具有兩個(gè)輸出，其提供已解碼的二進(jìn)制數(shù)據(jù)輸出其中兩個(gè)（位1和位2)，以 及相位誤差指示器模塊320具有單一的有效相位脈沖序列信號(hào)輸出（VALl)。如后面將討論 的，并不需要相位解碼器模塊315的所有輸入，并且實(shí)際輸入依賴于相位解碼器模塊315的 特定實(shí)施方式或?qū)嵤?br> [0028] 參考圖4,示出了根據(jù)本發(fā)明優(yōu)選實(shí)施方式的相位指示器模塊305的示意性電路 圖。相位指示器模塊305包括互補(bǔ)的鎖存器對(duì)，每一對(duì)選擇性地耦接至相位輸入其中之一 (測(cè)試elk和測(cè)試clkl)。這些鎖存器包括參考脈沖上升沿觸發(fā)的T型觸發(fā)器405和參考脈 沖下降沿觸發(fā)的T型觸發(fā)器410。觸發(fā)器405、410均具有耦接至參考脈沖輸入（測(cè)試elk) 的T輸入及其耦接至相位指示器模塊305的復(fù)位輸入（RST)的復(fù)位輸入（RS)。而且，觸發(fā) 器405的輸出Q提供了參考脈沖輸入上升沿指示器輸出（Clk RE)，觸發(fā)器410的輸出Q提 供了參考脈沖輸入下降沿指示器輸出（Clk FE)。
[0029] 相位指示器模塊305進(jìn)一步包括按照數(shù)據(jù)脈沖上升沿觸發(fā)的T型觸發(fā)器415和 數(shù)據(jù)脈沖下降沿觸發(fā)的T型觸發(fā)器420的形式的另外的鎖存器。觸發(fā)器415、420均具有 耦接至數(shù)據(jù)脈沖輸入（測(cè)試clkl)的T輸入及其耦接至相位指示器模塊305的復(fù)位輸入 (RST)的復(fù)位輸入（RS)。而且觸發(fā)器415的輸出Q提供數(shù)據(jù)脈沖輸入上升沿指示器輸出 (ClklRE)，觸發(fā)器420的輸出Q提供數(shù)據(jù)輸入脈沖下降沿指示器輸出（ClklFE)。
[0030] 參考圖5,示出了一種根據(jù)本發(fā)明優(yōu)選實(shí)施方式的周期復(fù)位模塊310的示意性電 路圖。周期復(fù)位模塊310包括四輸入AND門505,并帶有耦接至T型觸發(fā)器510的T輸入的 輸出。還包括四輸入NOR門515,帶有耦接至T型觸發(fā)器510的復(fù)位輸入RS的輸出，以及T 型觸發(fā)器510的輸出Q提供周期復(fù)位模塊310的RESET輸出。此外，AND門505和NOR門 515的輸入耦接至相位指示器模塊305的定時(shí)信息輸出（TI)。
[0031] 回過來參考圖3,相位解碼器模塊315可按照多種不同方式實(shí)施且不必具有如所 不的全部輸入。在一種實(shí)施方式中，相位解碼器模塊315是基于可編程處理器的架構(gòu)，其 響應(yīng)于在相位輸入其中之一（測(cè)試Clk和測(cè)試Clkl)上檢測(cè)到脈沖前（leading)沿和后 (trailing)沿來處理定時(shí)信息輸出處的邏輯值。相位解碼器模塊315編程來執(zhí)行定時(shí)信息 輸出（TI)的下述波形分析。
[0032] 當(dāng)測(cè)試Clk=上升沿則
[0033] CASE (ClklRE, ClklFE)
[0034] 0,0 ：datal=(110R10)；
[0035] 1,0 ：datal=01 ；
[0036] I, I ：datal=00
[0037] END CASE
[0038] 當(dāng)測(cè)試Clk=下降沿則
[0039] CASE (ClklRE, ClklFE)
[0040] 0,0AND datal=(110R10):位 1，位 2=1，I ;
[0041] 1，OAND datal= (110R10):位 1，位 2=1，0 ;
[0042] I, IAND datal=01 ;:位 1,位 2=0,1 ;
[0043] 1，IAND datal = 00 ;位 1，位 2=0,0 ;
[0044] END CASE
[0045] 從上述波形分析中，通過比較參考脈沖的到達(dá)定時(shí)信息（CLK RE)和數(shù)據(jù)脈沖的到 達(dá)定時(shí)信息（測(cè)試clkl)來確定所述兩個(gè)已解碼的二進(jìn)制數(shù)據(jù)輸出（位1和位2)是顯而 易見的。更明確地說，通過比較參考脈沖205的上升及下降沿的定時(shí)信息（測(cè)試Clk)與 ClklRE和ClklFE所指示的上升及下降沿來確定數(shù)據(jù)輸出（位1和位2)。然而應(yīng)該注意， 就四個(gè)定時(shí)信輸出（Clk RE和Clk FE, ClklRE和ClklFE)可用于上述波形分析，因?yàn)镃lk RE和Clk FE指示參考脈沖205 (測(cè)試Clk)的上升及下降沿。類似地，通過比較Clk RE及 Clk FE輸入與數(shù)據(jù)脈沖210 (測(cè)試clkl)的上升及下降沿，可使用其它波形分析處理。
[0046] 在另一種實(shí)施方式中，相位解碼器模塊315可以是如圖6所示的基于鎖存器的架 構(gòu)，圖6是相位解碼器模塊315的示意圖。相位解碼器模塊315包括帶有D輸入的上升沿 觸發(fā)的D型觸發(fā)器605,該D輸入耦接至數(shù)據(jù)脈沖輸入上升沿指示器輸出（ClklRE)，以及耦 接至參考輸入（測(cè)試elk)的上升沿觸發(fā)時(shí)鐘輸入。觸發(fā)器605的0輸出提供了所述已解 碼的二進(jìn)制數(shù)據(jù)輸出位1。也存在另外的帶有D輸入的上升沿觸發(fā)的D型觸發(fā)器610,該D 輸入耦接至數(shù)據(jù)脈沖下降沿指示器輸出（ClklFE)，和耦接至參考輸入（測(cè)試elk)的上升沿 觸發(fā)時(shí)鐘輸入。
[0047] 相位解碼器模塊315也包括兩個(gè)下降沿觸發(fā)的D型觸發(fā)器615、620。觸發(fā)器615的 D輸入耦接至數(shù)據(jù)脈沖輸入上升沿指示器輸出（ClklRE)，觸發(fā)器620的輸入的D輸入耦接 至數(shù)據(jù)脈沖輸入下降沿指示器輸出（ClklFE)。兩觸發(fā)器610、615的負(fù)沿（negative edge) 觸發(fā)的時(shí)鐘輸入也耦接至參考脈沖輸入（測(cè)試elk)。兩觸發(fā)器615、620的G輸出耦接至 AND門625的輸入。而且，觸發(fā)器605的Q輸出和觸發(fā)器610的0輸出耦接至AND門630的 輸入。兩AND門625、630的輸出耦接至OR門635的輸入，OR門635具有提供已解碼的二 進(jìn)制數(shù)據(jù)輸出位2的輸出。
[0048] 參考圖7,示出了一種根據(jù)本發(fā)明優(yōu)選實(shí)施方式的相位誤差指示器模塊320的示 意性電路圖。相位誤差指示器模塊320包括四個(gè)上升沿觸發(fā)的T型觸發(fā)器705、710、715和 720,每個(gè)觸發(fā)器均具有T輸入，其分別耦接至定時(shí)信息輸出（TI)其中之一，其是：
[0049] 參考脈沖輸入上升沿指示器輸出（Clk RE);參考脈沖輸入下降沿指示器輸出（Clk FE);數(shù)據(jù)脈沖輸入上升沿指示器輸出（ClklRE);以及數(shù)據(jù)脈沖輸入下降沿指示器輸出 (ClklFE)。
[0050] 觸發(fā)器705、710、715和720的復(fù)位輸入（RS)耦接至相位指示器模塊305的復(fù)位 輸入（RST)，且其Q輸出耦接至AND門725的輸入。AND門725的輸出提供用于相位誤差指 示器模塊320的VALl輸出。
[0051] 圖8是根據(jù)本發(fā)明優(yōu)選實(shí)施方式的一種形成脈沖解碼器105的一部分的輸出邏輯 門800的示意性電路圖。邏輯門800是一種η輸入AND門，其中η表示形成脈沖解碼器105 的脈沖解碼器模塊125的數(shù)目。此外，邏輯門800的輸出形成有效相位序列輸出（VAL)J^ 示脈沖的有效相位序列已出現(xiàn)在輸入上（測(cè)試elk，和測(cè)試clkl到測(cè)試clkn)。
[0052] 參考圖9,示出了根據(jù)本發(fā)明優(yōu)選實(shí)施方式的測(cè)試模式選擇器115的示意性電路 圖。測(cè)試模式選擇器115包括多個(gè)數(shù)據(jù)輸入移位寄存器REGl到REG2n和對(duì)應(yīng)的掩碼寄存器 MASKl到MASK2n。也存在多個(gè)D型觸發(fā)器FFl到FF2n。參考脈沖輸入（測(cè)試elk)耦接至 數(shù)據(jù)輸入移位寄存器REGl到REG2n中的每個(gè)的時(shí)鐘輸入以及耦接至觸發(fā)器FFl到FF2n中 的每個(gè)的時(shí)鐘輸入。而且，有效相位脈沖序列信號(hào)輸出（VAL)耦接至輸入移位寄存器REGl 到REG2n的每個(gè)使能輸入（EN)。此外，已解碼的二進(jìn)制數(shù)據(jù)輸出（位1到位2n)耦接至輸 入移位寄存器REGl到REG2n的各自輸入（D)。因而，對(duì)于本領(lǐng)域技術(shù)人員來說顯而易見，與 參考脈沖輸入（測(cè)試elk)上的參考脈沖205相關(guān)聯(lián)的已解碼的二進(jìn)制數(shù)據(jù)輸出（位1到 位2n)僅僅在參考脈沖的下一上升沿上被計(jì)時(shí)（clock)到輸入移位寄存器REGl到REG2n 中。
[0053] 數(shù)據(jù)輸入移位寄存器REGl到REG2n中的每個(gè)的每個(gè)輸出位，以及對(duì)應(yīng)掩碼寄存器 MASKl到MASK2n的每個(gè)輸出位，都耦接至各自比較器Pl到P2n的輸入。因而對(duì)于本領(lǐng)域 技術(shù)人員將是顯而易見的，數(shù)據(jù)輸入移位寄存器REGl到REG2n和對(duì)應(yīng)的掩碼寄存器MASKl 到MASK2n具有K位的位寬。每個(gè)比較器Pl到P2n的輸出耦接至D型觸發(fā)器FFl到FF2n 中的各個(gè)觸發(fā)器的使能輸入（EN)。每個(gè)掩碼寄存器包含用于每個(gè)數(shù)據(jù)位的預(yù)定義（或用戶 可編程）的位序列。當(dāng)每個(gè)移位寄存器（REGl到REG2n)中的k個(gè)數(shù)據(jù)位等于MASK寄存器 (MSKl到MASK2n)中的對(duì)應(yīng)k個(gè)掩碼位時(shí)，從相位解碼器接收的下一個(gè)相應(yīng)數(shù)據(jù)位將鎖存 到D型觸發(fā)器FFl到FF2n中。而且，D型觸發(fā)器FFl到FF2n的輸出Dl到D2n耦接至邏輯 解碼器905的各輸入，邏輯解碼器905提供測(cè)試模式輸出測(cè)試1到測(cè)試M。邏輯解碼器905 是一種典型的解碼器，在這種實(shí)施方式中，其包括解碼AND門（未示出），每個(gè)AND門均提供 測(cè)試模式輸出測(cè)試1到測(cè)試M中的相應(yīng)一個(gè)。而且，每個(gè)解碼AND門的輸入直接或者經(jīng)由 倒相門（NOT門）耦接至D型觸發(fā)器FFl到FF2n的輸出Dl到D2n中的一個(gè)。
[0054] 圖10是一種比較器Pl到P2n其中之一的示意性電路圖。所說明的比較器Pl包 括多個(gè)兩輸入XNOR門PGO到PGk，每個(gè)兩輸入XNOR門均具有一個(gè)耦接至輸入移位寄存器 REGl的位輸出的輸入以及耦接至掩碼寄存器MASKl的相應(yīng)位輸出的第二輸入。XNOR(奇偶 性）門PGO到PGk的所有輸出都耦接至一個(gè)AND門PG的各輸入，所述AND門PG具有提供 比較器Pl的輸出的輸出。
[0055] 參照?qǐng)D11，示出了一種根據(jù)本發(fā)明優(yōu)選實(shí)施方式的對(duì)在解碼器的相位輸入處接收 的數(shù)字脈沖進(jìn)行解碼的方法Iioo的流程圖。方法Iioo僅通過說明被描述，在必需之處將 參考圖1到10的實(shí)施方式。在接收方框1110處，方法1100在脈沖解碼器105的相位輸 入處接收數(shù)字脈沖，所述數(shù)字脈沖是參考脈沖205和數(shù)據(jù)脈沖210。接著在檢測(cè)方框1120 處，方法1100執(zhí)行檢測(cè)在輸入(測(cè)試Clk)之一處接收的參考脈沖205和在另一輸入（測(cè)試 Clkl)處接收的數(shù)據(jù)脈沖210的出現(xiàn)的過程。
[0056] 檢測(cè)過程由相位指示器模塊125執(zhí)行，從而使得T型觸發(fā)器405、410、415和420鎖 存指示參考脈沖205和數(shù)據(jù)脈沖210的上升及下降沿的邏輯值。因此，相位指示器模塊305 的定時(shí)信息輸出提供邏輯值，該邏輯值指示在參考輸入（測(cè)試Clk)和數(shù)據(jù)脈沖輸入（測(cè)試 Clkl)上出現(xiàn)的脈沖的上升及下降沿。
[0057] 在比較方框1130處，執(zhí)行比較參考脈沖205的到達(dá)定時(shí)信息和數(shù)據(jù)脈沖210的到 達(dá)定時(shí)信息從而確定脈沖到達(dá)順序序列的過程。對(duì)于本領(lǐng)域技術(shù)人員將是顯而易見的，脈 沖到達(dá)順序序列涉及脈沖的前沿到達(dá)時(shí)間。而且，在比較方框1130處，執(zhí)行比較參考脈沖 205的終止定時(shí)信息和數(shù)據(jù)脈沖210的終止定時(shí)信息以便確定脈沖終止序列的過程。因此， 脈沖終止序列涉及脈沖的后沿的到達(dá)時(shí)間。
[0058] 所述比較由相位解碼器模塊315執(zhí)行，該相位解碼器模塊315將在定時(shí)信息輸出 (TI)處的所述邏輯值的至少其中兩個(gè)與代表施加至相位輸入其中之一（例如，測(cè)試Clk或 測(cè)試Clkn)的脈沖的前沿及后沿的信號(hào)進(jìn)行比較。這決定了脈沖輸入上的脈沖到達(dá)順序序 列并從而提供已解碼的二進(jìn)制數(shù)據(jù)值（位1到位2n)。典型地，在操作中，響應(yīng)于在脈沖輸 入的各自輸入上檢測(cè)到的前沿及后沿，相位解碼器模塊315比較相位指示器305的各定時(shí) 信息輸出處的各邏輯值（如上所述）。
[0059] 在提供方框1140處，方法1100接著執(zhí)行在解碼器105的各輸出（位1到位2η) 處提供已解碼的二進(jìn)制數(shù)據(jù)值的過程，所述已解碼的二進(jìn)制數(shù)據(jù)值依賴于脈沖到達(dá)順序序 列與終止序列的上述比較。
[0060] 在掩碼比較和處理方框1150處，執(zhí)行將已解碼的二進(jìn)制數(shù)據(jù)值的至少一個(gè)序列 與掩碼寄存器（maskl到mask2n)的一個(gè)或多個(gè)位進(jìn)行比較，從而提供處理使能信號(hào)。接著， 處理方框1150執(zhí)行處理在脈沖到達(dá)順序序列中的另一位（已解碼的二進(jìn)制數(shù)據(jù)值），從而 控制功能模塊120的功能，其中所述處理響應(yīng)于使能信號(hào)。換句話說，如果存在掩碼匹配， 所述測(cè)試模式選擇器115處理已解碼的二進(jìn)制數(shù)據(jù)值中的另一值，從而確定和發(fā)送控制命 令至功能模塊120。然而，如果不存在掩碼匹配，則所述功能模塊120在正常非測(cè)試模式下 工作。
[0061] 在操作中，所述控制命令控制所述功能模塊120在測(cè)試模式中進(jìn)行配置。例如可 能的測(cè)試模式是：
[0062] 測(cè)試1.基本掃描模式測(cè)試
[0063] 測(cè)試2. IDDQ掃描模式測(cè)試。
[0064] 測(cè)試3.用于老化測(cè)試（burn-in測(cè)試）的老化掃描模式。
[0065] 測(cè)試4.探針掃描模式。
[0066] 測(cè)試 5.用于 RAM BIST 的 RAMBIST。
[0067] 測(cè)試6.用于快閃BIST的NVMBIST。
[0068] 測(cè)試7.功能測(cè)試。
[0069] 測(cè)試M.用于加載RAM的RAML0DER模式。
[0070] 在測(cè)試方框1150處，方法1100等待，直到存在來自周期復(fù)位模塊310的輸出的 RESET信號(hào)。一檢測(cè)到復(fù)位信號(hào)，重復(fù)上述過程1110到1150,從而在解碼器105的輸出（位 1到位2n)處創(chuàng)建已解碼的二進(jìn)制數(shù)據(jù)值的序列，其在方框1150處與掩碼進(jìn)行比較并進(jìn)行 處理。
[0071] 有利地，本發(fā)明提供允許邏輯電平或脈沖施加至相位脈沖輸入（測(cè)試Clk，測(cè)試 Clkl到測(cè)試Clkn)，并且如果需要也施加至電路100的其它輸入，以便功能模塊120在非測(cè) 試模式下進(jìn)行操作。然而，如果需要指定的測(cè)試模式，則脈沖施加至在必需的序列中的相位 脈沖輸入（測(cè)試Clk，測(cè)試Clkl到測(cè)試Clkn)，以便其解碼成所述已解碼的二進(jìn)制數(shù)據(jù)輸出 (位1到位2n)。在一種實(shí)施方式中，這些脈沖可以是已知持續(xù)時(shí)間的集合，然而，在其它實(shí) 施方式中，脈沖的持續(xù)時(shí)間并非由解碼器所知。
[0072] 所述已解碼的二進(jìn)制數(shù)據(jù)輸出（位1到位2n)激活和控制測(cè)試模式選擇器，從而 提供控制命令給與功能模塊120相關(guān)聯(lián)的DFT電路。這些控制命令將該功能模塊120重配 置到選定的測(cè)試模式中，并且當(dāng)需要時(shí)，另一選定序列可施加至相位脈沖輸入，從而將功能 模塊120重配置到非測(cè)試模式中。通過增大輸入移位寄存器REGl到REG2n中的K位的位 寬，或者通過增大數(shù)據(jù)輸入移位寄存器REGl到REG2n的數(shù)目或者二者的結(jié)合，降低了選定 測(cè)試模式的非期望錯(cuò)誤觸發(fā)的概率。因此，本發(fā)明消除或至少降低了對(duì)于明確分配的專用 測(cè)試引腳的需求，所述專用測(cè)試引腳沒有提供其它的電路功能。
[0073] 本發(fā)明的優(yōu)選實(shí)施方式的描述以出于說明和描述的目的來呈現(xiàn)，但并非旨在窮盡 或限制本發(fā)明為所公開的形式。本領(lǐng)域技術(shù)人員會(huì)認(rèn)識(shí)到可對(duì)上述實(shí)施方式做出改變而不 脫離其寬泛的發(fā)明概念。因此，要理解，本發(fā)明并非限制于所公開的【具體實(shí)施方式】，而是覆 蓋了如所附權(quán)利要求所限定的本發(fā)明的精神和范圍內(nèi)的修改。
【權(quán)利要求】
1. 一種用于對(duì)在解碼器的多個(gè)相位輸入處接收的數(shù)字脈沖進(jìn)行解碼的方法，數(shù)字脈沖 是參考脈沖和至少一個(gè)數(shù)據(jù)脈沖，該方法包括： 檢測(cè)在所述輸入中的一個(gè)輸入處接收的參考脈沖和在所述輸入中的另一輸入處接收 的數(shù)據(jù)脈沖的出現(xiàn)； 比較參考脈沖的到達(dá)定時(shí)信息和數(shù)據(jù)脈沖的到達(dá)定時(shí)信息，以確定脈沖到達(dá)順序序 列；以及 在解碼器的輸出處提供已解碼的二進(jìn)制數(shù)據(jù)值，所述已解碼的二進(jìn)制數(shù)據(jù)值至少依賴 于脈沖到達(dá)順序序列。
2. 如權(quán)利要求1所述的方法，其中所述比較也比較參考脈沖的終止定時(shí)信息和數(shù)據(jù)脈 沖的終止定時(shí)信息，以便確定脈沖終止序列。
3. 如權(quán)利要求2所述的方法，其中所述提供包括處理所述脈沖終止序列，并且其中所 述已解碼的二進(jìn)制數(shù)據(jù)值依賴于所述脈沖終止序列。
4. 如權(quán)利要求3所述的方法，進(jìn)一步包括重復(fù)所述檢測(cè)、比較和提供，以創(chuàng)建所述已解 碼的二進(jìn)制數(shù)據(jù)值的至少一個(gè)序列。
5. 如權(quán)利要求4所述的方法，進(jìn)一步包括： 將所述已解碼的二進(jìn)制數(shù)據(jù)值的序列中的至少一個(gè)序列與掩碼位進(jìn)行比較，以提供處 理使能信號(hào)；以及 處理所述序列中的至少一個(gè)序列中的另一個(gè)位，以控制數(shù)字電路的功能，其中所述處 理是響應(yīng)于所述使能信號(hào)的。
6. 如權(quán)利要求5所述的方法，其中所述功能是用于配置電路以在其上執(zhí)行測(cè)試操作的 測(cè)試功能。
7. -種帶有以參考脈沖輸入和數(shù)據(jù)脈沖輸入的形式的至少兩個(gè)相位輸入的數(shù)字脈沖 解碼器，所述解碼器包括： 相位指示器模塊，具有耦接至參考脈沖輸入和數(shù)據(jù)脈沖輸入的輸入，其中所述相位指 示器模塊具有定時(shí)信息輸出，該定時(shí)信息輸出提供指示在參考脈沖輸入和數(shù)據(jù)脈沖輸入上 出現(xiàn)脈沖的上升和下降沿的邏輯值；以及 相位解碼器模塊，具有耦接至定時(shí)信息輸出的輸入和提供已解碼的二進(jìn)制數(shù)據(jù)值的輸 出，并且其中在操作中，所述相位解碼器模塊將在定時(shí)信息輸出處的邏輯值中的至少兩個(gè) 邏輯值與表示施加到所述相位輸入之一的脈沖的前沿和后沿的信號(hào)進(jìn)行比較，以確定在所 述相位輸入上的脈沖到達(dá)順序序列，以及從而提供所述已解碼的二進(jìn)制數(shù)據(jù)值。
8. 如權(quán)利要求7所述的數(shù)字脈沖解碼器，其中在操作中，響應(yīng)于前沿和后沿在多個(gè)相 位輸入中的相應(yīng)相位輸入上被檢測(cè)到，所述相位解碼器模塊比較在各定時(shí)信息輸出處的各 邏輯值。
9. 如權(quán)利要求8所述的數(shù)字脈沖解碼器，其中所述指定的脈沖沿包括在所述參考脈沖 輸入上的參考脈沖的脈沖前沿和脈沖后沿，并且其中所述相位解碼器模塊比較在各定時(shí)信 息輸出處在脈沖前沿和脈沖后沿時(shí)的邏輯值，以便提供所述已解碼的二進(jìn)制數(shù)據(jù)值。
10. 如權(quán)利要求9所述的數(shù)字脈沖解碼器，其中所述相位指示器模塊包括成對(duì)互補(bǔ)鎖 存器，每對(duì)互補(bǔ)鎖存器選擇性地耦接至所述相位輸入之一。
11. 如權(quán)利要求7所述的數(shù)字脈沖解碼器，其中所述相位解碼器模塊包括基于處理器 的架構(gòu)，響應(yīng)于檢測(cè)到脈沖前沿和脈沖后沿，處理在各定時(shí)信息輸出處的各邏輯值。
12. 如權(quán)利要求7所述的數(shù)字脈沖解碼器，所述相位解碼器模塊包括基于鎖存器的架 構(gòu)，響應(yīng)于在所述相位輸入中的至少一個(gè)上檢測(cè)到脈沖前沿和脈沖后沿，處理在各定時(shí)信 息輸出處的各所述邏輯值。
13. -種可重配置電路，包括數(shù)字脈沖解碼器和至少一個(gè)功能模塊，該至少一個(gè)功能模 塊提供所述電路的至少一些輸出，所述電路具有以參考脈沖輸入和數(shù)據(jù)脈沖輸入形式的至 少兩個(gè)相位輸入，耦接至所述數(shù)字脈沖解碼器和至少一個(gè)功能模塊的輸入，其中所述數(shù)字 脈沖解碼器包括： 相位指示器模塊，具有耦接至所述參考脈沖輸入和所述數(shù)據(jù)脈沖輸入的輸入，其中所 述相位指示器模塊具有定時(shí)信息輸出，該定時(shí)信息輸出提供指示在所述參考脈沖輸入和所 述數(shù)據(jù)脈沖輸入上出現(xiàn)脈沖的上升沿及下降沿的邏輯值；以及 相位解碼器模塊，具有耦接至所述定時(shí)信息輸出的輸入以及提供已解碼的二進(jìn)制數(shù)據(jù) 值的輸出，并且其中在操作中，所述相位解碼器模塊將在所述定時(shí)信息輸出處的所述邏輯 值中的至少兩個(gè)與表示施加至所述相位輸入之一的脈沖的前沿和后沿的信號(hào)進(jìn)行比較，從 而確定在所述相位輸入上的脈沖到達(dá)順序序列并從而提供所述已解碼的二進(jìn)制數(shù)據(jù)值。
14. 如權(quán)利要求13的所述可重配置電路，其中在操作中，響應(yīng)于前沿和后沿在所述相 位輸入中的一個(gè)相應(yīng)相位輸入上被檢測(cè)到，所述相位解碼器模塊比較在各所述定時(shí)信息輸 出處的各所述邏輯值。
15. 如權(quán)利要求14的所述可重配置電路，其中所述指定的脈沖沿包括在所述參考脈沖 輸入上的參考脈沖的脈沖前沿和后沿，并且其中所述相位解碼器模塊在所述脈沖前沿和后 沿時(shí)比較各所述信息輸出處的各所述邏輯值，以便提供所述已解碼的二進(jìn)制數(shù)據(jù)值。
16. 如權(quán)利要求15的所述可重配置電路，進(jìn)一步包括測(cè)試模式選擇器，該測(cè)試模式選 擇器的輸入耦接至所述相位解碼器模塊的所述輸出，并且其中所述相位解碼器模塊的所述 輸出耦接至測(cè)試模式選擇器的輸入，以及所述測(cè)試模式選擇器的輸出耦接至所述功能模 塊。
17. 如權(quán)利要求16的所述可重配置電路，其中在操作中，所述測(cè)試模式選擇器發(fā)送控 制命令以將所述功能模塊重配置成測(cè)試模式。
18. 如權(quán)利要求17的所述可重配置電路，其中在操作中，所述測(cè)試模式選擇器將所述 已解碼的二進(jìn)制數(shù)據(jù)值與掩碼進(jìn)行比較以確定掩碼匹配，并且如果存在掩碼匹配，所述測(cè) 試模式選擇器處理已解碼的二進(jìn)制數(shù)據(jù)值中的另一個(gè)數(shù)據(jù)值，以確定和發(fā)送控制命令至所 述功能模塊。
19. 如權(quán)利要求18的所述可重配置電路，其中所述測(cè)試模式選擇器包括多個(gè)移位寄存 器，每個(gè)移位寄存器與存儲(chǔ)唯一數(shù)字掩碼的掩碼寄存器相關(guān)聯(lián)。
20. 如權(quán)利要求18的所述可重配置電路，其中所述功能模塊以非測(cè)試模式操作，從而 處理在所述相位輸入處接收的數(shù)字?jǐn)?shù)據(jù)直到所述控制命令被發(fā)送至所述功能模塊。
【文檔編號(hào)】G11C29/12GK104425037SQ201310564207
【公開日】2015年3月18日 申請(qǐng)日期:2013年8月19日 優(yōu)先權(quán)日:2013年8月19日
【發(fā)明者】王嶺, 丁黃勝, 章沙雁, 張旺根 申請(qǐng)人:飛思卡爾半導(dǎo)體公司