半導(dǎo)體存儲(chǔ)電路的制作方法
半導(dǎo)體存儲(chǔ)電路的制作方法
【專利摘要】本發(fā)明提供長(zhǎng)期可靠性和讀出特性優(yōu)異的低消耗電流的半導(dǎo)體存儲(chǔ)電路。本發(fā)明的半導(dǎo)體存儲(chǔ)電路，將第一倒相器的輸出連接至可電寫入的第一非易失性存儲(chǔ)器的源極，將第一非易失性存儲(chǔ)器的漏極連接至第二倒相器的輸入，將第二倒相器的輸出連接至第二非易失性存儲(chǔ)器的源極，將第二非易失性存儲(chǔ)器的漏極連接至第一倒相器的輸入，將第二非易失性存儲(chǔ)器的漏極作為輸出。
【專利說明】半導(dǎo)體存儲(chǔ)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及具有非易失性存儲(chǔ)器的半導(dǎo)體存儲(chǔ)電路。
【背景技術(shù)】
[0002]半導(dǎo)體電路裝置為了電壓的調(diào)整而常常帶有電阻分壓電路。作為使用該電路的一例，能夠列舉通常稱為電壓檢測(cè)器的電壓檢測(cè)電路裝置。這是以下電路裝置:由基準(zhǔn)電壓、放大器、電阻分壓電路、輸出晶體管構(gòu)成，根據(jù)電壓是高于還是低于設(shè)定的檢測(cè)電壓值，輸出Hi/Lo (高/低)。如果用半導(dǎo)體晶片加工制造該電路，則由于制造工序的偏差，基準(zhǔn)電壓會(huì)有偏差。于是，通過事先使得能夠任意調(diào)整電阻分壓電路的分壓比，從而能夠?qū)z測(cè)電壓值設(shè)定為一定值。另外，由于通過控制電阻分壓電路的分壓比而能夠控制檢測(cè)電壓值，因而具有容易獲得任意的檢測(cè)電壓值的優(yōu)點(diǎn)。
[0003]作為調(diào)整電阻分壓電路的分壓比的手段而常用的是調(diào)整用熔線。對(duì)構(gòu)成電阻分壓電路的許多電阻器每個(gè)并聯(lián)地配置熔線，通過用激光切斷該熔線而進(jìn)行調(diào)整。與未切斷的熔線并聯(lián)的電阻器因熔線而短路，因而不作為電阻器起作用，與被切斷的熔線并聯(lián)的電阻器由于熔線被切斷(即，為斷開狀態(tài))而作為電阻器起作用。
[0004]此外，使用可電寫入的EPROM的情況也較多。與電阻器并聯(lián)地配置晶體管，根據(jù)EPROM的存儲(chǔ)信息，通過使并聯(lián)配置的晶體管接通/關(guān)斷(0N/0FF)而進(jìn)行調(diào)整。EPROM的優(yōu)點(diǎn)在于即使在裝在封裝或板之后也能夠電寫入這點(diǎn)。在熔線的情況下，由于激光照射是必要的，因而有必要在裝入封裝之前進(jìn)行。
[0005]接著，關(guān)于EPROM，EPROM也有許多方式，常用的有以下MOS晶體管構(gòu)造:具有浮柵，根據(jù)蓄積于浮柵的電荷，閾值電壓VT變化，利用此存儲(chǔ)數(shù)據(jù)1/0。以下，EPROM是指該構(gòu)造。
[0006]使用EPROM的情況的要求事項(xiàng)，有代表性的可以舉出消耗電流小、不產(chǎn)生數(shù)據(jù)錯(cuò)亂、電路小。
[0007]數(shù)據(jù)向EPROM的寫入較多地利用在漏極/源極間賦予高電壓、流經(jīng)源極/漏極間的電荷變?yōu)闊彷d流子的所謂的熱載流子注入。該寫入方式的特征為:在源極/漏極間賦予高電壓。
[0008]在該方式的情況下，如果在數(shù)據(jù)的讀出或保持中對(duì)漏極施加某一程度的電壓，則在讀出或保持中有時(shí)候也產(chǎn)生寫入。因此，提出了專利文獻(xiàn)I那樣的方案。其特征在于，對(duì)EPROM施加電壓，流過瞬態(tài)電流而讀出數(shù)據(jù)，將該數(shù)據(jù)存儲(chǔ)于鎖存電路。鎖存電路在電源接通期間持續(xù)存儲(chǔ)數(shù)據(jù)，因而僅在接通電源的瞬間對(duì)EPROM施加電壓，這以后，能夠不施加電壓。因此，EPROM的存儲(chǔ)數(shù)據(jù)錯(cuò)亂的情況減少，可靠性提高。
[0009]接著，介紹專利文獻(xiàn)2。這是將EPROM兩個(gè)串聯(lián)排列，使一方接通，另一方關(guān)斷。由于某一方關(guān)斷，因而電流不流經(jīng)電源間。另外，由于與專利文獻(xiàn)I相比為簡(jiǎn)單的電路構(gòu)成，因而具有面積小的優(yōu)點(diǎn)。
[0010]專利文獻(xiàn)1:日本特開平7-122090號(hào)公報(bào)；
專利文獻(xiàn)2:日本特開2003-257186號(hào)公報(bào)。
【發(fā)明內(nèi)容】
[0011]發(fā)明要解決的問題
在作為現(xiàn)有示例而在圖17中示出的專利文獻(xiàn)I的方法中，在鎖存電路存在讀出數(shù)據(jù)時(shí)的問題。如專利文獻(xiàn)2中所述，特別是在電源電壓剛接通后的讀出存在問題。另外，在應(yīng)用于【背景技術(shù)】中敘述的電壓檢測(cè)器中的情況下，電源電壓的端子和檢測(cè)電壓的端子共用的情況較多，電源電壓自身不穩(wěn)定，因而特別容易產(chǎn)生該問題。
[0012]在專利文獻(xiàn)2的情況下，雖然能夠避免鎖存電路的問題，但是由于EPROM的某一方的漏極電壓變高，因而存在少許寫入逐漸產(chǎn)生而EPROM的數(shù)據(jù)錯(cuò)亂的問題。
[0013]在電壓檢測(cè)器的情況下，當(dāng)然，期望檢測(cè)電壓的允許范圍較寬。例如在檢測(cè)電壓5V下輸出進(jìn)行I/o切換的電壓檢測(cè)器的情況下，與施加至檢測(cè)端子的被允許電壓為4V?6V相比，IV?IOV的制品競(jìng)爭(zhēng)力更高。如前所述，由于檢測(cè)電源電壓和電壓的端子共用的情況較多，因而要求電源電壓的允許范圍較寬。因此，要求即使電源電壓較高數(shù)據(jù)也不錯(cuò)亂。專利文獻(xiàn)2的方式顯出以下問題:電源電壓越高，電荷越容易注入關(guān)斷的EPROM的浮柵，因而EPROM的數(shù)據(jù)錯(cuò)亂。
[0014]使用EPROM的調(diào)整電路即使是現(xiàn)在也在一部分領(lǐng)域中使用，但是由于存在如上所述的問題，因而存在不使用的領(lǐng)域。
[0015]用于解決問題的技術(shù)方案
為了解決上述問題，在本發(fā)明的電阻分壓電路中采用以下構(gòu)成。
[0016]S卩，采取一種半導(dǎo)體存儲(chǔ)電路，其將第一倒相器的輸出連接至可電寫入的第一非易失性存儲(chǔ)器的源極，將第一非易失性存儲(chǔ)器的漏極連接至第二倒相器的輸入，將第二倒相器的輸出連接至第二非易失性存儲(chǔ)器的源極，將第二非易失性存儲(chǔ)器的漏極連接至第一倒相器的輸入，將第二非易失性存儲(chǔ)器的漏極作為輸出。
[0017]發(fā)明的效果
依照本發(fā)明的半導(dǎo)體存儲(chǔ)電路，由于讀出時(shí)的消耗電流僅為泄漏電流，因而非常小。在讀出中，僅在電荷蓄積于下級(jí)柵極或其它寄生電容的瞬間或者在抽出所蓄積電荷的瞬間的所謂的過渡狀態(tài)時(shí)，在EPROM的源極/漏極間施加相對(duì)較大的電壓。如果過渡狀態(tài)結(jié)束，則自動(dòng)地成為不施加電壓，因而沒必要另外控制施加于EPROM的電壓。另外，獲得以下效果:即使保持讀出狀態(tài)持續(xù)使用，存儲(chǔ)信息也不會(huì)被誤寫入。
【專利附圖】
【附圖說明】
[0018]圖1是本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖2是EPROM的構(gòu)造截面圖；
圖3是示出電壓檢測(cè)器的構(gòu)成的概略圖；
圖4是電阻分壓電路和使用EPROM的調(diào)整電路的構(gòu)成圖；
圖5是將EPROM的控制柵極固定于VDD的情況下的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖6是將EPROM的控制柵極連接至源極的情況下的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖7是裝入了寫入電路的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖8是圖7的詳細(xì)圖； 圖9是裝入了電容的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖10是在圖7中裝入電容的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖11是裝入了 二極管的本發(fā)明的存儲(chǔ)電路；
圖12是在與VDD之間裝入P溝道晶體管的本發(fā)明的存儲(chǔ)電路；
圖13是在圖7中添加了寫入禁止信號(hào)的情況下的本發(fā)明的存儲(chǔ)電路；
圖14是裝入了與圖7為不同方式的寫入電路的情況下的本發(fā)明的存儲(chǔ)電路；
圖15是在圖7中裝入了電阻的本發(fā)明的存儲(chǔ)電路；
圖16是使用P溝道EPROM的情況下的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖17是現(xiàn)有的半導(dǎo)體存儲(chǔ)電路。
[0019]附圖標(biāo)記說明:
I第一倒相器；2第一 EPROM ;3第二倒相器；4第二 EPROM ;5并聯(lián)晶體管；6電阻；7第一“或”(0R);8第二“或”;9第一 N溝道晶體管；10第二 N溝道晶體管；11電容；12 二極管；13 P溝道晶體管；14 “與”(AND);15倒相器；16 N溝道晶體管；101 N型源極；102控制柵極；103浮柵；104 N型漏極；105 P阱。
【具體實(shí)施方式】
[0020]以下，基于【專利附圖】
].gif)
【附圖說明】實(shí)施例。
[0021][實(shí)施例1]
圖1是本發(fā)明的作為基本的電路。這是以下半導(dǎo)體存儲(chǔ)電路:將第一倒相器I的輸出B連接至第一 EPROM 2的源極，將第一 EPROM的漏極C連接至第二倒相器3的輸入，將第二倒相器的輸出D連接至第二 EPROM 4的源極，將第二 EPROM 4的漏極A連接至第一倒相器I的輸入，將該A作為輸出。
[0022]EPROM是非易失性存儲(chǔ)器的一種，圖2是EPROM的構(gòu)造截面圖。由N型源極101、控制柵極102、浮柵103、N型漏極104、P阱105構(gòu)成。
[0023]在N溝道晶體管的情況下，一般而言，源極為VSS側(cè)，漏極為VDD側(cè)。圖1的第一EPROM7B的電位可為VDD也可為VSS，因而源極與漏極會(huì)更換。這樣在言及源極時(shí)產(chǎn)生每次都要考慮電位來判斷哪個(gè)是源極的必要，說明非常費(fèi)解。于是，在本說明書中，不管電壓如何，為方便起見，在圖1中，設(shè)EPROM的左側(cè)為源極、右側(cè)為漏極。S卩，第一 EPROM 2的源極為B,漏極為C,第二 EPROM 4的源極為D,漏極為A。
[0024]在【背景技術(shù)】中敘述的電壓檢測(cè)器的情況下，共用電源電壓VDD的端子和檢測(cè)電壓的端子，由檢測(cè)兼電源電壓端子、VSS端子、輸出端子合計(jì)3個(gè)端子構(gòu)成的情況較多。圖3中示出該電壓檢測(cè)器的構(gòu)成的一例。在檢測(cè)兼電源電壓端子與VSS端子間配置電阻分壓電路，用比較電路比較從其分壓的電位與基準(zhǔn)電位，用倒相器將該結(jié)果整形而從輸出端子輸出 Hi/Lo。
[0025]圖3所示的“電阻分壓電路+調(diào)整電路”為圖4所示的構(gòu)成。再者，圖4記載的EPROM電路相當(dāng)于圖1的本發(fā)明的半導(dǎo)體存儲(chǔ)電路。并聯(lián)晶體管5與構(gòu)成電阻分壓電路的電阻6并聯(lián)地配置，并聯(lián)晶體管5的輸入連接至圖1的電路的輸出A。
[0026]由A的電位決定并聯(lián)晶體管5的接通/關(guān)斷。在此，為方便起見，設(shè)晶體管5為N溝道。在A的電位為VDD時(shí)，晶體管5接通,因而電阻6被短路而不作為電阻起作用。在A的電位為VSS時(shí)，晶體管5關(guān)斷，因而電阻6作為電阻起作用。這樣，根據(jù)來自各EPROM電路的輸出A，能夠改變電阻分壓電路的分壓比。以上是將本發(fā)明的半導(dǎo)體存儲(chǔ)電路用于電壓檢測(cè)器的電阻分壓電路的調(diào)整的情況下的實(shí)施例。
[0027]以下，說明圖1的半導(dǎo)體存儲(chǔ)電路的動(dòng)作。倒相器是在VDD側(cè)由P溝道晶體管、在VSS側(cè)由N溝道晶體管構(gòu)成的一般器件。說明以下一般情況=EPROM為N溝道型，通過寫入而電子蓄積于浮柵，溝道難以反轉(zhuǎn)，因而寫入前的閾值VT為耗盡，寫入后閾值VT為增強(qiáng)。閾值VT是指在提高柵極電壓時(shí)源極與漏極間的溝道從關(guān)斷切換為接通時(shí)的柵極的電壓。在EPROM中相當(dāng)于控制柵極的電壓。
[0028]在本發(fā)明中，以兩個(gè)EPROM中的某一方為耗盡而另一方為增強(qiáng)的方式進(jìn)行寫入。以下，為方便起見，使晶體管的VT為IV，耗盡的EPROM的VT為-2V，增強(qiáng)的EPROM的VT為2V。在此，晶體管是指由第一、第二倒相器構(gòu)成的晶體管和并聯(lián)晶體管5全體。
[0029]首先，說明第一 EPROM為耗盡、第二 EPROM為增強(qiáng)之時(shí)。
[0030]關(guān)于VDD為OV?IV之間，第一 EPROM以外的元件VDD比VT更小，因而處于關(guān)斷狀態(tài)。由于第二 EPROM關(guān)斷，因而A的電位由第二 EPROM的漏極/P阱結(jié)、第一倒相器的柵極寄生電容、從第二 EPROM的漏極到第一倒相器的輸入的布線的寄生電容決定。由于存在第二 EPROM的漏極/P阱結(jié)的結(jié)漏，因而A長(zhǎng)期而言穩(wěn)定于VSS。所以，如果注意使寄生電容不在VDD側(cè)，則A的電位成為VSS。
[0031]在VDD為I?2V時(shí)，第二 EPROM以外能夠接通。由于第二 EPROM為關(guān)斷狀態(tài)，因而不管D的電位如何，A的電位均成為VSS。由于第一倒相器的輸入為VSS，因而第一倒相器的輸出B成為VDD。由于第一 EPROM的VT為-2V，因而C的電位與B的電位相等。由于C的電位與B相同而為VDD，因而第二倒相器的輸出D成為VSS。這樣，D與A的電位相等而成為VSS。
[0032]如果VDD變?yōu)?V以上，則第二EPROM也能夠接通。但是，如上所述，由于第二 EPROM的源極與漏極的電位相等而為VSS，因而即使第二 EPROM接通，與VDD為I?2V時(shí)也沒有任何變化。
[0033]如以上所述，該電路的輸出A不管VDD的電壓如何均為VSS。
[0034]接著，說明第一 EPROM為增強(qiáng)、第二 EPROM為耗盡之時(shí)。
[0035]關(guān)于VDD為OV?IV之間，僅僅第二 EPROM接通，其它元件VDD比VT更小，因而處于關(guān)斷狀態(tài)。雖然第二 EPROM接通，但是由于其前級(jí)的第二倒相器N溝道、P溝道一并關(guān)斷，因而A的電位依賴于許多因素。在此,考慮帶有A為輸入的晶體管5。如果使VT= IV,則在VDD為OV?IV時(shí)，該晶體管也不管A的電位如何而處于關(guān)斷狀態(tài)。所以，VDD為OV?IV之間幾乎沒有考慮的必要。
[0036]在VDD為IV?2V時(shí)，僅僅第一 EPROM關(guān)斷，其它元件接通。C的電位由第一 EPROM的漏極/P阱結(jié)、第二倒相器的柵極寄生電容、從第一 EPROM的漏極到第二倒相器的輸入的布線的寄生電容決定。由于存在第一 EPROM的漏極/P阱結(jié)的結(jié)漏，因而C長(zhǎng)期而言穩(wěn)定于VSS。所以，如果注意使寄生電容不在VDD側(cè)，則C的電位成為VSS。
[0037]由于C的電位為VSS，因而第二倒相器的輸出D成為VDD。由于第二 EPROM的VT為-2V，因而A的電位與D相等。所以，該電路的輸出A成為VDD。由于A的電位為VDD，因而第一倒相器的輸出B成為VSS。[0038]在VDD為2V以上時(shí)，第一 EPROM也能夠接通。但是，如上所述，由于第一 EPROM的源極和漏極的電位相等而為VSS，因而即使第一 EPROM接通，與VDD = I?2V時(shí)也沒有任何變化。
[0039]如以上總結(jié)的，在第一 EPROM為耗盡、第二 EPROM為增強(qiáng)時(shí)，晶體管5始終關(guān)斷。
[0040]在第一 EPROM為增強(qiáng)、第二 EPROM為耗盡時(shí)，如果VDD的電壓小于晶體管的VT，則晶體管5關(guān)斷，如果VDD的電壓為晶體管的VT以上，則晶體管5接通。
[0041]這樣，通過在第一 EPR0M、第二 EPROM的某一個(gè)上進(jìn)行寫入，從而獲得如果VDD的電壓變?yōu)閂T以上則自動(dòng)地讀出數(shù)據(jù)，晶體管5接通/關(guān)斷的電路。
[0042]本發(fā)明的電路相當(dāng)于一種鎖存電路，但是由于與在某個(gè)瞬間讀出保存于EPROM的數(shù)據(jù)而將該數(shù)據(jù)保存于鎖存那樣的專利文獻(xiàn)I的方式完全不同，因而不產(chǎn)生在專利文獻(xiàn)I中產(chǎn)生的問題。
[0043]另外，由于寫入信息在任一情況下在全部EPROM的源極/漏極間均不產(chǎn)生大電位差，因而熱載流子不產(chǎn)生。即，不發(fā)生寫入。另外，由于流經(jīng)兩個(gè)EPROM的電流為僅對(duì)漏極所連接的倒相器的柵極電容或其它寄生電容充入電荷的電荷程度，因而不流過恒定的電流。即使在過渡狀態(tài)中，由于僅僅流過對(duì)這些電容充入電荷程度的電流，因而電流值也非常小。這樣，在EPROM的源極/漏極間沒有電位差，流經(jīng)的電流也非常小，因而不發(fā)生EPROM的數(shù)據(jù)錯(cuò)亂的情況。
[0044]在圖1中，EPROM的P阱電位從VSS取得，但是由于這樣加上背柵，因而有時(shí)候使EPROM的P阱電位與各個(gè)EPROM的源極為相等電位。即使在此情況下，也獲得與本實(shí)施例中所述內(nèi)容相同的效果。
[0045]在本實(shí)施例中，使晶體管的VT為IV、耗盡的EPROM的VT為-2V、增強(qiáng)的EPROM的VT為2V，但是該值沒有意義，而是為了方便起見。
[0046]在本實(shí)施例中，說明了 EPROM為N溝道的情況，但是使EPROM為P溝道的情況也有可能。這能夠容易地從本實(shí)施例中迄今敘述的內(nèi)容想到，因而省略詳細(xì)的說明。
[0047]在圖4中，A直接連結(jié)至用于將電阻6短路的并聯(lián)晶體管5的輸入，但是即使中間經(jīng)由倒相器等電路而變換信號(hào)或使并聯(lián)晶體管5為P溝道，本專利的本質(zhì)也不改變。
[0048]在本實(shí)施例中，為方便起見，說明了用于電阻分壓電路的調(diào)整的情況，但是本發(fā)明并不限于該用途。在該例中，說明了使用EPROM作為存儲(chǔ)器元件的情況，但是本發(fā)明為對(duì)于可電寫入的存儲(chǔ)器元件全體有效的電路。
[0049][實(shí)施例2]
根據(jù)圖5進(jìn)行說明。圖5是將圖1的EPROM的控制柵極的電位固定于VDD電平的圖。以下，使用數(shù)字信號(hào)O、I說明。
[0050]VT為耗盡的N溝道EPROM的任務(wù)是在前級(jí)的輸出為I時(shí)輸出1、在前級(jí)的輸出為O時(shí)輸出O。在任務(wù)中沒必要關(guān)斷。如果將VT為耗盡的N溝道EPROM的控制柵極固定于VDD，則更成為接通的方向，因而實(shí)現(xiàn)了該任務(wù)。
[0051]實(shí)施例1中說明的VT為增強(qiáng)的N溝道EPROM的任務(wù)一直關(guān)斷或者在VDD電平比晶體管的VT更低時(shí)關(guān)斷，在VDD電平比晶體管的VT更高時(shí)接通。如果事先使增強(qiáng)的N溝道EPROM的VT比晶體管的VT更高，則即使使控制柵極的電位為VDD，也能夠?qū)崿F(xiàn)該任務(wù)。
[0052]以上說明了，即使將N溝道EPROM的控制柵極固定于VDD電平，也與實(shí)施例1中說明的電路動(dòng)作相同。
[0053]在前級(jí)倒相器輸出I時(shí)，在N溝道EPROM加上背柵。因此，來自VT為耗盡的N溝道EPROM的輸出I稍慢，即，輸出比VDD稍低的電壓。如果該N溝道EPROM的控制柵極的電壓高，則能夠輸出更接近I的、即接近VDD電位的電位。
[0054]在VDD電平變得比晶體管的VT更高而圖1的電路的各布線的電位穩(wěn)定之后，如果VT為增強(qiáng)的N溝道EPROM接通，則圖1的電路輸入輸出變?yōu)橐粋€(gè)圓，因而電路動(dòng)作更加穩(wěn)定。
[0055]在該實(shí)施例中敘述了 EPROM為N溝道的情況，但是在用P溝道構(gòu)成兩個(gè)EPROM的情況下，由于在N溝道和P溝道中動(dòng)作相反，因而通過將控制柵極的電位固定于VSS，從而獲得進(jìn)行同樣動(dòng)作的電路。這能夠從N溝道EPROM的情況容易想到，因而省略詳細(xì)的說明。
[0056][實(shí)施例3]
根據(jù)圖6進(jìn)行說明。圖6是將圖1的EPROM的控制柵極連接至各個(gè)EPROM的源極的圖。
[0057]VT為耗盡的N溝道EPROM的任務(wù)是在前級(jí)的輸出為I時(shí)輸出1、在前級(jí)的輸出為O時(shí)輸出O。
[0058]在前級(jí)倒相器輸出I時(shí)，在N溝道EPROM加上背柵。因此，來自VT為耗盡的N溝道EPROM的輸出I稍慢，即，輸出比VDD稍低的電壓。如果該N溝道EPROM的控制柵極的電壓高，則能夠輸出更接近I的、即接近VDD電位的電位。
[0059]在前級(jí)倒相器輸出O時(shí)，在N溝道EPROM不加上背柵，因而即使控制柵極的電位為VSS, VT為耗盡的N溝道EPROM也能夠照樣輸出O。
[0060]這樣，了解到VT為耗盡的N溝道EPROM的控制柵極與其前級(jí)倒相器的輸出為相同電平即可。前級(jí)倒相器的輸出連接至N溝道EPROM的源極。
[0061]實(shí)施例1中說明的VT為增強(qiáng)的N溝道EPROM的任務(wù)一直關(guān)斷或者在VDD電平比晶體管的VT更低時(shí)關(guān)斷，在VDD電平比晶體管的VT更高時(shí)接通。換言之，增強(qiáng)的N溝道EPROM至少在VDD電平比晶體管的VT低時(shí)關(guān)斷。
[0062]在前級(jí)倒相器輸出I時(shí)，如果事先使增強(qiáng)的N溝道EPROM的VT比晶體管的VT更高，若該EPROM的控制柵極與源極連接，則控制柵極的電位成為VDD。由于該EPROM的VT比晶體管的VT更大，因而在VDD電平比晶體管的VT更低時(shí)，該EPROM關(guān)斷。
[0063]在前級(jí)倒相器輸出O時(shí)，如果增強(qiáng)的N溝道EPROM的控制柵極與源極連接，則控制柵極的電位成為VSS電平。此時(shí)，該EPROM關(guān)斷。
[0064]如上所述，了解到:即使在將EPROM的控制柵極連接至各個(gè)EPROM的源極的情況下，也進(jìn)行與實(shí)施例1中所述相同的動(dòng)作。
[0065]在該實(shí)施例中敘述了 EPROM為N溝道的情況，但是即使在用P溝道構(gòu)成兩個(gè)EPROM的情況下，也能夠容易從上述N溝道EPROM的情況想到，因而省略詳細(xì)的說明。
[0066]EPROM的控制柵極的最適當(dāng)控制有時(shí)候根據(jù)適用的工藝或EPROM的特性而改變。通過實(shí)施例2的圖5、實(shí)施例3的圖6的說明，敘述了控制柵極的控制的具體示例，在這以外的情況下，例如，在未配置控制柵極的情況下、僅用寄生電容控制的情況下、將控制柵極連接至漏極的情況下、將控制柵極連接至VSS的情況下、在數(shù)據(jù)讀出時(shí)和寫入時(shí)改變控制柵極的電位的情況下、組合以上的情況下，這些均屬于最適當(dāng)?shù)模景l(fā)明的新穎性并不喪失。
[0067][實(shí)施例4] 根據(jù)圖7進(jìn)行說明。圖7將寫入用電路裝入圖1的EPROM電路。說明根據(jù)信號(hào)T、U、W選擇性地寫入的情況。以下，使用數(shù)字信號(hào)O、I來說明。
[0068]T = O、U = 1、W = I 的情況
第一 N溝道晶體管9和第二 N溝道晶體管10接通。因此，A和C的電位成為VSS，即O?！盎颉笔窃趦蓚€(gè)輸入兩者均為O時(shí)輸出0，在此外的輸入時(shí)輸出I。在此，由于Α = 0、Τ =0，因而第一“或”7的輸出為O。構(gòu)成第一倒相器的P溝道晶體管接通，構(gòu)成第一倒相器的N溝道晶體管關(guān)斷。所以，B成為VDD。由于C為VSS，因而在第一 EPROM 2的源極/漏極間施加大電壓而進(jìn)行寫入。由于第二“或”8的輸入為U = 1，因而第二“或”的輸出為1，構(gòu)成第二倒相器的P溝道晶體管關(guān)斷。由于C為0，因而構(gòu)成第二倒相器的N溝道晶體管關(guān)斷。這樣，構(gòu)成第二倒相器的P溝道晶體管和N溝道晶體管兩者關(guān)斷。所以，在第二 EPROM 4的源極/漏極間不施加高電壓，不進(jìn)行向第二 EPROM的寫入。
[0069]T = 1、U = O、W = I 的情況
第一 N溝道晶體管9與第二 N溝道晶體管10接通。因此，A和C的電位成為VSS，即O。由于第一“或”的輸入為I和0，因而第一“或”的輸出成為I。由于A為0，因而構(gòu)成第一倒相器的P溝道晶體管、N溝道晶體管兩者關(guān)斷。因此，在第一 EPROM的源極/漏極間不施加高電壓，不發(fā)生寫入。由于第二“或”的輸入為O和0，因而第二“或”的輸出為O。由于構(gòu)成第二倒相器的P溝道晶體管接通，N溝道晶體管關(guān)斷，因而D的電位成為VDD。由于A為VSS,因而在第二 EPROM的源極/漏極間施加大電壓而進(jìn)行寫入。
[0070]T = 0、U = 0、W = 0 的情況
第一 N溝道晶體管與第二 N溝道晶體管關(guān)斷。由于作為第一“或”電路的一個(gè)輸入的T為0，因而第一“或”輸出另一個(gè)與輸入A相同的電平。由于作為第二“或”電路的一個(gè)輸入的U為0，因而第二 “或”輸出另一個(gè)與輸入C相同的電平。因此，在此情況下，圖5的電路與實(shí)施例1中所述的圖1的電路等價(jià)。在此情況下，為讀出或保持的狀態(tài)，如果事先經(jīng)由電阻將T、U、W這三根布線連接至VSS側(cè)，則只要不對(duì)T、U、W輸入特別的信號(hào)便不發(fā)生寫入，因而可靠性提高。
[0071]T = 0、U = 0、W = O 的情況
雖然動(dòng)作機(jī)構(gòu)與進(jìn)行了圖1的說明的實(shí)施例1相同，但是由于添加了在圖1中沒有的元件，因而在以下驗(yàn)證動(dòng)作。
[0072]圖8是為了容易理解而將圖7的“或”分解為晶體管的詳細(xì)圖，電路的功能與圖7完全等同?！盎颉笔菍蓚€(gè)N溝道晶體管在VSS側(cè)并聯(lián)、將兩個(gè)P溝道晶體管在VDD側(cè)串聯(lián)地配置、使輸出通過倒相器反轉(zhuǎn)的器件?！盎颉钡囊粋€(gè)輸入連接至N溝道晶體管、P溝道晶體管的各一個(gè)的柵極，“或”的另一個(gè)輸入連接至剩余N溝道晶體管、P溝道晶體管的各一個(gè)柵極。該構(gòu)造作為CMOS的“或”是極為一般的。
[0073]首先，說明第一 EPROM為耗盡、第二 EPROM為增強(qiáng)之時(shí)。
[0074]條件為T = U = W = O。由于第二 EPROM關(guān)斷且第二 N溝道晶體管也關(guān)斷，因而A在任何地方均不直接導(dǎo)通。在此情況下，由第二 EPROM和第二 N溝道晶體管的N型漏極/P阱結(jié)漏和寄生電容決定A的電位。由于存在漏極/P阱結(jié)的結(jié)漏，因而A長(zhǎng)期而言穩(wěn)定于VSS。所以，如果注意使寄生電容不在VDD側(cè)，則A的電位瞬間變?yōu)閂SS。S卩，A = O。由于A = 0，因而第一“或”電路的輸入兩個(gè)均為O。所以，第一“或”電路的輸出為O。由于第一倒相器構(gòu)成的N溝道晶體管關(guān)斷、P溝道晶體管接通，因而B= I。由于第一 EPROM接通，因而C= I。由于第二 EPROM的兩個(gè)輸入為O和1，因而輸出為I。由于構(gòu)成第二倒相器的N溝道晶體管接通、P溝道晶體管關(guān)斷，因而D = 0。由于D = 0、A = 0，因而在關(guān)斷的第二EPROM的源極/漏極間不施加電壓。所以，即使VDD進(jìn)一步提高而第二 EPROM接通，狀態(tài)也不改變。在第一 EPROM為增強(qiáng)、第二 EPROM為耗盡時(shí)，為同樣的內(nèi)容，因而省略。
[0075]在該例中，為簡(jiǎn)單起見，如果敘述第一 EPR0M，則在C與VSS間配置N溝道晶體管，通過另一輸入T來控制構(gòu)成第一倒相器的P溝道晶體管的接通/關(guān)斷。由此，能夠接通連接至EPROM的VDD側(cè)的P溝道晶體管和連接至EPROM的VSS側(cè)的N溝道晶體管兩者，在EPROM的源極/漏極間賦予大電壓而實(shí)現(xiàn)寫入。
[0076]如果在C與VDD間配置晶體管，能夠用另一輸入控制構(gòu)成第一倒相器的N溝道晶體管，則與上述相同，能夠在EPROM的源極/漏極間賦予大電壓而實(shí)現(xiàn)寫入。這能夠容易地從本實(shí)施例中所述的內(nèi)容想到，因而省略詳細(xì)的說明。
[0077]在本實(shí)施例中，敘述了 EPROM為N溝道的情況，但是在P溝道的情況下也相同。
[0078][實(shí)施例5]
根據(jù)圖9進(jìn)行說明。這是在圖1的電路上在C與VSS之間、A與VSS之間添加了電容11的電路。
[0079]如在實(shí)施例1中說明的，例如在第一 EPROM的VT為增強(qiáng)而關(guān)斷的情況下，第二倒相器的輸入由二極管泄漏或寄生電容決定。通過在C與VSS之間設(shè)置電容，在第一 EPROM關(guān)斷時(shí)，C的電平更可靠地成為VSS或接近VSS。由此，第二倒相器的輸入更可靠地被視為O0
[0080]在第一 EPROM的VT為耗盡而接通的情況下，如果第一倒相器的輸出為1，則C的電平變?yōu)镮。即使在C與VSS間添加電容，這也不改變。A與VSS間的電容與上述相同。
[0081]上述內(nèi)容說明了 EPROM關(guān)斷的情況、以該EPROM的漏極成為O的方式組合電路的情況。在EPROM關(guān)斷的情況下，在以該EPROM的漏極成為I的方式組合電路的情況下，在C與VDD間、A與VDD間添加電容。由于內(nèi)容與上述相同，因而省略詳細(xì)的說明。
[0082]圖10是在作為寫入用電路的圖7中因?yàn)榕c上述相同的目的而添加了電容11的圖。由于構(gòu)成倒相器的N溝道和P溝道的輸入被分別控制，因而在各自與VSS之間添加電容。由此，實(shí)現(xiàn)了與上述說明的內(nèi)容相同的任務(wù)。
[0083][實(shí)施例6]
根據(jù)圖11進(jìn)行說明。這是在C與VSS間、A與VSS間將二極管反向放入。例如，在EPROM關(guān)斷時(shí)，以該漏極為輸入的倒相器的輸入不直接連接至VSS或VDD。因此，難以取出滯留于輸入布線的電容或柵極的電容的電荷。該電荷主要經(jīng)由EPROM的N型漏極/P阱結(jié)向P阱然后向VSS取出。
[0084]實(shí)際上，在作為制品使用時(shí)，有時(shí)候VDD急劇下降，此后急劇上升。為了在這樣的情況下也恰當(dāng)?shù)貏?dòng)作，有必要跟隨該動(dòng)作而取出滯留的電荷。通過在C與VSS間、A與VSS間設(shè)置二極管，獲得取出該電荷的速度提高的效果。
[0085]由于二極管反向連接，因而與EPROM接通時(shí)的動(dòng)作無關(guān)。
[0086]上述內(nèi)容說明了 EPROM關(guān)斷的情況、以該EPROM的漏極成為O的方式組合電路的情況。在EPROM關(guān)斷的情況下，在以該EPROM的漏極成為I的方式組合電路的情況下，在C與VDD間、A與VDD間將二極管反向添加。由于內(nèi)容與上述相同，因而省略詳細(xì)的說明。
[0087][實(shí)施例7]
根據(jù)圖12進(jìn)行說明。這是在圖1的電路中在VDD與半導(dǎo)體存儲(chǔ)電路之間添加了 P溝道晶體管13。P溝道晶體管由X控制。在寫入或讀出時(shí)，X= 0，P溝道晶體管接通。在實(shí)際的制品中，噪聲常進(jìn)入電源。通過在VDD與半導(dǎo)體存儲(chǔ)電路之間設(shè)置P溝道晶體管，從而能夠提高抗噪聲性。
[0088]進(jìn)行寫入而構(gòu)成本發(fā)明的半導(dǎo)體存儲(chǔ)電路的兩個(gè)EPROM的單方為耗盡、另一方為增強(qiáng)時(shí)的動(dòng)如在實(shí)施例1中敘述的。但是，在欲進(jìn)行寫入之前，常進(jìn)行制品的測(cè)定。在這樣的情況下，如果EPROM為N溝道，則N溝道的EPROM —般在寫入前為耗盡，因而本發(fā)明的半導(dǎo)體存儲(chǔ)電路的輸出A變得不定。
[0089]于是，在寫入前進(jìn)行測(cè)定的情況下，使P溝道晶體管13關(guān)斷。這樣，A始終為0，因而能夠測(cè)定。
[0090][實(shí)施例8]
EPROM—般在生產(chǎn)者側(cè)進(jìn)行寫入、在流通至消費(fèi)者以后不寫入的情況較多。所以，如果設(shè)置寫入禁止用的電路，通過來自該電路的輸出進(jìn)行控制，則可靠性進(jìn)一步提高。
[0091]根據(jù)圖13進(jìn)行說明。圖13在圖7中添加了來自寫入禁止用電路的輸出Z。在進(jìn)入寫入禁止模式前，Z = 1，在寫入禁止模式中，Z = O。
[0092]將圖7的T、U、W和Z作為“與”14的輸入，將來自“與”14的輸出連接至圖7中的T、U、W被連接的部位。設(shè)來自經(jīng)由倒相器15使Z反轉(zhuǎn)并將其和A作為輸入的“與”的輸出，為來自半導(dǎo)體存儲(chǔ)電路的輸出A’。“與”電路是僅在兩個(gè)輸入為I時(shí)輸出1、在此外時(shí)候輸出O的一般電路。
[0093]在Z = I時(shí)，來自帶有T、U、W為輸入的“與”的輸出與T、U、W相同。所以，成為與先前實(shí)施例4中說明的寫入相同的動(dòng)作。即，在進(jìn)入寫入禁止模式之前能夠?qū)懭搿?br> [0094]在Z = O時(shí)，來自帶有T、U、W為輸入的“與”的輸出與T、U、W的值無關(guān)而成為O。如先前實(shí)施例4中所述，這是讀出狀態(tài)，因而不能寫入。
[0095]由于A’在“與”中輸入Z的反轉(zhuǎn)值，因而在Z = I時(shí)，A’與A無關(guān)而成為A’ = O。這意味著即使在寫入之前來自半導(dǎo)體存儲(chǔ)電路的輸出也確定，因而具有在寫入前能夠進(jìn)行制品測(cè)定的優(yōu)點(diǎn)。
[0096]在Z = O時(shí)，A’與A相同。所以，如果進(jìn)入寫入禁止模式，則A’與向EPROM的寫入相應(yīng)地輸出I或O。
[0097]在此，在進(jìn)入寫入禁止模式前Z = 1，在寫入禁止模式中Z = 0，使用圖13說明了利用方法，但這是為了方便起見。也可與此相反在進(jìn)入寫入禁止模式前Z = 0，在進(jìn)入后Z=I。在此情況下，雖然電路的構(gòu)成變化，但這僅僅是從圖7到圖13添加的“與”或倒相器變?yōu)槠渌壿嫛Ｔ撟兓瘺]有新穎性，因而省略說明。
[0098][實(shí)施例9]
根據(jù)圖14進(jìn)行說明。這是在構(gòu)成圖1的倒相器1、3與VDD之間添加P溝道晶體管13，在倒相器1、3與VSS之間添加N溝道晶體管16，在EPROM的源極與VSS之間添加N溝道晶體管，在EPROM的漏極與VDD之間添加P溝道晶體管。在倒相器1、3與VDD之間的P溝道晶體管輸入信號(hào)Q，在倒相器1、3與VSS之間的N溝道晶體管輸入使信號(hào)Q通過倒相器15反轉(zhuǎn)后的信號(hào)。
[0099]在第一 EPROM的源極與VSS之間的N溝道晶體管輸入信號(hào)R，在第一 EPROM的漏極與VDD之間的P溝道晶體管輸入使信號(hào)R通過倒相器15反轉(zhuǎn)的信號(hào)。
[0100]在第二 EPROM的源極與VSS之間的N溝道晶體管輸入信號(hào)S，在第二 EPROM的漏極與VDD之間的P溝道晶體管輸入使信號(hào)S通過倒相器15反轉(zhuǎn)的信號(hào)。
[0101]在Q = 1、R = 0、S = I時(shí)，關(guān)于倒相器1、3，該倒相器與VDD之間的P溝道晶體管關(guān)斷，該倒相器與VSS之間的N溝道晶體管關(guān)斷。第一 EPROM的源極與VSS之間的N溝道晶體管和漏極與VDD之間的P溝道晶體管兩者關(guān)斷。第二 EPROM的源極與VSS之間的N溝道晶體管和漏極與VDD之間的P溝道晶體管兩者接通。在該狀態(tài)下，如果增大VDD的電壓，則僅在第二 EPROM上發(fā)生寫入。
[0102]在Q = l、R = l、S = O時(shí)，關(guān)于倒相器1、3，該倒相器與VDD之間的P溝道晶體管關(guān)斷，該倒相器與VSS之間的N溝道晶體管關(guān)斷。第一 EPROM的源極與VSS之間的N溝道晶體管和漏極與VDD之間的P溝道晶體管兩者接通。第二 EPROM的源極與VSS之間的N溝道晶體管和漏極與VDD之間的P溝道晶體管兩者關(guān)斷。在該狀態(tài)下，如果增大VDD的電壓，則僅在第一 EPROM上發(fā)生寫入。
[0103]在Q = R = S = O時(shí)，連結(jié)兩個(gè)EPROM的源極與VSS間的N溝道晶體管關(guān)斷，連結(jié)EPROM的漏極和VDD的P溝道晶體管關(guān)斷。連結(jié)倒相器1、3和VSS間的N溝道晶體管接通，連結(jié)倒相器1、3和VDD的P溝道晶體管接通。這與實(shí)施例1中所述的電路等價(jià)。即，在Q= R = S = O時(shí),成為實(shí)施例1中所述的讀出狀態(tài)。
[0104]更換在前述的EPROM的源極與VSS間、漏極與VDD間配置的晶體管的配置，在EPROM的源極與VDD間配置P溝道晶體管、在漏極與VSS間配置N溝道晶體管也獲得同樣的效果，這能夠容易地從前述內(nèi)容推測(cè)出，因而省略詳細(xì)的說明。一般而言，如果使賦予源極和漏極的電壓的高低在寫入和讀出中相反，則可獲得寫入的VT偏移變大的效果。
[0105][實(shí)施例10]
根據(jù)圖15進(jìn)行說明。這是在圖7中添加了電阻。在作為EPROM與其下級(jí)電路的輸入之間的A和C配置該電阻。僅在電荷蓄積于下級(jí)柵極或其它寄生電容的瞬間或者在抽出所蓄積電荷的瞬間的所謂的過渡狀態(tài)時(shí)，在EPROM的源極/漏極間施加相對(duì)較大的電壓。特別是由于電容大是下級(jí)的柵極電容，因而通過在其前方配置電阻，從而抑制過渡狀態(tài)中的電壓的峰值。即，由于抑制了在EPROM的源極/漏極間瞬間施加的電壓，因而針對(duì)誤寫入的可罪性提聞。
[0106]在配置了圖15那樣的寫入用N溝道晶體管的情況下，在緊接漏極之后配置電阻的方案能夠進(jìn)一步抑制過渡狀態(tài)中的電壓的峰值。但是，如果在此配置電阻，則在寫入時(shí)該電阻作為寄生電阻工作，因而寫入電壓相應(yīng)地變高。或者寫入時(shí)間變長(zhǎng)。于是，在欲降低寫入電壓的情況下，以下方案較好:不在緊接EPROM的漏極之后，而是如圖15所示在寫入用晶體管之后配置電阻，使得在寫入時(shí)不負(fù)載電阻。在比寫入電壓更重視讀出時(shí)可靠性的情況下，配置在緊接EPROM的漏極之后。該選擇依賴于存儲(chǔ)電路的用途或工藝特性。
[0107]另外，如果在B和D上均配置電阻，則能夠進(jìn)一步抑制過渡狀態(tài)中的電壓的峰值。但是，在欲降低寫入電壓的情況下，僅僅A和C的方案較好。理由與前述相同。
[0108]在圖14的情況下，由于不利用倒相器1、3而能夠?qū)懭?，因而即使在A、B、C、D全體上配置而抑制過渡狀態(tài)中的電壓的峰值，也能夠降低寫入電壓。在此情況下，如果在EPROM與寫入用晶體管之間配置電阻，也能夠進(jìn)一步抑制過渡狀態(tài)中的電壓的峰值。如果配置在寫入用晶體管與倒相器1、3之間，則雖然過渡狀態(tài)中的電壓的峰值稍微上升，但是能夠以更低電壓寫入。
[0109]在圖1的情況下，通過僅在A和C上放入電阻而可靠性提高。再者，如果在A、B、C、D全體上配置電阻，則可靠性進(jìn)一步提高。內(nèi)容與前述相同，因而省略詳細(xì)的說明。
[0110][實(shí)施例11]
根據(jù)圖16進(jìn)行說明。圖16是使圖1的EPROM為P溝道的情況下的圖。雖然動(dòng)作本身容易從實(shí)施例1類推，但是由于能夠積極地利用實(shí)施例1中未敘述的現(xiàn)象，因而在以下敘述。
[0111]倒相器1、3的輸入連接至前級(jí)P溝道EPROM的漏極，漏極形成于VDD電平的N阱。因此，在EPROM關(guān)斷的情況下，能夠使倒相器的輸入電位為VDD電平。帶有VDD電平為輸入的倒相器的輸出成為O。
[0112]在數(shù)據(jù)的寫入后，S卩，以在構(gòu)成圖16的電路的兩個(gè)P溝道的EPROM之中一方VT為耗盡、另一方VT為增強(qiáng)的方式進(jìn)行寫入之后，在源極帶有倒相器的輸出O的P溝道EPROM的VT為耗盡的情況下，該O成為下級(jí)倒相器的輸入，該倒相器的輸出成為I。在源極帶有其的P溝道EPROM的VT為增強(qiáng)。
[0113]在耗盡的P溝道EPROM上施加的電位與上述相比，源極和漏極為0，N阱為VDD電平。此時(shí)，在P溝道EPROM中發(fā)生一般稱為帶間隧穿的現(xiàn)象，電子注入柵極。
[0114]在P溝道EPROM的情況下，一般而言寫入前為增強(qiáng)，寫入后為耗盡。所以，根據(jù)該現(xiàn)象，對(duì)寫入后EPROM沿更深的方向進(jìn)行寫入。這是在實(shí)施例1中未敘述的、能夠在使用P溝道EPROM的情況下利用的現(xiàn)象。由此，能夠?qū)崿F(xiàn)更具可靠性的EPROM電路。即使是N溝道，這個(gè)稱為帶間遂穿的現(xiàn)象也發(fā)生，但是一般而言，與P溝道相比非常小。
【權(quán)利要求】
1.一種半導(dǎo)體存儲(chǔ)電路，將第一倒相器的輸出連接至可電寫入的第一非易失性存儲(chǔ)器的源極，將所述第一非易失性存儲(chǔ)器的漏極連接至第二倒相器的輸入，將所述第二倒相器的輸出連接至第二非易失性存儲(chǔ)器的源極，將所述第二非易失性存儲(chǔ)器的漏極連接至所述第一倒相器的輸入，將所述第二非易失性存儲(chǔ)器的所述漏極作為輸出。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，將所述第一和第二非易失性存儲(chǔ)器的控制柵極的電位固定于VDD電平或VSS電平。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，將所述第一和第二非易失性存儲(chǔ)器的控制柵極連接至各個(gè)非易失性存儲(chǔ)器的源極。
4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，進(jìn)一步具有: 控制構(gòu)成所述第一和第二倒相器的各個(gè)晶體管的動(dòng)作的電路；以及 晶體管，其配置在所述第一和第二非易失性存儲(chǔ)器的輸出、連接下級(jí)的所述倒相器的布線以及VSS或VDD之間； 能夠?qū)⑺龅谝缓偷诙且资源鎯?chǔ)器的漏極經(jīng)由所述晶體管連接至VSS或VDD。
5.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，進(jìn)一步在所述第一和第二倒相器的至少一方的輸入與VSS或VDD之間添加電容。
6.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，進(jìn)一步在所述第一和第二倒相器的至少一方的輸入與VSS或VDD之間設(shè)置反向的PN結(jié)。
7.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，在所述第一和第二非易失性存儲(chǔ)器的所述源極側(cè)的布線與所述漏極側(cè)的布線的至少一方串聯(lián)地配置電阻。
【文檔編號(hào)】G11C16/02GK103700402SQ201310447687
【公開日】2014年4月2日 申請(qǐng)日期:2013年9月27日 優(yōu)先權(quán)日:2012年9月27日
【發(fā)明者】津村和宏 申請(qǐng)人:精工電子有限公司
【專利摘要】本發(fā)明提供長(zhǎng)期可靠性和讀出特性優(yōu)異的低消耗電流的半導(dǎo)體存儲(chǔ)電路。本發(fā)明的半導(dǎo)體存儲(chǔ)電路，將第一倒相器的輸出連接至可電寫入的第一非易失性存儲(chǔ)器的源極，將第一非易失性存儲(chǔ)器的漏極連接至第二倒相器的輸入，將第二倒相器的輸出連接至第二非易失性存儲(chǔ)器的源極，將第二非易失性存儲(chǔ)器的漏極連接至第一倒相器的輸入，將第二非易失性存儲(chǔ)器的漏極作為輸出。
【專利說明】半導(dǎo)體存儲(chǔ)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及具有非易失性存儲(chǔ)器的半導(dǎo)體存儲(chǔ)電路。
【背景技術(shù)】
[0002]半導(dǎo)體電路裝置為了電壓的調(diào)整而常常帶有電阻分壓電路。作為使用該電路的一例，能夠列舉通常稱為電壓檢測(cè)器的電壓檢測(cè)電路裝置。這是以下電路裝置:由基準(zhǔn)電壓、放大器、電阻分壓電路、輸出晶體管構(gòu)成，根據(jù)電壓是高于還是低于設(shè)定的檢測(cè)電壓值，輸出Hi/Lo (高/低)。如果用半導(dǎo)體晶片加工制造該電路，則由于制造工序的偏差，基準(zhǔn)電壓會(huì)有偏差。于是，通過事先使得能夠任意調(diào)整電阻分壓電路的分壓比，從而能夠?qū)z測(cè)電壓值設(shè)定為一定值。另外，由于通過控制電阻分壓電路的分壓比而能夠控制檢測(cè)電壓值，因而具有容易獲得任意的檢測(cè)電壓值的優(yōu)點(diǎn)。
[0003]作為調(diào)整電阻分壓電路的分壓比的手段而常用的是調(diào)整用熔線。對(duì)構(gòu)成電阻分壓電路的許多電阻器每個(gè)并聯(lián)地配置熔線，通過用激光切斷該熔線而進(jìn)行調(diào)整。與未切斷的熔線并聯(lián)的電阻器因熔線而短路，因而不作為電阻器起作用，與被切斷的熔線并聯(lián)的電阻器由于熔線被切斷(即，為斷開狀態(tài))而作為電阻器起作用。
[0004]此外，使用可電寫入的EPROM的情況也較多。與電阻器并聯(lián)地配置晶體管，根據(jù)EPROM的存儲(chǔ)信息，通過使并聯(lián)配置的晶體管接通/關(guān)斷(0N/0FF)而進(jìn)行調(diào)整。EPROM的優(yōu)點(diǎn)在于即使在裝在封裝或板之后也能夠電寫入這點(diǎn)。在熔線的情況下，由于激光照射是必要的，因而有必要在裝入封裝之前進(jìn)行。
[0005]接著，關(guān)于EPROM，EPROM也有許多方式，常用的有以下MOS晶體管構(gòu)造:具有浮柵，根據(jù)蓄積于浮柵的電荷，閾值電壓VT變化，利用此存儲(chǔ)數(shù)據(jù)1/0。以下，EPROM是指該構(gòu)造。
[0006]使用EPROM的情況的要求事項(xiàng)，有代表性的可以舉出消耗電流小、不產(chǎn)生數(shù)據(jù)錯(cuò)亂、電路小。
[0007]數(shù)據(jù)向EPROM的寫入較多地利用在漏極/源極間賦予高電壓、流經(jīng)源極/漏極間的電荷變?yōu)闊彷d流子的所謂的熱載流子注入。該寫入方式的特征為:在源極/漏極間賦予高電壓。
[0008]在該方式的情況下，如果在數(shù)據(jù)的讀出或保持中對(duì)漏極施加某一程度的電壓，則在讀出或保持中有時(shí)候也產(chǎn)生寫入。因此，提出了專利文獻(xiàn)I那樣的方案。其特征在于，對(duì)EPROM施加電壓，流過瞬態(tài)電流而讀出數(shù)據(jù)，將該數(shù)據(jù)存儲(chǔ)于鎖存電路。鎖存電路在電源接通期間持續(xù)存儲(chǔ)數(shù)據(jù)，因而僅在接通電源的瞬間對(duì)EPROM施加電壓，這以后，能夠不施加電壓。因此，EPROM的存儲(chǔ)數(shù)據(jù)錯(cuò)亂的情況減少，可靠性提高。
[0009]接著，介紹專利文獻(xiàn)2。這是將EPROM兩個(gè)串聯(lián)排列，使一方接通，另一方關(guān)斷。由于某一方關(guān)斷，因而電流不流經(jīng)電源間。另外，由于與專利文獻(xiàn)I相比為簡(jiǎn)單的電路構(gòu)成，因而具有面積小的優(yōu)點(diǎn)。
[0010]專利文獻(xiàn)1:日本特開平7-122090號(hào)公報(bào)；
專利文獻(xiàn)2:日本特開2003-257186號(hào)公報(bào)。
【發(fā)明內(nèi)容】
[0011]發(fā)明要解決的問題
在作為現(xiàn)有示例而在圖17中示出的專利文獻(xiàn)I的方法中，在鎖存電路存在讀出數(shù)據(jù)時(shí)的問題。如專利文獻(xiàn)2中所述，特別是在電源電壓剛接通后的讀出存在問題。另外，在應(yīng)用于【背景技術(shù)】中敘述的電壓檢測(cè)器中的情況下，電源電壓的端子和檢測(cè)電壓的端子共用的情況較多，電源電壓自身不穩(wěn)定，因而特別容易產(chǎn)生該問題。
[0012]在專利文獻(xiàn)2的情況下，雖然能夠避免鎖存電路的問題，但是由于EPROM的某一方的漏極電壓變高，因而存在少許寫入逐漸產(chǎn)生而EPROM的數(shù)據(jù)錯(cuò)亂的問題。
[0013]在電壓檢測(cè)器的情況下，當(dāng)然，期望檢測(cè)電壓的允許范圍較寬。例如在檢測(cè)電壓5V下輸出進(jìn)行I/o切換的電壓檢測(cè)器的情況下，與施加至檢測(cè)端子的被允許電壓為4V?6V相比，IV?IOV的制品競(jìng)爭(zhēng)力更高。如前所述，由于檢測(cè)電源電壓和電壓的端子共用的情況較多，因而要求電源電壓的允許范圍較寬。因此，要求即使電源電壓較高數(shù)據(jù)也不錯(cuò)亂。專利文獻(xiàn)2的方式顯出以下問題:電源電壓越高，電荷越容易注入關(guān)斷的EPROM的浮柵，因而EPROM的數(shù)據(jù)錯(cuò)亂。
[0014]使用EPROM的調(diào)整電路即使是現(xiàn)在也在一部分領(lǐng)域中使用，但是由于存在如上所述的問題，因而存在不使用的領(lǐng)域。
[0015]用于解決問題的技術(shù)方案
為了解決上述問題，在本發(fā)明的電阻分壓電路中采用以下構(gòu)成。
[0016]S卩，采取一種半導(dǎo)體存儲(chǔ)電路，其將第一倒相器的輸出連接至可電寫入的第一非易失性存儲(chǔ)器的源極，將第一非易失性存儲(chǔ)器的漏極連接至第二倒相器的輸入，將第二倒相器的輸出連接至第二非易失性存儲(chǔ)器的源極，將第二非易失性存儲(chǔ)器的漏極連接至第一倒相器的輸入，將第二非易失性存儲(chǔ)器的漏極作為輸出。
[0017]發(fā)明的效果
依照本發(fā)明的半導(dǎo)體存儲(chǔ)電路，由于讀出時(shí)的消耗電流僅為泄漏電流，因而非常小。在讀出中，僅在電荷蓄積于下級(jí)柵極或其它寄生電容的瞬間或者在抽出所蓄積電荷的瞬間的所謂的過渡狀態(tài)時(shí)，在EPROM的源極/漏極間施加相對(duì)較大的電壓。如果過渡狀態(tài)結(jié)束，則自動(dòng)地成為不施加電壓，因而沒必要另外控制施加于EPROM的電壓。另外，獲得以下效果:即使保持讀出狀態(tài)持續(xù)使用，存儲(chǔ)信息也不會(huì)被誤寫入。
【專利附圖】
【附圖說明】
[0018]圖1是本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖2是EPROM的構(gòu)造截面圖；
圖3是示出電壓檢測(cè)器的構(gòu)成的概略圖；
圖4是電阻分壓電路和使用EPROM的調(diào)整電路的構(gòu)成圖；
圖5是將EPROM的控制柵極固定于VDD的情況下的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖6是將EPROM的控制柵極連接至源極的情況下的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖7是裝入了寫入電路的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖8是圖7的詳細(xì)圖； 圖9是裝入了電容的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖10是在圖7中裝入電容的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖11是裝入了 二極管的本發(fā)明的存儲(chǔ)電路；
圖12是在與VDD之間裝入P溝道晶體管的本發(fā)明的存儲(chǔ)電路；
圖13是在圖7中添加了寫入禁止信號(hào)的情況下的本發(fā)明的存儲(chǔ)電路；
圖14是裝入了與圖7為不同方式的寫入電路的情況下的本發(fā)明的存儲(chǔ)電路；
圖15是在圖7中裝入了電阻的本發(fā)明的存儲(chǔ)電路；
圖16是使用P溝道EPROM的情況下的本發(fā)明的半導(dǎo)體存儲(chǔ)電路；
圖17是現(xiàn)有的半導(dǎo)體存儲(chǔ)電路。
[0019]附圖標(biāo)記說明:
I第一倒相器；2第一 EPROM ;3第二倒相器；4第二 EPROM ;5并聯(lián)晶體管；6電阻；7第一“或”(0R);8第二“或”;9第一 N溝道晶體管；10第二 N溝道晶體管；11電容；12 二極管；13 P溝道晶體管；14 “與”(AND);15倒相器；16 N溝道晶體管；101 N型源極；102控制柵極；103浮柵；104 N型漏極；105 P阱。
【具體實(shí)施方式】
[0020]以下，基于【專利附圖】
【附圖說明】實(shí)施例。
[0021][實(shí)施例1]
圖1是本發(fā)明的作為基本的電路。這是以下半導(dǎo)體存儲(chǔ)電路:將第一倒相器I的輸出B連接至第一 EPROM 2的源極，將第一 EPROM的漏極C連接至第二倒相器3的輸入，將第二倒相器的輸出D連接至第二 EPROM 4的源極，將第二 EPROM 4的漏極A連接至第一倒相器I的輸入，將該A作為輸出。
[0022]EPROM是非易失性存儲(chǔ)器的一種，圖2是EPROM的構(gòu)造截面圖。由N型源極101、控制柵極102、浮柵103、N型漏極104、P阱105構(gòu)成。
[0023]在N溝道晶體管的情況下，一般而言，源極為VSS側(cè)，漏極為VDD側(cè)。圖1的第一EPROM7B的電位可為VDD也可為VSS，因而源極與漏極會(huì)更換。這樣在言及源極時(shí)產(chǎn)生每次都要考慮電位來判斷哪個(gè)是源極的必要，說明非常費(fèi)解。于是，在本說明書中，不管電壓如何，為方便起見，在圖1中，設(shè)EPROM的左側(cè)為源極、右側(cè)為漏極。S卩，第一 EPROM 2的源極為B,漏極為C,第二 EPROM 4的源極為D,漏極為A。
[0024]在【背景技術(shù)】中敘述的電壓檢測(cè)器的情況下，共用電源電壓VDD的端子和檢測(cè)電壓的端子，由檢測(cè)兼電源電壓端子、VSS端子、輸出端子合計(jì)3個(gè)端子構(gòu)成的情況較多。圖3中示出該電壓檢測(cè)器的構(gòu)成的一例。在檢測(cè)兼電源電壓端子與VSS端子間配置電阻分壓電路，用比較電路比較從其分壓的電位與基準(zhǔn)電位，用倒相器將該結(jié)果整形而從輸出端子輸出 Hi/Lo。
[0025]圖3所示的“電阻分壓電路+調(diào)整電路”為圖4所示的構(gòu)成。再者，圖4記載的EPROM電路相當(dāng)于圖1的本發(fā)明的半導(dǎo)體存儲(chǔ)電路。并聯(lián)晶體管5與構(gòu)成電阻分壓電路的電阻6并聯(lián)地配置，并聯(lián)晶體管5的輸入連接至圖1的電路的輸出A。
[0026]由A的電位決定并聯(lián)晶體管5的接通/關(guān)斷。在此，為方便起見，設(shè)晶體管5為N溝道。在A的電位為VDD時(shí)，晶體管5接通,因而電阻6被短路而不作為電阻起作用。在A的電位為VSS時(shí)，晶體管5關(guān)斷，因而電阻6作為電阻起作用。這樣，根據(jù)來自各EPROM電路的輸出A，能夠改變電阻分壓電路的分壓比。以上是將本發(fā)明的半導(dǎo)體存儲(chǔ)電路用于電壓檢測(cè)器的電阻分壓電路的調(diào)整的情況下的實(shí)施例。
[0027]以下，說明圖1的半導(dǎo)體存儲(chǔ)電路的動(dòng)作。倒相器是在VDD側(cè)由P溝道晶體管、在VSS側(cè)由N溝道晶體管構(gòu)成的一般器件。說明以下一般情況=EPROM為N溝道型，通過寫入而電子蓄積于浮柵，溝道難以反轉(zhuǎn)，因而寫入前的閾值VT為耗盡，寫入后閾值VT為增強(qiáng)。閾值VT是指在提高柵極電壓時(shí)源極與漏極間的溝道從關(guān)斷切換為接通時(shí)的柵極的電壓。在EPROM中相當(dāng)于控制柵極的電壓。
[0028]在本發(fā)明中，以兩個(gè)EPROM中的某一方為耗盡而另一方為增強(qiáng)的方式進(jìn)行寫入。以下，為方便起見，使晶體管的VT為IV，耗盡的EPROM的VT為-2V，增強(qiáng)的EPROM的VT為2V。在此，晶體管是指由第一、第二倒相器構(gòu)成的晶體管和并聯(lián)晶體管5全體。
[0029]首先，說明第一 EPROM為耗盡、第二 EPROM為增強(qiáng)之時(shí)。
[0030]關(guān)于VDD為OV?IV之間，第一 EPROM以外的元件VDD比VT更小，因而處于關(guān)斷狀態(tài)。由于第二 EPROM關(guān)斷，因而A的電位由第二 EPROM的漏極/P阱結(jié)、第一倒相器的柵極寄生電容、從第二 EPROM的漏極到第一倒相器的輸入的布線的寄生電容決定。由于存在第二 EPROM的漏極/P阱結(jié)的結(jié)漏，因而A長(zhǎng)期而言穩(wěn)定于VSS。所以，如果注意使寄生電容不在VDD側(cè)，則A的電位成為VSS。
[0031]在VDD為I?2V時(shí)，第二 EPROM以外能夠接通。由于第二 EPROM為關(guān)斷狀態(tài)，因而不管D的電位如何，A的電位均成為VSS。由于第一倒相器的輸入為VSS，因而第一倒相器的輸出B成為VDD。由于第一 EPROM的VT為-2V，因而C的電位與B的電位相等。由于C的電位與B相同而為VDD，因而第二倒相器的輸出D成為VSS。這樣，D與A的電位相等而成為VSS。
[0032]如果VDD變?yōu)?V以上，則第二EPROM也能夠接通。但是，如上所述，由于第二 EPROM的源極與漏極的電位相等而為VSS，因而即使第二 EPROM接通，與VDD為I?2V時(shí)也沒有任何變化。
[0033]如以上所述，該電路的輸出A不管VDD的電壓如何均為VSS。
[0034]接著，說明第一 EPROM為增強(qiáng)、第二 EPROM為耗盡之時(shí)。
[0035]關(guān)于VDD為OV?IV之間，僅僅第二 EPROM接通，其它元件VDD比VT更小，因而處于關(guān)斷狀態(tài)。雖然第二 EPROM接通，但是由于其前級(jí)的第二倒相器N溝道、P溝道一并關(guān)斷，因而A的電位依賴于許多因素。在此,考慮帶有A為輸入的晶體管5。如果使VT= IV,則在VDD為OV?IV時(shí)，該晶體管也不管A的電位如何而處于關(guān)斷狀態(tài)。所以，VDD為OV?IV之間幾乎沒有考慮的必要。
[0036]在VDD為IV?2V時(shí)，僅僅第一 EPROM關(guān)斷，其它元件接通。C的電位由第一 EPROM的漏極/P阱結(jié)、第二倒相器的柵極寄生電容、從第一 EPROM的漏極到第二倒相器的輸入的布線的寄生電容決定。由于存在第一 EPROM的漏極/P阱結(jié)的結(jié)漏，因而C長(zhǎng)期而言穩(wěn)定于VSS。所以，如果注意使寄生電容不在VDD側(cè)，則C的電位成為VSS。
[0037]由于C的電位為VSS，因而第二倒相器的輸出D成為VDD。由于第二 EPROM的VT為-2V，因而A的電位與D相等。所以，該電路的輸出A成為VDD。由于A的電位為VDD，因而第一倒相器的輸出B成為VSS。[0038]在VDD為2V以上時(shí)，第一 EPROM也能夠接通。但是，如上所述，由于第一 EPROM的源極和漏極的電位相等而為VSS，因而即使第一 EPROM接通，與VDD = I?2V時(shí)也沒有任何變化。
[0039]如以上總結(jié)的，在第一 EPROM為耗盡、第二 EPROM為增強(qiáng)時(shí)，晶體管5始終關(guān)斷。
[0040]在第一 EPROM為增強(qiáng)、第二 EPROM為耗盡時(shí)，如果VDD的電壓小于晶體管的VT，則晶體管5關(guān)斷，如果VDD的電壓為晶體管的VT以上，則晶體管5接通。
[0041]這樣，通過在第一 EPR0M、第二 EPROM的某一個(gè)上進(jìn)行寫入，從而獲得如果VDD的電壓變?yōu)閂T以上則自動(dòng)地讀出數(shù)據(jù)，晶體管5接通/關(guān)斷的電路。
[0042]本發(fā)明的電路相當(dāng)于一種鎖存電路，但是由于與在某個(gè)瞬間讀出保存于EPROM的數(shù)據(jù)而將該數(shù)據(jù)保存于鎖存那樣的專利文獻(xiàn)I的方式完全不同，因而不產(chǎn)生在專利文獻(xiàn)I中產(chǎn)生的問題。
[0043]另外，由于寫入信息在任一情況下在全部EPROM的源極/漏極間均不產(chǎn)生大電位差，因而熱載流子不產(chǎn)生。即，不發(fā)生寫入。另外，由于流經(jīng)兩個(gè)EPROM的電流為僅對(duì)漏極所連接的倒相器的柵極電容或其它寄生電容充入電荷的電荷程度，因而不流過恒定的電流。即使在過渡狀態(tài)中，由于僅僅流過對(duì)這些電容充入電荷程度的電流，因而電流值也非常小。這樣，在EPROM的源極/漏極間沒有電位差，流經(jīng)的電流也非常小，因而不發(fā)生EPROM的數(shù)據(jù)錯(cuò)亂的情況。
[0044]在圖1中，EPROM的P阱電位從VSS取得，但是由于這樣加上背柵，因而有時(shí)候使EPROM的P阱電位與各個(gè)EPROM的源極為相等電位。即使在此情況下，也獲得與本實(shí)施例中所述內(nèi)容相同的效果。
[0045]在本實(shí)施例中，使晶體管的VT為IV、耗盡的EPROM的VT為-2V、增強(qiáng)的EPROM的VT為2V，但是該值沒有意義，而是為了方便起見。
[0046]在本實(shí)施例中，說明了 EPROM為N溝道的情況，但是使EPROM為P溝道的情況也有可能。這能夠容易地從本實(shí)施例中迄今敘述的內(nèi)容想到，因而省略詳細(xì)的說明。
[0047]在圖4中，A直接連結(jié)至用于將電阻6短路的并聯(lián)晶體管5的輸入，但是即使中間經(jīng)由倒相器等電路而變換信號(hào)或使并聯(lián)晶體管5為P溝道，本專利的本質(zhì)也不改變。
[0048]在本實(shí)施例中，為方便起見，說明了用于電阻分壓電路的調(diào)整的情況，但是本發(fā)明并不限于該用途。在該例中，說明了使用EPROM作為存儲(chǔ)器元件的情況，但是本發(fā)明為對(duì)于可電寫入的存儲(chǔ)器元件全體有效的電路。
[0049][實(shí)施例2]
根據(jù)圖5進(jìn)行說明。圖5是將圖1的EPROM的控制柵極的電位固定于VDD電平的圖。以下，使用數(shù)字信號(hào)O、I說明。
[0050]VT為耗盡的N溝道EPROM的任務(wù)是在前級(jí)的輸出為I時(shí)輸出1、在前級(jí)的輸出為O時(shí)輸出O。在任務(wù)中沒必要關(guān)斷。如果將VT為耗盡的N溝道EPROM的控制柵極固定于VDD，則更成為接通的方向，因而實(shí)現(xiàn)了該任務(wù)。
[0051]實(shí)施例1中說明的VT為增強(qiáng)的N溝道EPROM的任務(wù)一直關(guān)斷或者在VDD電平比晶體管的VT更低時(shí)關(guān)斷，在VDD電平比晶體管的VT更高時(shí)接通。如果事先使增強(qiáng)的N溝道EPROM的VT比晶體管的VT更高，則即使使控制柵極的電位為VDD，也能夠?qū)崿F(xiàn)該任務(wù)。
[0052]以上說明了，即使將N溝道EPROM的控制柵極固定于VDD電平，也與實(shí)施例1中說明的電路動(dòng)作相同。
[0053]在前級(jí)倒相器輸出I時(shí)，在N溝道EPROM加上背柵。因此，來自VT為耗盡的N溝道EPROM的輸出I稍慢，即，輸出比VDD稍低的電壓。如果該N溝道EPROM的控制柵極的電壓高，則能夠輸出更接近I的、即接近VDD電位的電位。
[0054]在VDD電平變得比晶體管的VT更高而圖1的電路的各布線的電位穩(wěn)定之后，如果VT為增強(qiáng)的N溝道EPROM接通，則圖1的電路輸入輸出變?yōu)橐粋€(gè)圓，因而電路動(dòng)作更加穩(wěn)定。
[0055]在該實(shí)施例中敘述了 EPROM為N溝道的情況，但是在用P溝道構(gòu)成兩個(gè)EPROM的情況下，由于在N溝道和P溝道中動(dòng)作相反，因而通過將控制柵極的電位固定于VSS，從而獲得進(jìn)行同樣動(dòng)作的電路。這能夠從N溝道EPROM的情況容易想到，因而省略詳細(xì)的說明。
[0056][實(shí)施例3]
根據(jù)圖6進(jìn)行說明。圖6是將圖1的EPROM的控制柵極連接至各個(gè)EPROM的源極的圖。
[0057]VT為耗盡的N溝道EPROM的任務(wù)是在前級(jí)的輸出為I時(shí)輸出1、在前級(jí)的輸出為O時(shí)輸出O。
[0058]在前級(jí)倒相器輸出I時(shí)，在N溝道EPROM加上背柵。因此，來自VT為耗盡的N溝道EPROM的輸出I稍慢，即，輸出比VDD稍低的電壓。如果該N溝道EPROM的控制柵極的電壓高，則能夠輸出更接近I的、即接近VDD電位的電位。
[0059]在前級(jí)倒相器輸出O時(shí)，在N溝道EPROM不加上背柵，因而即使控制柵極的電位為VSS, VT為耗盡的N溝道EPROM也能夠照樣輸出O。
[0060]這樣，了解到VT為耗盡的N溝道EPROM的控制柵極與其前級(jí)倒相器的輸出為相同電平即可。前級(jí)倒相器的輸出連接至N溝道EPROM的源極。
[0061]實(shí)施例1中說明的VT為增強(qiáng)的N溝道EPROM的任務(wù)一直關(guān)斷或者在VDD電平比晶體管的VT更低時(shí)關(guān)斷，在VDD電平比晶體管的VT更高時(shí)接通。換言之，增強(qiáng)的N溝道EPROM至少在VDD電平比晶體管的VT低時(shí)關(guān)斷。
[0062]在前級(jí)倒相器輸出I時(shí)，如果事先使增強(qiáng)的N溝道EPROM的VT比晶體管的VT更高，若該EPROM的控制柵極與源極連接，則控制柵極的電位成為VDD。由于該EPROM的VT比晶體管的VT更大，因而在VDD電平比晶體管的VT更低時(shí)，該EPROM關(guān)斷。
[0063]在前級(jí)倒相器輸出O時(shí)，如果增強(qiáng)的N溝道EPROM的控制柵極與源極連接，則控制柵極的電位成為VSS電平。此時(shí)，該EPROM關(guān)斷。
[0064]如上所述，了解到:即使在將EPROM的控制柵極連接至各個(gè)EPROM的源極的情況下，也進(jìn)行與實(shí)施例1中所述相同的動(dòng)作。
[0065]在該實(shí)施例中敘述了 EPROM為N溝道的情況，但是即使在用P溝道構(gòu)成兩個(gè)EPROM的情況下，也能夠容易從上述N溝道EPROM的情況想到，因而省略詳細(xì)的說明。
[0066]EPROM的控制柵極的最適當(dāng)控制有時(shí)候根據(jù)適用的工藝或EPROM的特性而改變。通過實(shí)施例2的圖5、實(shí)施例3的圖6的說明，敘述了控制柵極的控制的具體示例，在這以外的情況下，例如，在未配置控制柵極的情況下、僅用寄生電容控制的情況下、將控制柵極連接至漏極的情況下、將控制柵極連接至VSS的情況下、在數(shù)據(jù)讀出時(shí)和寫入時(shí)改變控制柵極的電位的情況下、組合以上的情況下，這些均屬于最適當(dāng)?shù)模景l(fā)明的新穎性并不喪失。
[0067][實(shí)施例4] 根據(jù)圖7進(jìn)行說明。圖7將寫入用電路裝入圖1的EPROM電路。說明根據(jù)信號(hào)T、U、W選擇性地寫入的情況。以下，使用數(shù)字信號(hào)O、I來說明。
[0068]T = O、U = 1、W = I 的情況
第一 N溝道晶體管9和第二 N溝道晶體管10接通。因此，A和C的電位成為VSS，即O?！盎颉笔窃趦蓚€(gè)輸入兩者均為O時(shí)輸出0，在此外的輸入時(shí)輸出I。在此，由于Α = 0、Τ =0，因而第一“或”7的輸出為O。構(gòu)成第一倒相器的P溝道晶體管接通，構(gòu)成第一倒相器的N溝道晶體管關(guān)斷。所以，B成為VDD。由于C為VSS，因而在第一 EPROM 2的源極/漏極間施加大電壓而進(jìn)行寫入。由于第二“或”8的輸入為U = 1，因而第二“或”的輸出為1，構(gòu)成第二倒相器的P溝道晶體管關(guān)斷。由于C為0，因而構(gòu)成第二倒相器的N溝道晶體管關(guān)斷。這樣，構(gòu)成第二倒相器的P溝道晶體管和N溝道晶體管兩者關(guān)斷。所以，在第二 EPROM 4的源極/漏極間不施加高電壓，不進(jìn)行向第二 EPROM的寫入。
[0069]T = 1、U = O、W = I 的情況
第一 N溝道晶體管9與第二 N溝道晶體管10接通。因此，A和C的電位成為VSS，即O。由于第一“或”的輸入為I和0，因而第一“或”的輸出成為I。由于A為0，因而構(gòu)成第一倒相器的P溝道晶體管、N溝道晶體管兩者關(guān)斷。因此，在第一 EPROM的源極/漏極間不施加高電壓，不發(fā)生寫入。由于第二“或”的輸入為O和0，因而第二“或”的輸出為O。由于構(gòu)成第二倒相器的P溝道晶體管接通，N溝道晶體管關(guān)斷，因而D的電位成為VDD。由于A為VSS,因而在第二 EPROM的源極/漏極間施加大電壓而進(jìn)行寫入。
[0070]T = 0、U = 0、W = 0 的情況
第一 N溝道晶體管與第二 N溝道晶體管關(guān)斷。由于作為第一“或”電路的一個(gè)輸入的T為0，因而第一“或”輸出另一個(gè)與輸入A相同的電平。由于作為第二“或”電路的一個(gè)輸入的U為0，因而第二 “或”輸出另一個(gè)與輸入C相同的電平。因此，在此情況下，圖5的電路與實(shí)施例1中所述的圖1的電路等價(jià)。在此情況下，為讀出或保持的狀態(tài)，如果事先經(jīng)由電阻將T、U、W這三根布線連接至VSS側(cè)，則只要不對(duì)T、U、W輸入特別的信號(hào)便不發(fā)生寫入，因而可靠性提高。
[0071]T = 0、U = 0、W = O 的情況
雖然動(dòng)作機(jī)構(gòu)與進(jìn)行了圖1的說明的實(shí)施例1相同，但是由于添加了在圖1中沒有的元件，因而在以下驗(yàn)證動(dòng)作。
[0072]圖8是為了容易理解而將圖7的“或”分解為晶體管的詳細(xì)圖，電路的功能與圖7完全等同?！盎颉笔菍蓚€(gè)N溝道晶體管在VSS側(cè)并聯(lián)、將兩個(gè)P溝道晶體管在VDD側(cè)串聯(lián)地配置、使輸出通過倒相器反轉(zhuǎn)的器件?！盎颉钡囊粋€(gè)輸入連接至N溝道晶體管、P溝道晶體管的各一個(gè)的柵極，“或”的另一個(gè)輸入連接至剩余N溝道晶體管、P溝道晶體管的各一個(gè)柵極。該構(gòu)造作為CMOS的“或”是極為一般的。
[0073]首先，說明第一 EPROM為耗盡、第二 EPROM為增強(qiáng)之時(shí)。
[0074]條件為T = U = W = O。由于第二 EPROM關(guān)斷且第二 N溝道晶體管也關(guān)斷，因而A在任何地方均不直接導(dǎo)通。在此情況下，由第二 EPROM和第二 N溝道晶體管的N型漏極/P阱結(jié)漏和寄生電容決定A的電位。由于存在漏極/P阱結(jié)的結(jié)漏，因而A長(zhǎng)期而言穩(wěn)定于VSS。所以，如果注意使寄生電容不在VDD側(cè)，則A的電位瞬間變?yōu)閂SS。S卩，A = O。由于A = 0，因而第一“或”電路的輸入兩個(gè)均為O。所以，第一“或”電路的輸出為O。由于第一倒相器構(gòu)成的N溝道晶體管關(guān)斷、P溝道晶體管接通，因而B= I。由于第一 EPROM接通，因而C= I。由于第二 EPROM的兩個(gè)輸入為O和1，因而輸出為I。由于構(gòu)成第二倒相器的N溝道晶體管接通、P溝道晶體管關(guān)斷，因而D = 0。由于D = 0、A = 0，因而在關(guān)斷的第二EPROM的源極/漏極間不施加電壓。所以，即使VDD進(jìn)一步提高而第二 EPROM接通，狀態(tài)也不改變。在第一 EPROM為增強(qiáng)、第二 EPROM為耗盡時(shí)，為同樣的內(nèi)容，因而省略。
[0075]在該例中，為簡(jiǎn)單起見，如果敘述第一 EPR0M，則在C與VSS間配置N溝道晶體管，通過另一輸入T來控制構(gòu)成第一倒相器的P溝道晶體管的接通/關(guān)斷。由此，能夠接通連接至EPROM的VDD側(cè)的P溝道晶體管和連接至EPROM的VSS側(cè)的N溝道晶體管兩者，在EPROM的源極/漏極間賦予大電壓而實(shí)現(xiàn)寫入。
[0076]如果在C與VDD間配置晶體管，能夠用另一輸入控制構(gòu)成第一倒相器的N溝道晶體管，則與上述相同，能夠在EPROM的源極/漏極間賦予大電壓而實(shí)現(xiàn)寫入。這能夠容易地從本實(shí)施例中所述的內(nèi)容想到，因而省略詳細(xì)的說明。
[0077]在本實(shí)施例中，敘述了 EPROM為N溝道的情況，但是在P溝道的情況下也相同。
[0078][實(shí)施例5]
根據(jù)圖9進(jìn)行說明。這是在圖1的電路上在C與VSS之間、A與VSS之間添加了電容11的電路。
[0079]如在實(shí)施例1中說明的，例如在第一 EPROM的VT為增強(qiáng)而關(guān)斷的情況下，第二倒相器的輸入由二極管泄漏或寄生電容決定。通過在C與VSS之間設(shè)置電容，在第一 EPROM關(guān)斷時(shí)，C的電平更可靠地成為VSS或接近VSS。由此，第二倒相器的輸入更可靠地被視為O0
[0080]在第一 EPROM的VT為耗盡而接通的情況下，如果第一倒相器的輸出為1，則C的電平變?yōu)镮。即使在C與VSS間添加電容，這也不改變。A與VSS間的電容與上述相同。
[0081]上述內(nèi)容說明了 EPROM關(guān)斷的情況、以該EPROM的漏極成為O的方式組合電路的情況。在EPROM關(guān)斷的情況下，在以該EPROM的漏極成為I的方式組合電路的情況下，在C與VDD間、A與VDD間添加電容。由于內(nèi)容與上述相同，因而省略詳細(xì)的說明。
[0082]圖10是在作為寫入用電路的圖7中因?yàn)榕c上述相同的目的而添加了電容11的圖。由于構(gòu)成倒相器的N溝道和P溝道的輸入被分別控制，因而在各自與VSS之間添加電容。由此，實(shí)現(xiàn)了與上述說明的內(nèi)容相同的任務(wù)。
[0083][實(shí)施例6]
根據(jù)圖11進(jìn)行說明。這是在C與VSS間、A與VSS間將二極管反向放入。例如，在EPROM關(guān)斷時(shí)，以該漏極為輸入的倒相器的輸入不直接連接至VSS或VDD。因此，難以取出滯留于輸入布線的電容或柵極的電容的電荷。該電荷主要經(jīng)由EPROM的N型漏極/P阱結(jié)向P阱然后向VSS取出。
[0084]實(shí)際上，在作為制品使用時(shí)，有時(shí)候VDD急劇下降，此后急劇上升。為了在這樣的情況下也恰當(dāng)?shù)貏?dòng)作，有必要跟隨該動(dòng)作而取出滯留的電荷。通過在C與VSS間、A與VSS間設(shè)置二極管，獲得取出該電荷的速度提高的效果。
[0085]由于二極管反向連接，因而與EPROM接通時(shí)的動(dòng)作無關(guān)。
[0086]上述內(nèi)容說明了 EPROM關(guān)斷的情況、以該EPROM的漏極成為O的方式組合電路的情況。在EPROM關(guān)斷的情況下，在以該EPROM的漏極成為I的方式組合電路的情況下，在C與VDD間、A與VDD間將二極管反向添加。由于內(nèi)容與上述相同，因而省略詳細(xì)的說明。
[0087][實(shí)施例7]
根據(jù)圖12進(jìn)行說明。這是在圖1的電路中在VDD與半導(dǎo)體存儲(chǔ)電路之間添加了 P溝道晶體管13。P溝道晶體管由X控制。在寫入或讀出時(shí)，X= 0，P溝道晶體管接通。在實(shí)際的制品中，噪聲常進(jìn)入電源。通過在VDD與半導(dǎo)體存儲(chǔ)電路之間設(shè)置P溝道晶體管，從而能夠提高抗噪聲性。
[0088]進(jìn)行寫入而構(gòu)成本發(fā)明的半導(dǎo)體存儲(chǔ)電路的兩個(gè)EPROM的單方為耗盡、另一方為增強(qiáng)時(shí)的動(dòng)如在實(shí)施例1中敘述的。但是，在欲進(jìn)行寫入之前，常進(jìn)行制品的測(cè)定。在這樣的情況下，如果EPROM為N溝道，則N溝道的EPROM —般在寫入前為耗盡，因而本發(fā)明的半導(dǎo)體存儲(chǔ)電路的輸出A變得不定。
[0089]于是，在寫入前進(jìn)行測(cè)定的情況下，使P溝道晶體管13關(guān)斷。這樣，A始終為0，因而能夠測(cè)定。
[0090][實(shí)施例8]
EPROM—般在生產(chǎn)者側(cè)進(jìn)行寫入、在流通至消費(fèi)者以后不寫入的情況較多。所以，如果設(shè)置寫入禁止用的電路，通過來自該電路的輸出進(jìn)行控制，則可靠性進(jìn)一步提高。
[0091]根據(jù)圖13進(jìn)行說明。圖13在圖7中添加了來自寫入禁止用電路的輸出Z。在進(jìn)入寫入禁止模式前，Z = 1，在寫入禁止模式中，Z = O。
[0092]將圖7的T、U、W和Z作為“與”14的輸入，將來自“與”14的輸出連接至圖7中的T、U、W被連接的部位。設(shè)來自經(jīng)由倒相器15使Z反轉(zhuǎn)并將其和A作為輸入的“與”的輸出，為來自半導(dǎo)體存儲(chǔ)電路的輸出A’。“與”電路是僅在兩個(gè)輸入為I時(shí)輸出1、在此外時(shí)候輸出O的一般電路。
[0093]在Z = I時(shí)，來自帶有T、U、W為輸入的“與”的輸出與T、U、W相同。所以，成為與先前實(shí)施例4中說明的寫入相同的動(dòng)作。即，在進(jìn)入寫入禁止模式之前能夠?qū)懭搿?br> [0094]在Z = O時(shí)，來自帶有T、U、W為輸入的“與”的輸出與T、U、W的值無關(guān)而成為O。如先前實(shí)施例4中所述，這是讀出狀態(tài)，因而不能寫入。
[0095]由于A’在“與”中輸入Z的反轉(zhuǎn)值，因而在Z = I時(shí)，A’與A無關(guān)而成為A’ = O。這意味著即使在寫入之前來自半導(dǎo)體存儲(chǔ)電路的輸出也確定，因而具有在寫入前能夠進(jìn)行制品測(cè)定的優(yōu)點(diǎn)。
[0096]在Z = O時(shí)，A’與A相同。所以，如果進(jìn)入寫入禁止模式，則A’與向EPROM的寫入相應(yīng)地輸出I或O。
[0097]在此，在進(jìn)入寫入禁止模式前Z = 1，在寫入禁止模式中Z = 0，使用圖13說明了利用方法，但這是為了方便起見。也可與此相反在進(jìn)入寫入禁止模式前Z = 0，在進(jìn)入后Z=I。在此情況下，雖然電路的構(gòu)成變化，但這僅僅是從圖7到圖13添加的“與”或倒相器變?yōu)槠渌壿嫛Ｔ撟兓瘺]有新穎性，因而省略說明。
[0098][實(shí)施例9]
根據(jù)圖14進(jìn)行說明。這是在構(gòu)成圖1的倒相器1、3與VDD之間添加P溝道晶體管13，在倒相器1、3與VSS之間添加N溝道晶體管16，在EPROM的源極與VSS之間添加N溝道晶體管，在EPROM的漏極與VDD之間添加P溝道晶體管。在倒相器1、3與VDD之間的P溝道晶體管輸入信號(hào)Q，在倒相器1、3與VSS之間的N溝道晶體管輸入使信號(hào)Q通過倒相器15反轉(zhuǎn)后的信號(hào)。
[0099]在第一 EPROM的源極與VSS之間的N溝道晶體管輸入信號(hào)R，在第一 EPROM的漏極與VDD之間的P溝道晶體管輸入使信號(hào)R通過倒相器15反轉(zhuǎn)的信號(hào)。
[0100]在第二 EPROM的源極與VSS之間的N溝道晶體管輸入信號(hào)S，在第二 EPROM的漏極與VDD之間的P溝道晶體管輸入使信號(hào)S通過倒相器15反轉(zhuǎn)的信號(hào)。
[0101]在Q = 1、R = 0、S = I時(shí)，關(guān)于倒相器1、3，該倒相器與VDD之間的P溝道晶體管關(guān)斷，該倒相器與VSS之間的N溝道晶體管關(guān)斷。第一 EPROM的源極與VSS之間的N溝道晶體管和漏極與VDD之間的P溝道晶體管兩者關(guān)斷。第二 EPROM的源極與VSS之間的N溝道晶體管和漏極與VDD之間的P溝道晶體管兩者接通。在該狀態(tài)下，如果增大VDD的電壓，則僅在第二 EPROM上發(fā)生寫入。
[0102]在Q = l、R = l、S = O時(shí)，關(guān)于倒相器1、3，該倒相器與VDD之間的P溝道晶體管關(guān)斷，該倒相器與VSS之間的N溝道晶體管關(guān)斷。第一 EPROM的源極與VSS之間的N溝道晶體管和漏極與VDD之間的P溝道晶體管兩者接通。第二 EPROM的源極與VSS之間的N溝道晶體管和漏極與VDD之間的P溝道晶體管兩者關(guān)斷。在該狀態(tài)下，如果增大VDD的電壓，則僅在第一 EPROM上發(fā)生寫入。
[0103]在Q = R = S = O時(shí)，連結(jié)兩個(gè)EPROM的源極與VSS間的N溝道晶體管關(guān)斷，連結(jié)EPROM的漏極和VDD的P溝道晶體管關(guān)斷。連結(jié)倒相器1、3和VSS間的N溝道晶體管接通，連結(jié)倒相器1、3和VDD的P溝道晶體管接通。這與實(shí)施例1中所述的電路等價(jià)。即，在Q= R = S = O時(shí),成為實(shí)施例1中所述的讀出狀態(tài)。
[0104]更換在前述的EPROM的源極與VSS間、漏極與VDD間配置的晶體管的配置，在EPROM的源極與VDD間配置P溝道晶體管、在漏極與VSS間配置N溝道晶體管也獲得同樣的效果，這能夠容易地從前述內(nèi)容推測(cè)出，因而省略詳細(xì)的說明。一般而言，如果使賦予源極和漏極的電壓的高低在寫入和讀出中相反，則可獲得寫入的VT偏移變大的效果。
[0105][實(shí)施例10]
根據(jù)圖15進(jìn)行說明。這是在圖7中添加了電阻。在作為EPROM與其下級(jí)電路的輸入之間的A和C配置該電阻。僅在電荷蓄積于下級(jí)柵極或其它寄生電容的瞬間或者在抽出所蓄積電荷的瞬間的所謂的過渡狀態(tài)時(shí)，在EPROM的源極/漏極間施加相對(duì)較大的電壓。特別是由于電容大是下級(jí)的柵極電容，因而通過在其前方配置電阻，從而抑制過渡狀態(tài)中的電壓的峰值。即，由于抑制了在EPROM的源極/漏極間瞬間施加的電壓，因而針對(duì)誤寫入的可罪性提聞。
[0106]在配置了圖15那樣的寫入用N溝道晶體管的情況下，在緊接漏極之后配置電阻的方案能夠進(jìn)一步抑制過渡狀態(tài)中的電壓的峰值。但是，如果在此配置電阻，則在寫入時(shí)該電阻作為寄生電阻工作，因而寫入電壓相應(yīng)地變高。或者寫入時(shí)間變長(zhǎng)。于是，在欲降低寫入電壓的情況下，以下方案較好:不在緊接EPROM的漏極之后，而是如圖15所示在寫入用晶體管之后配置電阻，使得在寫入時(shí)不負(fù)載電阻。在比寫入電壓更重視讀出時(shí)可靠性的情況下，配置在緊接EPROM的漏極之后。該選擇依賴于存儲(chǔ)電路的用途或工藝特性。
[0107]另外，如果在B和D上均配置電阻，則能夠進(jìn)一步抑制過渡狀態(tài)中的電壓的峰值。但是，在欲降低寫入電壓的情況下，僅僅A和C的方案較好。理由與前述相同。
[0108]在圖14的情況下，由于不利用倒相器1、3而能夠?qū)懭?，因而即使在A、B、C、D全體上配置而抑制過渡狀態(tài)中的電壓的峰值，也能夠降低寫入電壓。在此情況下，如果在EPROM與寫入用晶體管之間配置電阻，也能夠進(jìn)一步抑制過渡狀態(tài)中的電壓的峰值。如果配置在寫入用晶體管與倒相器1、3之間，則雖然過渡狀態(tài)中的電壓的峰值稍微上升，但是能夠以更低電壓寫入。
[0109]在圖1的情況下，通過僅在A和C上放入電阻而可靠性提高。再者，如果在A、B、C、D全體上配置電阻，則可靠性進(jìn)一步提高。內(nèi)容與前述相同，因而省略詳細(xì)的說明。
[0110][實(shí)施例11]
根據(jù)圖16進(jìn)行說明。圖16是使圖1的EPROM為P溝道的情況下的圖。雖然動(dòng)作本身容易從實(shí)施例1類推，但是由于能夠積極地利用實(shí)施例1中未敘述的現(xiàn)象，因而在以下敘述。
[0111]倒相器1、3的輸入連接至前級(jí)P溝道EPROM的漏極，漏極形成于VDD電平的N阱。因此，在EPROM關(guān)斷的情況下，能夠使倒相器的輸入電位為VDD電平。帶有VDD電平為輸入的倒相器的輸出成為O。
[0112]在數(shù)據(jù)的寫入后，S卩，以在構(gòu)成圖16的電路的兩個(gè)P溝道的EPROM之中一方VT為耗盡、另一方VT為增強(qiáng)的方式進(jìn)行寫入之后，在源極帶有倒相器的輸出O的P溝道EPROM的VT為耗盡的情況下，該O成為下級(jí)倒相器的輸入，該倒相器的輸出成為I。在源極帶有其的P溝道EPROM的VT為增強(qiáng)。
[0113]在耗盡的P溝道EPROM上施加的電位與上述相比，源極和漏極為0，N阱為VDD電平。此時(shí)，在P溝道EPROM中發(fā)生一般稱為帶間隧穿的現(xiàn)象，電子注入柵極。
[0114]在P溝道EPROM的情況下，一般而言寫入前為增強(qiáng)，寫入后為耗盡。所以，根據(jù)該現(xiàn)象，對(duì)寫入后EPROM沿更深的方向進(jìn)行寫入。這是在實(shí)施例1中未敘述的、能夠在使用P溝道EPROM的情況下利用的現(xiàn)象。由此，能夠?qū)崿F(xiàn)更具可靠性的EPROM電路。即使是N溝道，這個(gè)稱為帶間遂穿的現(xiàn)象也發(fā)生，但是一般而言，與P溝道相比非常小。
【權(quán)利要求】
1.一種半導(dǎo)體存儲(chǔ)電路，將第一倒相器的輸出連接至可電寫入的第一非易失性存儲(chǔ)器的源極，將所述第一非易失性存儲(chǔ)器的漏極連接至第二倒相器的輸入，將所述第二倒相器的輸出連接至第二非易失性存儲(chǔ)器的源極，將所述第二非易失性存儲(chǔ)器的漏極連接至所述第一倒相器的輸入，將所述第二非易失性存儲(chǔ)器的所述漏極作為輸出。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，將所述第一和第二非易失性存儲(chǔ)器的控制柵極的電位固定于VDD電平或VSS電平。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，將所述第一和第二非易失性存儲(chǔ)器的控制柵極連接至各個(gè)非易失性存儲(chǔ)器的源極。
4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，進(jìn)一步具有: 控制構(gòu)成所述第一和第二倒相器的各個(gè)晶體管的動(dòng)作的電路；以及 晶體管，其配置在所述第一和第二非易失性存儲(chǔ)器的輸出、連接下級(jí)的所述倒相器的布線以及VSS或VDD之間； 能夠?qū)⑺龅谝缓偷诙且资源鎯?chǔ)器的漏極經(jīng)由所述晶體管連接至VSS或VDD。
5.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，進(jìn)一步在所述第一和第二倒相器的至少一方的輸入與VSS或VDD之間添加電容。
6.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，進(jìn)一步在所述第一和第二倒相器的至少一方的輸入與VSS或VDD之間設(shè)置反向的PN結(jié)。
7.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體存儲(chǔ)電路，其特征在于，在所述第一和第二非易失性存儲(chǔ)器的所述源極側(cè)的布線與所述漏極側(cè)的布線的至少一方串聯(lián)地配置電阻。
【文檔編號(hào)】G11C16/02GK103700402SQ201310447687
【公開日】2014年4月2日 申請(qǐng)日期:2013年9月27日 優(yōu)先權(quán)日:2012年9月27日
【發(fā)明者】津村和宏 申請(qǐng)人:精工電子有限公司
相關(guān)技術(shù)
網(wǎng)友詢問留言
已有0條留言
- 還沒有人留言評(píng)論。精彩留言會(huì)獲得點(diǎn)贊！
1