專(zhuān)利名稱(chēng)：一種移位寄存器單元、柵極驅(qū)動(dòng)電路及陣列基板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元、柵極驅(qū)動(dòng)電路及陣列基板。
背景技術(shù)：
薄膜晶體管液晶顯示器(TFT-1XD)驅(qū)動(dòng)器主要包括柵極驅(qū)動(dòng)電路和數(shù)據(jù)驅(qū)動(dòng)電路，其中，柵極驅(qū)動(dòng)電路將輸入的時(shí)鐘信號(hào)通過(guò)移位寄存器單元轉(zhuǎn)換后加在液晶顯示面板的柵線上，柵極驅(qū)動(dòng)電路的形成可以與薄膜晶體管的形成具有相同工藝，并與薄膜晶體管一起同時(shí)形成在液晶面板的陣列基板上。柵極驅(qū)動(dòng)電路包括具有多級(jí)的移位寄存器單元，每級(jí)均連接到相應(yīng)的柵極線以輸出柵極驅(qū)動(dòng)信號(hào)。柵極驅(qū)動(dòng)電路的各級(jí)彼此相連，起始信號(hào)輸入至各級(jí)中的第一級(jí)并順序的將柵極驅(qū)動(dòng)信號(hào)輸出至柵極線，其中前級(jí)的輸入端連接到上一級(jí)的輸出端，并且下一級(jí)的輸出端連接到前級(jí)的控制端。在IXD面板設(shè)置上述結(jié)構(gòu)的柵極驅(qū)動(dòng)電路，其每一級(jí)移位寄存器單元包括如圖1所示的結(jié)構(gòu)。圖1所示的移位寄存器單元，包括10個(gè)薄膜晶體管和I個(gè)電容，用于實(shí)現(xiàn)移位寄存器單元的輸出和復(fù)位功能；同時(shí)消除因柵極驅(qū)動(dòng)電路中各交流時(shí)鐘信號(hào)的變化而產(chǎn)生的干擾噪聲，提高信號(hào)的輸出及移位寄存器單元的穩(wěn)定性；但是，較多的薄膜晶體管需要較大的布線空間，使得整個(gè)移位寄存器單元的尺寸較大，進(jìn)而導(dǎo)致液晶顯示器的體積較大。
發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供了一種移位寄存器單元、柵極驅(qū)動(dòng)電路及陣列基板，用以抑制由于交流時(shí)鐘信號(hào)的變化導(dǎo)致的干擾噪聲，提高移位寄存器單元的穩(wěn)定性，同時(shí)減小移位寄存器單元的尺寸。
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本發(fā)明實(shí)施例提供的一種移位寄存器單元，所述移位寄存器單元包括:輸入模塊、輸出模塊、復(fù)位模塊、下拉控制模塊和下拉模塊；所述輸入模塊，用于響應(yīng)輸入信號(hào)，將第一電壓信號(hào)通過(guò)第一節(jié)點(diǎn)提供給輸出模塊；所述復(fù)位模塊，用于響應(yīng)復(fù)位信號(hào)，將第二電壓信號(hào)提供給輸出端子；所述輸出模塊，用于響應(yīng)第一節(jié)點(diǎn)的電壓信號(hào)，將第一時(shí)鐘信號(hào)提供給輸出端子;所述下拉控制模塊，用于響應(yīng)第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給第二節(jié)點(diǎn)；以及響應(yīng)于輸入信號(hào)，將第二電壓信號(hào)提供給第二節(jié)點(diǎn)；所述下拉模塊，用于響應(yīng)第二節(jié)點(diǎn)的電壓信號(hào)，將第二電壓信號(hào)提供給第一節(jié)點(diǎn)和輸出端子。本發(fā)明實(shí)施例提供了一種柵極驅(qū)動(dòng)電路，包括級(jí)聯(lián)的各級(jí)移位寄存器單元，其中，第一級(jí)移位寄存器單元的輸入端子連接起始信號(hào)端，第一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接第二級(jí)移位寄存器單元的輸出端子；最后一級(jí)移位寄存器單元的輸入端子連接前一級(jí)移位寄存器單元的輸出端子，最后一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接起始信號(hào)端；除第一級(jí)和最后一級(jí)移位寄存器單元外，其余各級(jí)移位寄存器單元的輸入端子連接上一級(jí)移位寄存器單元的輸出端子，復(fù)位信號(hào)端連接下一級(jí)移位寄存器單元的輸出端子;所有級(jí)聯(lián)的移位寄存器單元均為所述的移位寄存器單元。本發(fā)明實(shí)施例提供了一種陣列基板，所述陣列基板包括:基板、形成于所述基板顯示區(qū)域的有源陣列、以及設(shè)置在所述基板周邊區(qū)域的上述的柵極驅(qū)動(dòng)電路。本發(fā)明實(shí)施例提供的一種移位寄存器單元和柵極驅(qū)動(dòng)電路，所述移位寄存器單元包括:輸入模塊、輸出模塊、復(fù)位模塊、下拉控制模塊和下拉模塊，其中，所述輸入模塊，用于響應(yīng)輸入信號(hào)，將第一電壓信號(hào)通過(guò)第一節(jié)點(diǎn)提供給輸出模塊；所述輸出模塊，用于響應(yīng)第一節(jié)點(diǎn)的電壓信號(hào)，將第一時(shí)鐘信號(hào)提供給輸出端子；所述復(fù)位模塊，用于響應(yīng)復(fù)位信號(hào)，將第二電壓信號(hào)提供給輸出端子；所述下拉控制模塊，用于響應(yīng)第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給第二節(jié)點(diǎn)，以及響應(yīng)于輸入信號(hào)，將第二電壓信號(hào)提供給第二節(jié)點(diǎn)；所述下拉模塊，用于響應(yīng)第二節(jié)點(diǎn)的電壓信號(hào)，將第二電壓信號(hào)提供給第一節(jié)點(diǎn)和輸出端子，該移位寄存器單元通過(guò)使用較少數(shù)目的薄膜晶體管，實(shí)現(xiàn)了移位寄存器單元的信號(hào)傳輸功能和降噪功能；同時(shí)，由于使用的薄膜晶體管相對(duì)較少，節(jié)省了布線空間，有利于減小移位寄存器單元的尺寸，從而可以減小整個(gè)液晶顯示器的體積。
圖1為現(xiàn)有技術(shù)中移位寄存器單元結(jié)構(gòu)示意圖；圖2為本發(fā)明實(shí)施 例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例提供的一種柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；圖4為本發(fā)明實(shí)施例提供的一種移位寄存器單元的各信號(hào)端的時(shí)序信號(hào)圖。
具體實(shí)施例方式本發(fā)明實(shí)施例提供了一種移位寄存器單元及柵極驅(qū)動(dòng)電路，用以抑制由于交流時(shí)鐘信號(hào)的變化導(dǎo)致的干擾噪聲，提高移位寄存器單元的穩(wěn)定性，同時(shí)減小移位寄存器單元的尺寸。 下面結(jié)合附圖，對(duì)本發(fā)明進(jìn)行說(shuō)明。本發(fā)明實(shí)施例提供了一種移位寄存器單元，其結(jié)構(gòu)如圖2所示，從圖2中可以看出，所述寄存器包括:輸入模塊201、復(fù)位模塊202、輸出模塊203、下拉控制模塊204和下拉模塊205 ；所述輸入模塊201,用于響應(yīng)輸入信號(hào),將第一電壓信號(hào)通過(guò)第一節(jié)點(diǎn)提供給輸出模塊；所述復(fù)位模塊202，用于響應(yīng)復(fù)位信號(hào)，將第二電壓信號(hào)提供給輸出端子；所述輸出模塊203，用于響應(yīng)第一節(jié)點(diǎn)的電壓信號(hào)，將第一時(shí)鐘信號(hào)提供給輸出端子;所述下拉控制模塊204，用于響應(yīng)第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給第二節(jié)點(diǎn)；以及響應(yīng)于輸入信號(hào)，將第二電壓信號(hào)提供給第二節(jié)點(diǎn)；
所述下拉模塊205，用于響應(yīng)第二節(jié)點(diǎn)的電壓信號(hào)，將第二電壓信號(hào)提供給第一節(jié)點(diǎn)和輸出端子。下面結(jié)合具體實(shí)施例，對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。需要說(shuō)明的是，本實(shí)施例中是為了更好的解釋本發(fā)明，但不限制本發(fā)明。如圖2中所示的移位寄存器單元，包括:輸入模塊201、復(fù)位模塊202、輸出模塊203、下拉控制模塊204和下拉模塊205 ；具體的，所述輸入模塊201，包括:第一薄膜晶體管Tl，其柵極連接輸入端子INPUT，漏極連接第一電壓信號(hào)VDD輸入端，源極連接第一節(jié)點(diǎn)Pl。所述復(fù)位模塊202，包括:第二薄膜晶體管T2，其柵極連接復(fù)位信號(hào)輸入端RESET，漏極連接輸出端子OUTPUT，源極連接第二電壓信號(hào)VSS輸入端。所述輸出模塊203，包括:第三薄膜晶體管T3，其柵極連接第一節(jié)點(diǎn)P1，漏極連接第一時(shí)鐘信號(hào)CLK輸入端，源極連接輸出端子OUTPUT ；電容，連接在第一節(jié)點(diǎn)Pl和輸出端子OUTPUT之間。
所述下拉控制模塊204，包括:第四薄膜晶體管T4，其柵極和漏極同時(shí)連接第二時(shí)鐘信號(hào)CLKB輸入端，源極連接第二節(jié)點(diǎn)P2 ；第五薄膜晶體管T5，其柵極連接輸入端子INPUT，漏極連接第二節(jié)點(diǎn)P2，源極連接第二電壓信號(hào)VSS輸入端；所述下拉模塊205，包括:第六薄膜晶體管T6，其柵極連接第二節(jié)點(diǎn)P2，漏極連接第一節(jié)點(diǎn)P1，源極連接第二電壓信號(hào)VSS輸入端；第七薄膜晶體管T7，其柵極連接第二節(jié)點(diǎn)P2，漏極連接輸出端子OUTPUT，源極連接第二電壓信號(hào)VSS輸入端。上述所有薄膜晶體管均為N型薄膜晶體管TFT。較佳的，上述所有薄膜晶體管同時(shí)為多晶硅薄膜晶體管，或同時(shí)為非晶硅薄膜晶體管，或同時(shí)為氧化物薄膜晶體管，或同時(shí)為有機(jī)薄膜晶體管。上述移位寄存器單元中，通過(guò)使用較少數(shù)目的薄膜晶體管，實(shí)現(xiàn)了移位寄存器單元的信號(hào)傳輸功能和降噪功能；同時(shí)，由于使用的薄膜晶體管相對(duì)較少，節(jié)省了布線空間，有利于減小移位寄存器單元的尺寸，從而可以減小整個(gè)液晶顯示器的體積。上述移位寄存器單元級(jí)聯(lián)形成陣列基板柵極驅(qū)動(dòng)電路。本發(fā)明實(shí)施例提供了一種柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路包括級(jí)聯(lián)的各級(jí)移位寄存器單元，其中，第一級(jí)移位寄存器單元的輸入端子連接起始信號(hào)輸入端，第一級(jí)移位寄存器單元的復(fù)位信號(hào)輸入端連接第二級(jí)移位寄存器單元的輸出端子；最后一級(jí)移位寄存器單元的輸入端子連接前一級(jí)移位寄存器單元的輸出端子，最后一級(jí)移位寄存器單元的復(fù)位信號(hào)輸入端連接起始信號(hào)輸入端；除第一級(jí)和最后一級(jí)移位寄存器單元外，其余各級(jí)移位寄存器單元的輸入端子連接上一級(jí)移位寄存器單元的輸出端子，復(fù)位信號(hào)輸入端連接下一級(jí)移位寄存器單元的輸出端子；所有上述級(jí)聯(lián)的移位寄存器單元均為圖2所示的移位寄存器單元。具體地，該陣列基板柵極驅(qū)動(dòng)電路包括N級(jí)，N為柵線數(shù)量，參見(jiàn)圖3，柵極起始信號(hào)STV作為輸入信號(hào)輸入到第一級(jí)移位寄存器單元，并且順序的將柵極驅(qū)動(dòng)信號(hào)輸出至柵極線，第η級(jí)的輸入信號(hào)由第η-1級(jí)的輸出信號(hào)提供，其中η〈Ν。圖4為的各信號(hào)端的時(shí)序圖，下面結(jié)合圖4對(duì)本發(fā)明實(shí)施例提供的陣列基板柵極驅(qū)動(dòng)電路中的第η (η<Ν, N為陣列基板柵極電路的級(jí)數(shù))級(jí)移位寄存器單元的工作方法進(jìn)行說(shuō)明，其中，所有移位寄存器單元均為上述的移位寄存器單元，所有薄膜晶體管(TFT)均為高電平導(dǎo)通，低電平截止。當(dāng)所述柵極驅(qū)動(dòng)電路掃描時(shí)，所述VDD為高電平信號(hào)，VSS為低電平信號(hào)，第一時(shí)鐘信號(hào)與第二時(shí)鐘信號(hào)的相位相反:第一階段SI，第一時(shí)鐘信號(hào)CLK為低電平，第二時(shí)鐘信號(hào)CLKB為高電平，作為第η級(jí)輸入信號(hào)INPUT (η)的上一級(jí)輸出信號(hào)OUTPUT (η_1)為高電平，作為第η級(jí)復(fù)位信號(hào)RESET (η)的下一級(jí)輸出信號(hào)OUTPUT (η+1)為低電平；高電平的輸入信號(hào)OUTPUT (η_1)使得第一薄膜晶體管Tl導(dǎo)通，第一 電壓信號(hào)VDD為高電平信號(hào)對(duì)電容C充電，使得第一節(jié)點(diǎn)Pl為高電平；此時(shí)，響應(yīng)于第一節(jié)點(diǎn)Pl處電壓信號(hào)的第三薄膜晶體管Τ3導(dǎo)通，但是，由于此時(shí)第一時(shí)鐘信號(hào)CLK為低電平，因此，該時(shí)間段內(nèi)輸出端OUTPUT (η)的輸出為低電平。同時(shí)，高電平的第二時(shí)鐘信號(hào)CLKB使得第四薄膜晶體管Τ4導(dǎo)通，但是，由于響應(yīng)于輸入信號(hào)的第五薄膜晶體管Τ5也處于導(dǎo)通狀態(tài),且VSS為低電平信號(hào),第二節(jié)點(diǎn)Ρ2的電位被拉低，此時(shí)第二節(jié)點(diǎn)Ρ2處為低電平，響應(yīng)于第二節(jié)點(diǎn)Ρ2的電壓信號(hào)的第六薄膜晶體管Τ6和第七薄膜晶體管Τ7截止。第二階段S2:第一時(shí)鐘信號(hào)CLK為高電平，第二時(shí)鐘信號(hào)CLKB為低電平，作為第η級(jí)輸入信號(hào)INPUT(n)的上一級(jí)輸出信號(hào)OUTPUT(n_l)為低電平，作為第η級(jí)復(fù)位信號(hào)RESET(n)的下一級(jí)的輸出信號(hào)OUTPUT (η+1)為低電平；輸入信號(hào)為低電平使得第一薄膜晶體管Tl截止，但是由于電容C的存在，第一節(jié)點(diǎn)Pl保持高電平，Τ3處于導(dǎo)通狀態(tài)，同時(shí)第一時(shí)鐘信號(hào)CLK為高電平，由于電容C的自舉效應(yīng)(Bootstrapping)，第一節(jié)點(diǎn)Pl的電位繼續(xù)升高，第三薄膜晶體管T3保持導(dǎo)通，第一節(jié)點(diǎn)Pl的電位進(jìn)一步拉高；此時(shí)輸出端OUTPUT (η)輸出為高電平。同時(shí)，第二節(jié)點(diǎn)Ρ2處繼續(xù)保持低電平，響應(yīng)于第二節(jié)點(diǎn)Ρ2處電壓信號(hào)的第六薄膜晶體管Τ6和第七薄膜晶體管Τ7保持截止?fàn)顟B(tài)，從而保證信號(hào)的穩(wěn)定性輸出。第三階段S3，第一時(shí)鐘信號(hào)CLK為低電平，第二時(shí)鐘信號(hào)CLKB為高電平，作為第η級(jí)輸入信號(hào)INPUT (η)的上一級(jí)輸出信號(hào)OUTPUT (η_1)為低電平，作為第η級(jí)復(fù)位信號(hào)RESET (η)的下一級(jí)輸出信號(hào)OUTPUT (η+1)為高電平；復(fù)位信號(hào)為高電平使得第二薄膜晶體管Τ2導(dǎo)通，并向輸出端子提供第二電壓信號(hào)VSS，使得輸出端OUTPUT (η)迅速降為低電平。同時(shí),輸入信號(hào)為低電平使得第五薄膜晶體管Τ5截止,而第二時(shí)鐘信號(hào)CLKB為高電平使得第四薄膜晶體管Τ4導(dǎo)通，第二節(jié)點(diǎn)Ρ2為高電平，響應(yīng)于第二節(jié)點(diǎn)Ρ2處電壓信號(hào)的第六薄膜晶體管Τ6和第七薄膜晶體管Τ7導(dǎo)通，由于第七薄膜晶體管Τ7導(dǎo)通，且VSS為低電平信號(hào)，電容C進(jìn)行放電；由于第六薄膜晶體管Τ6導(dǎo)通，且VSS為低電平信號(hào)，使得第一節(jié)點(diǎn)Pl迅速降為低電平。
第四階段S4，第一時(shí)鐘信號(hào)CLK為高電平，第二時(shí)鐘信號(hào)CLKB為低電平，作為第η級(jí)輸入信號(hào)INPUT (η)的上一級(jí)輸出信號(hào)OUTPUT (η_1)為低電平，作為第η級(jí)復(fù)位信號(hào)RESET (η)的下一級(jí)輸出信號(hào)OUTPUT (η+1)為低電平。此時(shí)輸入信號(hào)為低電平使得第一薄膜晶體管Tl和第五薄膜晶體管Τ5截止，第一節(jié)點(diǎn)Pl保持低電平，第三薄膜晶體管Τ3也處于截止?fàn)顟B(tài)；復(fù)位信號(hào)為低電平使得第二薄膜晶體管Τ2截止，輸出端OUTPUT (η)輸出為低電平;在此S4階段中，第二節(jié)點(diǎn)Ρ2處保持高電平，響應(yīng)于第二節(jié)點(diǎn)Ρ2處電壓信號(hào)的第六薄膜晶體管Τ6和第七薄膜晶體管Τ7導(dǎo)通，消除由于交流時(shí)鐘信號(hào)的變化導(dǎo)致的干擾噪聲，保證輸出信號(hào)的穩(wěn)定性。第五階段S5,第一時(shí)鐘信號(hào)CLK為低電平,第二時(shí)鐘信號(hào)CLKB為高電平，輸入信號(hào)INPUT(n)為低電平,復(fù)位信號(hào)RESET (η)為低電平。此時(shí)輸入信號(hào)為低電平使得第一薄膜晶體管Tl截止，第一 節(jié)點(diǎn)Pl保持低電平，復(fù)位信號(hào)為低電平使得第二薄膜晶體管Τ2截止，輸出端OUTPUT (η)輸出為低電平；在此Τ5階段中，由于第二時(shí)鐘信號(hào)CLKB為高電平，第四薄膜晶體管Τ4導(dǎo)通，輸入信號(hào)為低電平使得第五薄膜晶體管Τ5截止，使得第二節(jié)點(diǎn)Ρ2處保持高電平，響應(yīng)于第二節(jié)點(diǎn)Ρ2處電壓信號(hào)的第六薄膜晶體管Τ6和第七薄膜晶體管Τ7導(dǎo)通，繼續(xù)對(duì)第一節(jié)點(diǎn)Pl和輸出端OUTPUT(n)的噪聲進(jìn)行降噪處理，消除由于交流時(shí)鐘信號(hào)的變化導(dǎo)致的干擾噪聲，將由噪聲干擾引起的影響降至最低，保證輸出信號(hào)的穩(wěn)定性。本發(fā)明實(shí)施例提供了一種陣列基板，所述陣列基板包括:基板、形成于所述基板顯示區(qū)域的有源陣列、以及設(shè)置在所述基板周邊區(qū)域的上述的柵極驅(qū)動(dòng)電路。綜上所述，本發(fā)明實(shí)施例提供的一種移位寄存器單元、柵極驅(qū)動(dòng)電路及陣列基板，所述移位寄存器單元包括:輸入模塊、復(fù)位模塊、輸出模塊、下拉控制模塊和下拉模塊，其中，所述輸入模塊，用于響應(yīng)輸入信號(hào)，將第一電壓信號(hào)通過(guò)第一節(jié)點(diǎn)提供給輸出模塊；所述輸出模塊，用于響應(yīng)第一節(jié)點(diǎn)的電壓信號(hào)，將第一時(shí)鐘信號(hào)提供給輸出端子；所述復(fù)位模塊，用于響應(yīng)復(fù)位信號(hào)，將第二電壓信號(hào)提供給輸出端子；所述下拉控制模塊，用于響應(yīng)第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給第二節(jié)點(diǎn)，以及響應(yīng)于輸入信號(hào)，將第二電壓信號(hào)提供給第二節(jié)點(diǎn)；所述下拉模塊，用于響應(yīng)第二節(jié)點(diǎn)的電壓信號(hào)，將第二電壓信號(hào)提供給第一節(jié)點(diǎn)和輸出端子，該移位寄存器單元通過(guò)使用較少數(shù)目的薄膜晶體管，實(shí)現(xiàn)移位寄存器單元的信號(hào)傳輸功能和降噪功能，消除由于交流時(shí)鐘信號(hào)的變化導(dǎo)致的干擾噪聲，有效提高了移位寄存器單元的穩(wěn)定性；同時(shí)，所述移位寄存器單元中使用的薄膜晶體管相對(duì)較少，節(jié)省了布線空間，有利于減小移位寄存器單元的尺寸，從而可以減小整個(gè)液晶顯示器的體積。顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
1.一種移位寄存器單元，其特征在于，所述移位寄存器單元包括輸入模塊、輸出模塊、復(fù)位模塊、下拉控制模塊和下拉模塊，其中， 所述輸入模塊，用于響應(yīng)輸入信號(hào)，將第一電壓信號(hào)通過(guò)第一節(jié)點(diǎn)提供給輸出模塊； 所述復(fù)位模塊，用于響應(yīng)復(fù)位信號(hào)，將第二電壓信號(hào)提供給輸出端子； 所述輸出模塊，用于響應(yīng)第一節(jié)點(diǎn)的電壓信號(hào)，將第一時(shí)鐘信號(hào)提供給輸出端子； 所述下拉控制模塊，用于響應(yīng)第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給第二節(jié)點(diǎn)；以及響應(yīng)于輸入信號(hào)，將第二電壓信號(hào)提供給第二節(jié)點(diǎn)； 所述下拉模塊，用于響應(yīng)第二節(jié)點(diǎn)的電壓信號(hào)，將第二電壓信號(hào)提供給第一節(jié)點(diǎn)和輸出端子。
2.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述輸入模塊包括: 第一薄膜晶體管，其柵極連接輸入端子，漏極連接第一電壓信號(hào)輸入端，源極連接第一節(jié)點(diǎn)。
3.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述復(fù)位模塊包括: 第二薄膜晶體管，其柵極連接復(fù)位信號(hào)輸入端，漏極連接輸出端子，源極連接第二電壓信號(hào)輸入端。
4.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述輸出模塊包括: 第三薄膜晶體管，其柵極連接第一節(jié)點(diǎn)，漏極連接第一時(shí)鐘信號(hào)輸入端，源極連接輸出端子； 電容，連接在第一節(jié)點(diǎn)和輸出端子之間。
5.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述下拉控制模塊包括: 第四薄膜晶體管，其柵極和漏極同時(shí)連接第二時(shí)鐘信號(hào)輸入端，源極連接第二節(jié)點(diǎn)； 第五薄膜晶體管，其柵極連接輸入端子，漏極連接第二節(jié)點(diǎn)，源極連接第二電壓信號(hào)輸入端。
6.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述下拉模塊包括: 第六薄膜晶體管，其柵極連接第二節(jié)點(diǎn)，漏極連接第一節(jié)點(diǎn)，源極連接第二電壓信號(hào)輸入端; 第七薄膜晶體管，其柵極連接第二節(jié)點(diǎn)，漏極連接輸出端子，源極連接第二電壓信號(hào)輸入端。
7.如權(quán)利要求1 6任一權(quán)利要求所述移位寄存器單元，其特征在于，所有薄膜晶體管均為N型薄膜晶體管。
8.如權(quán)利要求7所述移位寄存器單元，其特征在于，所述薄膜晶體管均為多晶硅薄膜晶體管，或者均為非晶硅薄膜晶體管，或者均為氧化物薄膜晶體管。
9.一種柵極驅(qū)動(dòng)電路，包括級(jí)聯(lián)的各級(jí)移位寄存器單元，其中，第一級(jí)移位寄存器單元的輸入端子連接起始信號(hào)端，第一級(jí)移位寄存器單元的復(fù)位信號(hào)輸入端連接第二級(jí)移位寄存器單元的輸出端子；最后一級(jí)移位寄存器單元的輸入端子連接前一級(jí)移位寄存器單元的輸出端子，最后一級(jí)移位寄存器單元的復(fù)位信號(hào)輸入端連接起始信號(hào)端； 除第一級(jí)和最后一級(jí)移位寄存器單元外，其余各級(jí)移位寄存器單元的輸入端子連接上一級(jí)移位寄存器單元的輸出端子，復(fù)位信號(hào)輸入端連接下一級(jí)移位寄存器單元的輸出端子；其特征在于，所有級(jí)聯(lián)的移位寄存器單元均為如權(quán)利要求1 8任一權(quán)利要求所述的移位寄存器單元。
10.一種陣列基板，其特征在于，所述陣 列基板包括:基板、形成于所述基板顯示區(qū)域的有源陣列、以及設(shè)置在所述基板周邊區(qū)域的如權(quán)利要求9所述的柵極驅(qū)動(dòng)電路。
全文摘要
本發(fā)明提供了一種移位寄存器單元、柵極驅(qū)動(dòng)電路及陣列基板，用以抑制由交流時(shí)鐘信號(hào)的變化導(dǎo)致的干擾噪聲，提高移位寄存器單元的穩(wěn)定性，同時(shí)減小移位寄存器單元的尺寸。所述移位寄存器單元包括響應(yīng)于輸入信號(hào)，將第一電壓信號(hào)提供給輸出模塊的輸入模塊；響應(yīng)于第一節(jié)點(diǎn)的電壓信號(hào)，將第一時(shí)鐘信號(hào)提供給輸出端子的輸出模塊；響應(yīng)于復(fù)位信號(hào)，將第二電壓信號(hào)提供給輸出端子的復(fù)位模塊；響應(yīng)于第二時(shí)鐘信號(hào)將第二時(shí)鐘信號(hào)提供給第二節(jié)點(diǎn)，并且響應(yīng)于輸入信號(hào)將第二電壓信號(hào)提供給第二節(jié)點(diǎn)的下拉控制模塊；響應(yīng)于第二節(jié)點(diǎn)的電壓信號(hào)，將第二電壓信號(hào)提供給第一節(jié)點(diǎn)和輸出端子的下拉模塊。
文檔編號(hào)G11C19/28GK103247275SQ20131014081
公開(kāi)日2013年8月14日 申請(qǐng)日期2013年4月22日 優(yōu)先權(quán)日2013年4月22日
發(fā)明者馬睿, 胡明, 王國(guó)磊 申請(qǐng)人:合肥京東方光電科技有限公司, 京東方科技集團(tuán)股份有限公司