專利名稱：一種移位寄存器單元及柵極驅(qū)動(dòng)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元及柵極驅(qū)動(dòng)電路。
背景技術(shù)：
薄膜晶體管液晶顯示器(TFT-1XD)驅(qū)動(dòng)器主要包括柵極驅(qū)動(dòng)器和數(shù)據(jù)驅(qū)動(dòng)器，其中，柵極驅(qū)動(dòng)器將輸入的時(shí)鐘信號(hào)通過(guò)移位寄存器單元轉(zhuǎn)換后加在液晶顯示面板的柵線上，柵極驅(qū)動(dòng)電路可以與TFT形成具有相同工藝并與TFT —起同時(shí)形成在IXD面板上。柵極驅(qū)動(dòng)電路包括具有多級(jí)的移位寄存器單元，每級(jí)均連接到相應(yīng)的柵極線以輸出柵極驅(qū)動(dòng)信號(hào)。柵極驅(qū)動(dòng)電路的各級(jí)彼此相連，起始信號(hào)輸入至各級(jí)中的第一級(jí)并順序的將柵極驅(qū)動(dòng)信號(hào)輸出至柵極線，其中前級(jí)的輸入端連接到上一級(jí)的輸出端，并且下一級(jí)的輸出端連接到前級(jí)的控制端。在IXD面板設(shè)置上述結(jié)構(gòu)的柵極驅(qū)動(dòng)電路，其每一級(jí)移位寄存器單元包括如圖1所示的結(jié)構(gòu)。圖1所示的移位寄存器單元，包括10個(gè)薄膜晶體管和I個(gè)電容，用于實(shí)現(xiàn)移位寄存器單元的輸出和復(fù)位功能。然而，柵極驅(qū)動(dòng)電路中各交流時(shí)鐘信號(hào)的變化，會(huì)導(dǎo)致電路中產(chǎn)生干擾噪聲，影響信號(hào)的輸出及移位寄存器單元的穩(wěn)定性；同時(shí)，較多的薄膜晶體管需要較大的布線空間，使得整個(gè)移位寄存器單元的尺寸較大，進(jìn)而導(dǎo)致液晶顯示器的體積較大。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供了一種移位寄存器單元及柵極驅(qū)動(dòng)電路，用以抑制由于交流時(shí)鐘信號(hào)的變化導(dǎo)致的干擾噪聲，采用直流拉低模式，能夠有效提高移位寄存器單元的穩(wěn)定性，同時(shí)減小移位寄存器單元的尺寸。本發(fā)明實(shí)施例提供的一種移位寄存器單元，所述移位寄存器單元包括輸入模塊、復(fù)位模塊、輸出模塊、下拉控制模塊和下拉模塊，其中，所述輸入模塊，分別連接輸入信號(hào)端、第一電壓信號(hào)端、輸出端子，用于響應(yīng)于輸入信號(hào)端輸入的信號(hào)，將第一電壓信號(hào)端輸入的第一電壓信號(hào)提供給輸出端子；所述復(fù)位模塊，分別連接復(fù)位信號(hào)端、第二電壓信號(hào)端、第一節(jié)點(diǎn)，用于響應(yīng)復(fù)位信號(hào)端輸出的復(fù)位信號(hào)，將第二電壓信號(hào)端輸入的第二電壓信號(hào)提供給第一節(jié)點(diǎn)，所述第一節(jié)點(diǎn)為所述復(fù)位模塊與所述輸入模塊的連接點(diǎn)；所述輸出模塊，分別連接第一節(jié)點(diǎn)、第一時(shí)鐘信號(hào)端和輸出端子，用于響應(yīng)于第一節(jié)點(diǎn)的電壓，將第一時(shí)鐘信號(hào)端輸入的第一時(shí)鐘信號(hào)提供給輸出端子；所述下拉控制模塊，分別連接第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端、輸出端子和電源負(fù)電壓端，用于 響應(yīng)于第二時(shí)鐘信號(hào)端輸入的第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給所述下拉控制模塊的第二節(jié)點(diǎn)；以及響應(yīng)于第一節(jié)點(diǎn)的電壓或響應(yīng)于輸出端子的電壓，將電源負(fù)電壓端輸入的電源負(fù)電壓提供給第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)為所述下拉控制模塊與所述下拉模塊的連接點(diǎn)；
所述下拉模塊，分別連接第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、電源負(fù)電壓端和輸出端子，用于響應(yīng)于第二節(jié)點(diǎn)的電壓，將電源負(fù)電壓端輸入的電源負(fù)電壓提供給第一節(jié)點(diǎn)和輸出端子。本發(fā)明實(shí)施例提供了一種柵極驅(qū)動(dòng)電路，包括級(jí)聯(lián)的各級(jí)移位寄存器單元，其中，第一級(jí)移位寄存器單元的輸入信號(hào)端連接起始信號(hào)端，第一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接第二級(jí)移位寄存器單元的輸出端子；最后一級(jí)移位寄存器單元的輸入信號(hào)端連接前一級(jí)移位寄存器單元的輸出端子，最后一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接起始信號(hào)端;除第一級(jí)和最后一級(jí)移位寄存器單元外，其余各級(jí)移位寄存器單元的輸入信號(hào)端連接上一級(jí)移位寄存器單元的輸出端子，復(fù)位信號(hào)端連接下一級(jí)移位寄存器單元的輸出端子;所有級(jí)聯(lián)的移位寄存器單元均為所述的移位寄存器單元。本發(fā)明實(shí)施例提供的一種移位寄存器單元和柵極驅(qū)動(dòng)電路，所述移位寄存器單元包括:輸入模塊、復(fù)位模塊、輸出模塊、下拉控制模塊和下拉模塊，其中，所述輸入模塊連接輸入信號(hào)端，用于響應(yīng)于輸入信號(hào)，將第一電壓信號(hào)提供給輸出端子；所述復(fù)位模塊連接復(fù)位信號(hào)端，用于響應(yīng)于復(fù)位信號(hào)，將第二電壓信號(hào)提供給輸入模塊中作為輸入模塊輸出端的第一節(jié)點(diǎn)；所述輸出模塊用于響應(yīng)于第一節(jié)點(diǎn)的電壓，將第一時(shí)鐘信號(hào)提供給輸出端子；所述下拉控制模塊用于響應(yīng)于第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給所述下拉控制模塊的第二節(jié)點(diǎn)，用于響應(yīng)于第一節(jié)點(diǎn)的電壓，將電源負(fù)電壓提供給第二節(jié)點(diǎn)，以及響應(yīng)于輸出端子的電壓，將電源負(fù)電壓提供給第二節(jié)點(diǎn)；所述下拉模塊用于響應(yīng)于第二節(jié)點(diǎn)的電壓，將電源負(fù)電壓提供給第一節(jié)點(diǎn)和輸出端子，該移位寄存器單元通過(guò)使用較少數(shù)目的薄膜晶體管，實(shí)現(xiàn)了移位寄存器單元的信號(hào)傳輸功能和降噪功能，抑制了由元件自身的閾值電壓的漂移和相鄰元件的干擾造成的輸出錯(cuò)誤，進(jìn)一步提升了移位寄存器的輸出特性及晶體管的使用壽命；同時(shí)，由于使用的薄膜晶體管數(shù)模相對(duì)較少，節(jié)省了布線空間，有利于減小移位寄存器單元的尺寸，從而可以減小整個(gè)液晶顯示器的體積。


圖1為現(xiàn)有技術(shù)中移位寄存器單元結(jié)構(gòu)示意圖；圖2為本發(fā)明實(shí)施例一提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例二提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；圖4為本發(fā)明實(shí)施例三提供的一種柵極驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；圖5為本發(fā)明實(shí)施例四提供的一種移位寄存器單元的各信號(hào)端的時(shí)序信號(hào)圖；圖6為不同的柵極驅(qū)動(dòng)電路中第二節(jié)點(diǎn)的時(shí)序信號(hào)圖。
具體實(shí)施例方式
本發(fā)明實(shí)施例提供了一種移位寄存器單元及柵極驅(qū)動(dòng)電路，用以抑制由于交流時(shí)鐘信號(hào)的變化導(dǎo)致的干擾噪聲，采用直流拉低模式，能夠有效提高移位寄存器單元的穩(wěn)定性，同時(shí)減小移位寄存器單元的尺寸。下面結(jié)合附 圖，對(duì)本發(fā)明進(jìn)行說(shuō)明。本發(fā)明實(shí)施例一提供了一種移位寄存器單元，其結(jié)構(gòu)如圖2所示，從圖2中可以看出，所述寄存器包括:輸入模塊201、復(fù)位模塊202、輸出模塊203、下拉控制模塊204和下拉模塊205 ；所述輸入模塊201,分別連接輸入信號(hào)端、第一電壓信號(hào)端、輸出端子,用于響應(yīng)于輸入信號(hào)端輸入的信號(hào)，將第一電壓信號(hào)端輸入的第一電壓信號(hào)提供給輸出端子；所述復(fù)位模塊202，分別連接復(fù)位信號(hào)端、第二電壓信號(hào)端、第一節(jié)點(diǎn)，用于響應(yīng)復(fù)位信號(hào)端輸出的復(fù)位信號(hào)，將第二電壓信號(hào)端輸入的第二電壓信號(hào)提供給第一節(jié)點(diǎn)，所述第一節(jié)點(diǎn)為所述復(fù)位模塊202與所述輸入模塊201的連接點(diǎn)；所述輸出模塊203,分別連接第一節(jié)點(diǎn)、第一時(shí)鐘信號(hào)端和輸出端子,用于響應(yīng)于第一節(jié)點(diǎn)的電壓，將第一時(shí)鐘信號(hào)端輸入的第一時(shí)鐘信號(hào)提供給輸出端子；所述下拉控制模塊204，分別連接第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端、輸出端子和電源負(fù)電壓端，用于響應(yīng)于第二時(shí)鐘信號(hào)端輸入的第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給所述下拉控制模塊的第二節(jié)點(diǎn)；以及響應(yīng)于第一節(jié)點(diǎn)的電壓或響應(yīng)于輸出端子的電壓，將電源負(fù)電壓端輸入的電源負(fù)電壓提供給第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)為所述下拉控制模塊204與所述下拉模塊205的連接點(diǎn)；所述下拉模塊205，分別連接第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、電源負(fù)電壓端和輸出端子，用于響應(yīng)于第二節(jié)點(diǎn)的電壓，將電源負(fù)電壓端輸入的電源負(fù)電壓提供給第一節(jié)點(diǎn)和輸出端子。下面結(jié)合具體實(shí)施例，對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。需要說(shuō)明的是，本實(shí)施例中是為了更好的解釋本發(fā)明，但不限制本發(fā)明。如圖2中所示的移位寄存器單元，包括:輸入模塊201、復(fù)位模塊202、輸出模塊203、下拉控制模塊204和下拉模塊205 ；具體的，所述輸入模塊201，包括:第一薄膜晶體管Tl，其柵極連接輸入信號(hào)端INPUT，漏極連接第一電壓信號(hào)，源極連接第一節(jié)點(diǎn)Pi。所述復(fù)位模塊202，包括:第二薄膜晶體管T2，其柵極連接復(fù)位信號(hào)端RESET，漏極極連接第一節(jié)點(diǎn)P1，源極連接第二電壓信號(hào)。所述輸出模塊203，包括:第三薄膜晶體管T3，其柵極連接第一節(jié)點(diǎn)P1，漏極連接第一時(shí)鐘信號(hào)端CK，柵極連接第一節(jié)點(diǎn)Pl，源極連接輸出端子OUTPUT ；第一電容Cl,所述第一電容Cl的第一端連接第一節(jié)點(diǎn)Pl,第二端連接輸出端子OUTPUT。所述下拉控制模塊204，包括:第四薄膜晶體管T4，其柵極和漏極同時(shí)連接第二時(shí)鐘信號(hào)端CKB，源極連接第二節(jié)點(diǎn)P2 ；第五薄膜晶體管T5，其柵極連接第一節(jié)點(diǎn)Pl，源極連接電源負(fù)電壓VGL，漏極連接第一節(jié)點(diǎn)Pl ；第六薄膜晶體管T6，其柵極連接輸出端子OUTPUT，漏極連接第二節(jié)點(diǎn)P2，源極連接電源負(fù)電壓VGL。 所述下拉模塊205，包括:
第七薄膜晶體管T7，其柵極連接第二節(jié)點(diǎn)P2，源極連接電源負(fù)電壓VGL，漏極連接第一節(jié)點(diǎn)Pl ；第八薄膜晶體管T8，其柵極連接第二節(jié)點(diǎn)P2，漏極連接輸出端子OUTPUT，源極連接電源負(fù)電壓VGL。較佳地，上述所有薄膜晶體管均為N型薄膜晶體管TFT。同時(shí)，上述所有薄膜晶體管同時(shí)為多晶硅薄膜晶體管，或同時(shí)為非晶硅薄膜晶體管。上述移位寄存器單元中，采用對(duì)第一節(jié)點(diǎn)Pl和第二節(jié)點(diǎn)P2直流拉低或拉高方法，抑制了由元件自身的閾值電壓的漂移和相鄰元件的干擾造成的輸出錯(cuò)誤，解決了現(xiàn)有技術(shù)中噪聲過(guò)大的問(wèn)題；同時(shí)，由于上述移位寄存器單元中使用的薄膜晶體管較少，節(jié)省了布線空間，有利于減小移位寄存器單元的尺寸，從而可以減小整個(gè)液晶顯示器的體積。本發(fā)明實(shí)施例二提供了一種移位寄存器單元，其結(jié)構(gòu)如圖3所示，從圖3中可以看出，所述移位寄存器單元也包括:輸入模塊201、復(fù)位模塊202、輸出模塊203、下拉控制模塊204和下拉模塊205，與圖2所示的移位寄存器單元不同之處在于:圖3所示的移位寄存器單元中，下拉控制模塊204中還包括第二電容C2，所述第二電容C2連接在第二節(jié)點(diǎn)P2和電源負(fù)電壓VGL之間，用于在輸出端子OUTPUT輸出之后保持高電位；如果沒(méi)有第二電容C2，如圖2所示的移位寄存器單元，依靠薄膜晶體管的寄生電容也可以維持高電位，但是，由于第五薄膜晶體管T5和第六薄膜晶體管T6中存在漏電流會(huì)導(dǎo)致第二節(jié)點(diǎn)P2放電，從而產(chǎn)生噪聲，對(duì)信號(hào)的輸出會(huì)造成一定的影響，而在電路中設(shè)置第二電容C2后，由于有Cl可以在OUTPUT輸出之后保持高電位，因此第二電容C2的存在可以大大降低了第二節(jié)點(diǎn)P2的噪聲。上述移位寄存器單元級(jí)聯(lián)形成陣列基板柵極驅(qū)動(dòng)電路，本發(fā)明實(shí)施例三提供了一種柵極驅(qū)動(dòng)電路，所述 柵極驅(qū)動(dòng)電路包括級(jí)聯(lián)的各級(jí)移位寄存器單元，其中，第一級(jí)移位寄存器單元的輸入信號(hào)端連接起始信號(hào)端，第一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接第二級(jí)移位寄存器單元的輸出端子；最后一級(jí)移位寄存器單元的輸入信號(hào)端連接前一級(jí)移位寄存器單元的輸出端子，最后一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接起始信號(hào)端；除第一級(jí)和最后一級(jí)移位寄存器單元外，其余各級(jí)移位寄存器單元的輸入信號(hào)端連接上一級(jí)移位寄存器單元的輸出端子，復(fù)位信號(hào)端連接下一級(jí)移位寄存器單元的輸出端子;所有上述級(jí)聯(lián)的移位寄存器單元均為圖2所示的移位寄存器單元或圖3所示的移位寄存器單元。具體地，該陣列基板柵極驅(qū)動(dòng)電路包括N級(jí)，N為柵線數(shù)量，參見(jiàn)圖4，起始信號(hào)STV作為輸入信號(hào)輸入到第一級(jí)移位寄存器單元，并且順序的將柵極驅(qū)動(dòng)信號(hào)輸出至柵極線，第η級(jí)的輸入信號(hào)由第η-l級(jí)的輸出信號(hào)提供，其中η〈Ν。圖5為的各信號(hào)端的時(shí)序圖，下面結(jié)合圖5對(duì)本發(fā)明實(shí)施例提供的陣列基板柵極驅(qū)動(dòng)電路中的第η (η<Ν, N為陣列基板柵極電路的級(jí)數(shù))級(jí)移位寄存器單元的工作方法進(jìn)行說(shuō)明，其中，所有移位寄存器單元為圖2所示的移位寄存器單元，所有TFT均為高電平導(dǎo)通，低電平截止。當(dāng)所述柵極驅(qū)動(dòng)電路正向掃描時(shí)，所述第一電壓信號(hào)為高電平信號(hào)VDD，第二電壓信號(hào)為低電平信號(hào)VSS:
第一階段SI,第一時(shí)鐘信號(hào)CK為低電平,第二時(shí)鐘信號(hào)CKB為高電平,作為輸入信號(hào)的前級(jí)輸出信號(hào)OUTPUT (η-1)為高電平，復(fù)位信號(hào)OUTPUT (n+1)為低電平；高電平的輸入信號(hào)OUTPUT (η-1)使得晶體管Tl導(dǎo)通，第一電壓信號(hào)并對(duì)第一節(jié)點(diǎn)Pl充電，使得第一節(jié)點(diǎn)Pl為高電平，此時(shí)第三薄膜晶體管T3柵極開(kāi)關(guān)打開(kāi)，OUTPUT (η)輸出低電壓；同時(shí)，高電平的第二時(shí)鐘信號(hào)CKB使得第四薄膜晶體管Τ4導(dǎo)通，并通過(guò)所述晶體管Τ4對(duì)第二節(jié)點(diǎn)Ρ2充電，但是，由于響應(yīng)于第一節(jié)點(diǎn)Pl的電壓的第五薄膜晶體管Τ5也處于導(dǎo)通狀態(tài)，第二節(jié)點(diǎn)Ρ2會(huì)通過(guò)所述第五薄膜晶體管Τ5進(jìn)行放電，此時(shí)第二節(jié)點(diǎn)Ρ2為低電平。第二階段S2:第一時(shí)鐘信號(hào)CK為高電平,第二時(shí)鐘信號(hào)CKB為低電平，輸入信號(hào)OUTPUT (η-1)為低電平，復(fù)位信號(hào)OUTPUT (n+1)為低電平；由于Pl為高電位，T3處于打開(kāi)狀態(tài)，同時(shí)CK為高電平，由于第一電容Cl的自舉作用，第一節(jié)點(diǎn)Pl的電壓繼續(xù)升高，T3繼續(xù)打開(kāi)，第一節(jié)點(diǎn)Pl進(jìn)一步拉高，OUTPUT (η)輸出高電平；同時(shí)，響應(yīng)于輸出端子的電壓的第六薄膜晶體管Τ6也被打開(kāi)，第五薄膜晶體管Τ5和第六薄膜晶體管Τ6同時(shí)對(duì)第二節(jié)點(diǎn)Ρ2放電，此時(shí)第二節(jié)點(diǎn)Ρ2的電壓進(jìn)一步降低，響應(yīng)于第二節(jié)點(diǎn)Ρ2電壓的第七薄膜晶體管Τ7和第八薄膜晶體管Τ8截止。第三階段S3,第一時(shí)鐘信號(hào)CK為低電平,第二時(shí)鐘信號(hào)CKB為高電平,作為輸入信號(hào)的前級(jí)輸出信號(hào)OUTPUT (η-1)為低電平，復(fù)位信號(hào)OUTPUT (n+1)為高電平；第二薄膜晶體管T2導(dǎo)通，并向第一節(jié)點(diǎn)Pl提供第二電壓信號(hào)VSS，第一節(jié)點(diǎn)Pl迅速降為低電平，響應(yīng)于第一節(jié)點(diǎn)電壓的第三薄膜晶體管T3和第五薄膜晶體管T5截止；第二節(jié)點(diǎn)P2為第二時(shí)鐘信號(hào)提供的高電平，此時(shí)第七薄膜晶體管T7和第八薄膜晶體管T8導(dǎo)通，對(duì)第一電容的兩端進(jìn)行放電，即對(duì)輸出端OUTPUT (η)進(jìn)行快速放電使得輸出為低電平，此時(shí)第六薄膜晶體管Τ6截止，實(shí)現(xiàn)復(fù)位功能。當(dāng)所述柵極驅(qū)動(dòng)電路反向掃描時(shí)，所述第一電壓信號(hào)為低電平信號(hào)VSS，第二電壓信號(hào)為高電平信號(hào)VDD，INPUT端作為復(fù)位信號(hào)端，RESET端作為輸入信號(hào)端；最后一級(jí)移位寄存器單元的輸入信號(hào)端連接起始信號(hào)端，最后一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接前一級(jí)移位寄存器單元的輸出端子。除第一級(jí)和最后一級(jí)移位寄存器單元外，第η級(jí)移位寄存器單元的輸入信號(hào)端連接第n+1級(jí)移位寄存器單元的輸出端子，同時(shí)，第η級(jí)移位寄存器單元的復(fù)位信號(hào)端連接第η-1級(jí)移位寄存器單元的輸出端子。反向掃描時(shí)，其工作原理和上述正向掃描的工作原理相同，故此處不再贅述。當(dāng)所述柵極驅(qū)動(dòng)電路中的移位寄存器單元為圖3所示的移位寄存器單元時(shí)，其工作原理與由圖2所示的移位寄存器單元所組成的柵極驅(qū)動(dòng)電路的工作原理相同。參見(jiàn)圖6，圖6中Ρ2 (2)表示由圖2所示的移位寄存器單元所組成的柵極驅(qū)動(dòng)電路工作時(shí)第二節(jié)點(diǎn)的時(shí)序圖，Ρ2 (3)表示由圖3所示的移位寄存器單元所組成的柵極驅(qū)動(dòng)電路工作時(shí)第二節(jié)點(diǎn)的時(shí)序圖。從圖6中可以看出，由于圖3所示的移位寄存器單元中設(shè)置有第二電容C2，所述第二電容C2能夠保持 第二節(jié)點(diǎn)Ρ2的高電位，可以減少因第五薄膜晶體管Τ5和第六薄膜晶體管Τ6中存在的漏電流的影響，降低第二節(jié)點(diǎn)的噪聲，因此，加入C2后，第二節(jié)點(diǎn)Ρ2的高電平電位更穩(wěn)定，進(jìn)一步提高了移位寄存器單元的穩(wěn)定性。
綜上所述，本發(fā)明實(shí)施例提供的一種移位寄存器單元和柵極驅(qū)動(dòng)電路，所述移位寄存器單元包括:輸入模塊、復(fù)位模塊、輸出模塊、下拉控制模塊和下拉模塊，其中，所述輸入模塊連接輸入信號(hào)端，用于響應(yīng)于輸入信號(hào)，將第一電壓信號(hào)提供給輸出端子；所述復(fù)位模塊連接復(fù)位信號(hào)端，用于響應(yīng)于復(fù)位信號(hào)，將第二電壓信號(hào)提供給輸入模塊中作為輸入模塊輸出端的第一節(jié)點(diǎn)；所述輸出模塊用于響應(yīng)于第一節(jié)點(diǎn)的電壓，將第一時(shí)鐘信號(hào)提供給輸出端子；所述下拉控制模塊用于響應(yīng)于第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給所述下拉控制單元的第二節(jié)點(diǎn)，以及響應(yīng)于第一節(jié)點(diǎn)的電壓或輸出端子的電壓，將電源負(fù)電壓提供給第二節(jié)點(diǎn)；所述下拉模塊用于響應(yīng)于第二節(jié)點(diǎn)的電壓，將電源負(fù)電壓提供給第一節(jié)點(diǎn)和輸出端子，該移位寄存器單元通過(guò)使用較少的薄膜晶體管，采用直流拉低模式，用以抑制由于交流時(shí)鐘信號(hào)的變化導(dǎo)致的干擾噪聲，實(shí)現(xiàn)了移位寄存器單元的信號(hào)傳輸功能和降噪功能；同時(shí)，由于使用的薄膜晶體管數(shù)模相對(duì)較少，節(jié)省了布線空間，有利于減小移位寄存器單元的尺寸，從而可以減小整個(gè)液晶顯示器的體積。顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖 包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
1.一種移位寄存器單元，其特征在于，所述移位寄存器單元包括輸入模塊、復(fù)位模塊、輸出模塊、下拉控制模塊和下拉模塊，其中， 所述輸入模塊，分別連接輸入信號(hào)端、第一電壓信號(hào)端、輸出端子，用于響應(yīng)于輸入信號(hào)端輸入的信號(hào)，將第一電壓信號(hào)端輸入的第一電壓信號(hào)提供給輸出端子； 所述復(fù)位模塊，分別連接復(fù)位信號(hào)端、第二電壓信號(hào)端、第一節(jié)點(diǎn)，用于響應(yīng)復(fù)位信號(hào)端輸出的復(fù)位信號(hào)，將第二電壓信號(hào)端輸入的第二電壓信號(hào)提供給第一節(jié)點(diǎn)，所述第一節(jié)點(diǎn)為所述復(fù)位模塊與所述輸入模塊的連接點(diǎn)； 所述輸出模塊，分別連接第一節(jié)點(diǎn)、第一時(shí)鐘信號(hào)端和輸出端子，用于響應(yīng)于第一節(jié)點(diǎn)的電壓，將第一時(shí)鐘信號(hào)端輸入的第一時(shí)鐘信號(hào)提供給輸出端子； 所述下拉控制模塊，分別連接第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、第二時(shí)鐘信號(hào)端、輸出端子和電源負(fù)電壓端，用于響應(yīng)于第二時(shí)鐘信號(hào)端輸入的第二時(shí)鐘信號(hào)，將第二時(shí)鐘信號(hào)提供給所述下拉控制模塊的第二節(jié)點(diǎn)；以及響應(yīng)于第一節(jié)點(diǎn)的電壓或響應(yīng)于輸出端子的電壓，將電源負(fù)電壓端輸入的電源負(fù)電壓提供給第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)為所述下拉控制模塊與所述下拉模塊的連接點(diǎn)； 所述下拉模塊，分別連接第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、電源負(fù)電壓端和輸出端子，用于響應(yīng)于第二節(jié)點(diǎn)的電壓，將電源負(fù)電壓端輸入的電源負(fù)電壓提供給第一節(jié)點(diǎn)和輸出端子。
2.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述輸入模塊包括: 第一薄膜晶體管，所述第一薄膜晶體管的柵極連接輸入信號(hào)端，所述第一薄膜晶體管的漏極連接第一電壓信號(hào)，所述第一薄膜晶體管的源極連接第一節(jié)點(diǎn)。
3.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述復(fù)位模塊包括: 第二薄膜晶體管，所述第二薄膜晶體管的柵極連接復(fù)位信號(hào)端，所述第二薄膜晶體管的漏極連接第一節(jié)點(diǎn)，所述第二薄膜晶體管的源極連接第二電壓信號(hào)。
4.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述輸出模塊包括: 第三薄膜晶體管，所述第三薄膜晶體管的柵極連接第一節(jié)點(diǎn)，所述第三薄膜晶體管的漏極連接第一時(shí)鐘信號(hào)端，所述第三薄膜晶體管的柵極連接第一節(jié)點(diǎn)，所述第三薄膜晶體管的源極連接輸出端子； 第一電容，連接在所述第一節(jié)點(diǎn)和所述輸出端子之間。
5.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述下拉控制模塊包括: 第四薄膜晶體管，所述第四薄膜晶體管的柵極和漏極同時(shí)連接第二時(shí)鐘信號(hào)端，所述第四薄膜晶體管的源極連接所述第二節(jié)點(diǎn)； 第五薄膜晶體管，所述第五薄膜晶體管的柵極連接第一節(jié)點(diǎn)，所述第五薄膜晶體管的源極連接電源負(fù)電壓，所述第五薄膜晶體管的漏極連接第一節(jié)點(diǎn)； 第六薄膜晶體管，所述第六薄膜晶體管的柵極連接輸出端子，所述第六薄膜晶體管的漏極連接第二節(jié)點(diǎn)，所述第六薄膜晶體管的源極連接電源負(fù)電壓。
6.如權(quán)利要求5所述移位寄存器單元，其特征在于，所述下拉控制模塊還包括: 第二電容，連接在所述第二節(jié)點(diǎn)和電源負(fù)電壓之間。
7.如權(quán)利要求1所述移位寄存器單元，其特征在于，所述下拉模塊包括: 第七薄膜晶體管，所述第七薄膜晶體管的柵極連接第二節(jié)點(diǎn)，所述第七薄膜晶體管的源極連接電源負(fù)電壓，所述第七薄膜晶體管的漏極連接第一節(jié)點(diǎn)；第八薄膜晶體管，所述第八薄膜晶體管的柵極連接第二節(jié)點(diǎn)，所述第八薄膜晶體管的漏極連接輸出端子，所述第八薄膜晶體管的源極連接電源負(fù)電壓。
8.如權(quán)利要求1 7任一權(quán)利要求所述移位寄存器單元，其特征在于，所有薄膜晶體管均為N型薄膜晶體管。
9.一種柵極驅(qū)動(dòng)電路，包括級(jí)聯(lián)的各級(jí)移位寄存器單元，其中，第一級(jí)移位寄存器單元的輸入信號(hào)端連接起始信號(hào)端，第一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接第二級(jí)移位寄存器單元的輸出端子；最后一級(jí)移位寄存器單元的輸入信號(hào)端連接前一級(jí)移位寄存器單元的輸出端子，最后一級(jí)移位寄存器單元的復(fù)位信號(hào)端連接起始信號(hào)端； 除第一級(jí)和最后一級(jí)移位寄存器單元外，其余各級(jí)移位寄存器單元的輸入信號(hào)端連接上一級(jí)移位寄存器單元的輸出端子，復(fù)位信號(hào)端連接下一級(jí)移位寄存器單元的輸出端子； 其特征在于，所有級(jí)聯(lián)的移位寄存器單元均為如權(quán)利要求1 8任一權(quán)利要求所述的移位寄存器單元。
全文摘要
本發(fā)明提供的一種移位寄存器單元及柵極驅(qū)動(dòng)電路，用以降低噪聲干擾，提高移位寄存器的穩(wěn)定性，同時(shí)減小移位寄存器單元的尺寸。所述移位寄存器單元包括響應(yīng)于輸入信號(hào)，將第一電壓信號(hào)提供給輸出端子的輸入模塊；用于響應(yīng)于復(fù)位信號(hào)，將第二電壓信號(hào)提供給輸入模塊中作為輸入模塊輸出端的第一節(jié)點(diǎn)的復(fù)位模塊；響應(yīng)于第一節(jié)點(diǎn)的電壓，將第一時(shí)鐘信號(hào)提供給輸出端子的輸出模塊；用響應(yīng)于第二時(shí)鐘信號(hào)、將第二時(shí)鐘信號(hào)提供給第二節(jié)點(diǎn)，并響應(yīng)于第一節(jié)點(diǎn)或輸出端子的電壓，將電源負(fù)電壓提供給第二節(jié)點(diǎn)的下拉控制模塊；響應(yīng)于第二節(jié)點(diǎn)的電壓，將電源負(fù)電壓提供給第一節(jié)點(diǎn)和輸出端子的下拉模塊。
文檔編號(hào)G11C19/28GK103226981SQ20131012241
公開(kāi)日2013年7月31日 申請(qǐng)日期2013年4月10日 優(yōu)先權(quán)日2013年4月10日
發(fā)明者李付強(qiáng), 李成, 安星俊 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 鄂爾多斯市源盛光電有限責(zé)任公司