具有替換控制柵極和附加浮置柵極的nvm位單元的制作方法
【專利摘要】本發(fā)明涉及一種具有替換金屬控制柵極和附加浮置柵極的非易失性存儲(chǔ)器（“NVM”）位單元。可以使用無(wú)任何附加工藝步驟的標(biāo)準(zhǔn)互補(bǔ)金屬-氧化物-半導(dǎo)體制造工藝（“CMOS工藝”）來(lái)創(chuàng)建該位單元、由此減少與制作并入NVM位單元的半導(dǎo)體器件關(guān)聯(lián)的成本和時(shí)間。
【專利說(shuō)明】具有替換控制柵極和附加浮置柵極的NVM位單元
【技術(shù)領(lǐng)域】
[0001]本公開(kāi)內(nèi)容主要地涉及非易失性存儲(chǔ)器領(lǐng)域、具體地涉及非易失性存儲(chǔ)器位單元布局。
【背景技術(shù)】
[0002]非易失性存儲(chǔ)器(NVM)是指在未被供電時(shí)持久地存儲(chǔ)信息位的存儲(chǔ)器。非易失性存儲(chǔ)器位單元(NVM位單元)存儲(chǔ)單個(gè)數(shù)據(jù)位。使用具有浮置柵極的晶體管來(lái)實(shí)施一些類型的NVM位單元。在浮置柵極上駐留的電荷數(shù)量確定位單元是否存儲(chǔ)邏輯“I”或者邏輯“O”。浮置柵極稱為“浮置”，因?yàn)檠趸锘蛘唠娊橘|(zhì)從周?chē)姼綦x柵極。一些NVM可以在位單元中存儲(chǔ)多于一個(gè)狀態(tài)。
[0003]為了擴(kuò)展應(yīng)用并且減少存儲(chǔ)器器件的成本，希望減少對(duì)于NVM位單元的功率和尺寸要求。一種減少對(duì)于NVM位單元的功率和尺寸要求的方式是減少在位單元浮置柵極與向浮置柵極添加和從浮置柵極去除電荷的位單元溝道之間的屏障的厚度。更薄屏障允許更小總器件并且降低為了改變浮置柵極的邏輯狀態(tài)所需要的功率數(shù)量。傳統(tǒng)上，NVM位單元已經(jīng)由在也稱為柵極氧化物的SiO2屏障上面的多晶硅或者Si3N4浮置柵極構(gòu)成。為了制成汲取更少功率的更小器件，位單元制造商已經(jīng)通過(guò)用更高介電常數(shù)(高K)材料替換傳統(tǒng)SiO2來(lái)減少柵極氧化物的有效厚度。無(wú)需持久地存儲(chǔ)狀態(tài)的邏輯器件的制造商可以比NVM的制造商更激進(jìn)地伸縮柵極氧化物厚度并且更容易改變材料。
[0004]用作柵極氧化物的高K材料包含陷阱。陷阱是屏障中的如下缺陷，電子可以移入和移出這些缺陷。如果陷阱緊密靠近，則電子能夠從一個(gè)陷阱移向另一陷阱。這一陷阱跳躍稱為陷阱輔助的泄漏。陷阱輔助的泄漏妨礙NVM位單元中的長(zhǎng)期數(shù)據(jù)存儲(chǔ)。即使有防止電子向另一節(jié)點(diǎn)泄漏的屏障，與浮置柵極接近的陷阱也仍然可能使包括高K屏障的位單元經(jīng)歷記憶效應(yīng)。當(dāng)陷阱在向浮置柵極添加或者從浮置柵極去除電荷時(shí)變成填充有穿過(guò)屏障傳輸?shù)碾姾奢d流子時(shí)引起記憶效應(yīng)。在浮置柵極被編程為相反狀態(tài)時(shí)，在陷阱中存儲(chǔ)的電荷隨時(shí)間遷移回到浮置柵極。這使浮置柵極恢復(fù)或者部分地恢復(fù)到它的先前狀態(tài)。如果有足夠填充的陷阱，則記憶效應(yīng)可能變得嚴(yán)重到足以使得難以在位單元上維持兩個(gè)不同邏輯狀態(tài)(例如O和I)。可以通過(guò)過(guò)度編程來(lái)補(bǔ)償記憶效應(yīng)。然而過(guò)度編程可能引起其它問(wèn)題、比如使屏障電介質(zhì)磨損或者不能執(zhí)行將來(lái)寫(xiě)入操作。
[0005]利用傳統(tǒng)柵極氧化物型屏障，記憶效應(yīng)不是重要問(wèn)題，因?yàn)闁艠O氧化物、比如SiO2一般具有很少陷阱。然而，高K材料的陷阱豐富，使得記憶效應(yīng)是個(gè)嚴(yán)重的問(wèn)題。除了記憶效應(yīng)問(wèn)題之外，陷阱還可能引起其他問(wèn)題，比如隨機(jī)電報(bào)雜音(即閾值電壓變化)。

【發(fā)明內(nèi)容】

[0006]示例各實(shí)施例包括一種具有兩個(gè)氧化物屏障的非易失性存儲(chǔ)器(“NVM”)位單元，這兩個(gè)屏障中的第一氧化物屏障將邏輯浮置柵極從高K屏障和替換金屬控制柵極分離。第二屏障將邏輯浮置柵極從襯底分離。位單元具有減少的功率和尺寸要求并且不會(huì)經(jīng)歷使用替換金屬柵極和高K屏障的現(xiàn)有平面位單元的顯著記憶效應(yīng)特性?？梢允褂贸叽?2納米和以下的互補(bǔ)金屬-氧化物-半導(dǎo)體(CMOS)邏輯工藝來(lái)構(gòu)造位單元。位單元的設(shè)計(jì)防止記憶效應(yīng)問(wèn)題以及在位單元的創(chuàng)建期間的熱引起的問(wèn)題。利用附加工藝步驟，位單元可以用來(lái)制造嵌入式閃存、磁阻隨機(jī)存取存儲(chǔ)器(MRAM)或者鐵電隨機(jī)存取存儲(chǔ)器。
[0007]在一個(gè)示例實(shí)施例中，位單元包括由源極、漏極和溝道區(qū)域構(gòu)成的襯底。底部屏障、例如二氧化硅屏障位于溝道區(qū)域上方。浮置柵極位于底部屏障上方并且覆蓋溝道區(qū)域。頂部屏障位于浮置柵極上方。電介質(zhì)層位于頂部屏障上方。電介質(zhì)層由具有比頂部屏障的介電常數(shù)更高的介電常數(shù)的材料構(gòu)成。電介質(zhì)層包含電介質(zhì)材料，該電介質(zhì)材料包含比Si02顯著更多的陷阱。電介質(zhì)層覆蓋頂部屏障并且延伸過(guò)浮置柵極、由此至少部分地包圍頂部屏障、底部屏障和浮置柵極?？刂茤艠O位于電介質(zhì)層的至少部分上方?？刂茤艠O也至少部分地包圍頂部屏障、底部屏障和浮置柵極
【專利附圖】

【附圖說(shuō)明】
[0008]圖1a和Ib是常規(guī)NVM位單元的簡(jiǎn)化橫截面圖。
[0009]圖2a和2b是根據(jù)一個(gè)實(shí)施例的絕緣體上硅(SOI)型NVM位單元的垂直橫截面圖。
[0010]圖3是根據(jù)另一實(shí)施例的絕緣體上硅(SOI)型NVM位單元的橫截面圖。
[0011]圖4是根據(jù)一個(gè)實(shí)施例的體硅型NVM位單元的橫截面圖。
[0012]圖5是根據(jù)另一實(shí)施例的體硅型NVM位單元的橫截面圖。
[0013]圖6是根據(jù)一個(gè)實(shí)施例的用于生產(chǎn)圖2a和2b的NVM位單元的CMOS工藝的流程圖。
[0014]圖7a至7h圖示根據(jù)一個(gè)實(shí)施例的圖2a和2b的NVM位單元的構(gòu)造。
[0015]圖8a圖示常規(guī)閃存器件。
[0016]圖Sb圖示根據(jù)一個(gè)實(shí)施例的存儲(chǔ)器器件。
【具體實(shí)施方式】
[0017]實(shí)施例涉及一種具有替換金屬控制柵極和附加浮置柵極的非易失性存儲(chǔ)器(“NVM”)位單元?？梢允褂脴?biāo)準(zhǔn)互補(bǔ)金屬-氧化物-半導(dǎo)體制造工藝(“CMOS工藝”)來(lái)創(chuàng)建位單元，其中在制成邏輯器件之前執(zhí)行所有高熱步驟，從而附加熱未影響邏輯器件。
[0018]這里描述的“NVM位單元”、“位單元”或者“位”是指CMOS型(即基于晶體管)非易失性存儲(chǔ)器。CMOS NVM位單元區(qū)別于其它類型的NVM存儲(chǔ)器、比如:比如在軟盤(pán)中發(fā)現(xiàn)的磁存儲(chǔ)器或者比如在⑶或者DVD中發(fā)現(xiàn)的光存儲(chǔ)器。使用CMOS工藝來(lái)生產(chǎn)NVM位單元，該CMOS工藝包括制作設(shè)施(fab)中的多個(gè)工藝步驟。
[0019]圖1a是常規(guī)CMOS邏輯器件的一個(gè)示例的簡(jiǎn)化橫截面圖。具有足以保持電荷的柵極氧化物厚度的CMOS邏輯器件可以用于浮置柵極NVM位單元。圖1a的邏輯器件IOOa包括由可以用作浮置柵極110的傳導(dǎo)柵極材料構(gòu)成的柵極堆，該浮置柵極存儲(chǔ)經(jīng)過(guò)屏障112a傳輸?shù)碾姾?。浮置柵極110普遍由多晶硅制成，并且屏障112a普遍由SiO2制成并且可以稱為“柵極氧化物”。
[0020]圖1b是使用柵極替換工藝來(lái)形成的具有高K電介質(zhì)堆和金屬柵極的常規(guī)CMOS邏輯器件的另一示例的簡(jiǎn)化橫截面圖。圖1b的器件IOOb包括由金屬柵極102、高K電介質(zhì)屏障104構(gòu)成的柵極堆。在一些情況下，存在附加底座氧化物112b以防止由于表面散射而在溝道區(qū)域中的遷移率損失并且有助于更容易構(gòu)造器件?？梢允褂脰艠O最先工藝或者柵極最后工藝來(lái)構(gòu)造位單元100b。如圖1b中舉例說(shuō)明的那樣構(gòu)造浮置柵極NVM位單元有挑戰(zhàn)性。高K電介質(zhì)與浮置柵極直接接觸。這將造成大記憶效應(yīng)。如果Si02層112b未足夠厚，則也將有向襯底的陷阱輔助的泄漏。
[0021 ] 圖2a和2b是根據(jù)一個(gè)實(shí)施例的絕緣體上硅(SOI)型NVM位單元200的垂直橫截面圖。體現(xiàn)位單元200為N型浮置柵極M0SFET。也可以構(gòu)造位單元200為P型浮置柵極MOSFET0圖2a圖示NVM位單元200在與經(jīng)過(guò)位單元200的溝道的電流流動(dòng)平行的方向上的橫截面。位單元200的浮置柵極堆包括控制柵極202，該控制柵極在至少三側(cè)上包圍多晶硅浮置柵極210，從而控制柵極202和浮置柵極210基本上在溝道區(qū)域234之上居中。在一些情況下，控制柵極202比浮置柵極210更厚。在浮置柵極堆的外側(cè)上可以是由氧化物或者其它非傳導(dǎo)材料制成的間隔物206。
[0022]在控制柵極202與浮置柵極210之間是具有高介電常數(shù)(高K)的材料層204和非傳導(dǎo)材料、比如SiO2的頂部屏障208。頂部屏障208也可以稱為頂部氧化物層。布置層使得高K層204位于控制柵極202與頂部氧化物層204之間，并且頂部氧化物層204位于高K層204與浮置柵極210之間。底部屏障212位于浮置柵極210與形成位單元200的其余部分的硅襯底之間。底部屏障212也可以由SiO2制成并且可以稱為底部氧化物層。在頂部和底部氧化物層二者中，可以使用除了 SiO2之外的材料，只要材料具有相對(duì)低數(shù)目的電荷載流子陷阱。屏障208和212具有相對(duì)于高K層204中存在的陷阱數(shù)目少的陷阱。屏障208和212 —般將具有與高K層204相比低的介電常數(shù)。屏障208和212中的每個(gè)屏障至少為43埃厚并且可以如200埃一樣厚。六十埃是屏障208和212的典型厚度。
[0023]在底部氧化物212層之下，硅襯底位于絕緣體(未示出)上面。位單元200是絕緣體上硅(SOI)型構(gòu)造。絕緣體例如可以是掩埋氧化物層(未示出)。襯底包括在浮置柵極210下面的P型體區(qū)域214。浮置柵極210和底部屏障212延伸超出P型體區(qū)域214的長(zhǎng)度以夕卜。在激活器件時(shí)，溝道區(qū)域234形成于在源極230和漏極232區(qū)域之間緊接在底部屏障212之下的、P型區(qū)域的部分中。溝道區(qū)域234的尺寸根據(jù)在源極230、漏極232的電壓、在浮置柵極210上的電荷、在控制柵極202上的電荷以及源極230和漏極232的摻雜/注入而以在源極230和漏極232區(qū)域之間的載流子流動(dòng)為特征。
[0024]襯底也包括N型體區(qū)域220，該N型體區(qū)域涵蓋源極230和漏極232。N型體區(qū)域220在浮置柵極210和底部屏障212下面部分地延伸。N型體區(qū)域220也在控制柵極202和包圍浮置柵極210的高K層的部分下面延伸。N型體區(qū)域220也延伸過(guò)間隔物206的邊緣。N型體區(qū)域220具有與P型體區(qū)域214相反極性(或者傳導(dǎo)性類型)的基本數(shù)量的摻雜/注入的電荷載流子以便減少在源極230或者漏極232與溝道區(qū)域234之間的電阻。在其中浮置柵極210與源極/漏極區(qū)域230之間有間隙的工藝中，該工藝包括用于電連接源極/漏極區(qū)域230和在浮置柵極210之下的溝道區(qū)域234的注入步驟。在一種情況下，可以使用N型體區(qū)域220?？梢栽贗O17至IO18個(gè)原子每立方厘米的范圍中摻雜P體和N體區(qū)域220 二者。
[0025]N型體區(qū)域還包括形成源極230和漏極232的電子的附加注入。源極和漏極均包括輕度摻雜漏極(LDD)區(qū)域218。LDD區(qū)域218在N型體區(qū)域的表面或者與該表面很接近處具有最高摻雜物濃度并且進(jìn)一步降低至阱中。LDD摻雜218的數(shù)量在IO19個(gè)電荷載流子每立方厘米級(jí)。LDD區(qū)域218在與控制柵極202和高K材料204相接的間隔物206下面部分地延伸。
[0026]附加LDD區(qū)域216也通過(guò)電荷載流子(在這一版本中為電子)的附加注入在源極和漏極二者形成于N型區(qū)域中。LDD摻雜216的數(shù)量近似為IO19-1O2tl個(gè)電荷載流子每立方厘米級(jí)。LDD區(qū)域216位于與其它LDD區(qū)域218相鄰。LDD區(qū)域216在控制柵極202和包圍浮置柵極210的高K層204的部分下面部分地延伸。在位單元200中，LDD區(qū)域216未在浮置柵極區(qū)域210下面延伸，它們也未向在N型體區(qū)域220與P型體區(qū)域214之間的邊界延伸。
[0027]如果該工藝在LDD的部分具有暈環(huán)注入(halo implant)，其將防止LDD區(qū)域接觸N體區(qū)域220，則阻止暈環(huán)注入。
[0028]圖2b圖示NVM位單元200在與位單元200的溝道中的電流流動(dòng)垂直的方向上的橫截面。在垂直方向上，P型體區(qū)域214在兩側(cè)上被淺溝槽隔離(STI)222相接。STI222防止在位單元200之間的電流泄漏，其中近鄰放置多個(gè)位單元200以形成多位存儲(chǔ)器器件。
[0029]在其中控制柵極202在STI222之上耦合到浮置柵極310的位單元200的那些區(qū)域中，增加控制柵極202到浮置柵極210電容而不增加浮置柵極210到襯底(例如P型區(qū)域214、源極230和漏極232)。因此，增加控制柵極202與浮置柵極210之間在STI222之上重疊的表面積增加浮置柵極210到控制柵極202電容。相似地，減少在控制柵極202與浮置柵極210之間的重疊的表面積減少浮置柵極210到控制柵極202電容。電容可以在O與很接近100%之間的任何處。
[0030]在NVM器件中，存儲(chǔ)器塊涵蓋許多存儲(chǔ)器位單元。存儲(chǔ)器塊經(jīng)常包括一種用于控制哪個(gè)位要被寫(xiě)入、讀取或者擦除以便區(qū)分每個(gè)位與塊中的其它位單元的機(jī)制。在一些情況下，在每個(gè)存儲(chǔ)器位內(nèi)實(shí)施控制機(jī)制。實(shí)施用于每個(gè)位的控制機(jī)制允許對(duì)每個(gè)個(gè)別位的讀取、寫(xiě)入和擦除控制。位單元200以控制柵極202的形式包含控制機(jī)制。
[0031 ] 控制柵極202可以用來(lái)通過(guò)將電荷移上浮置柵極210或者從浮置柵極210移開(kāi)來(lái)寫(xiě)入或者擦除浮置柵極210。在浮置柵極210與控制柵極202之間的電容越大，控制柵極202和浮置柵極210的耦合就會(huì)越緊密，從而在浮置柵極210上的電壓將更緊密地跟蹤在控制柵極202上的電壓。如果浮置柵極始于O伏特(V)，則將控制柵極202帶到高電壓、例如9V,并且在OV保持位單元200的元件230和漏極232，其中假設(shè)從浮置柵極到控制柵極有80%耦合比，則浮置柵極將被耦合達(dá)到7.2V。利用在浮置柵極與襯底之間的7.2V差值，一個(gè)或者多個(gè)同時(shí)運(yùn)送機(jī)制可以經(jīng)過(guò)柵極氧化物移動(dòng)電子、由此使浮置柵極電壓下降。傳送機(jī)制、比如Fowler-Nordheim (FN)隧穿、溝道熱注入(CHI)、沖擊離子化的熱電子注入(IHEI)或者帶帶隧穿(BTBT)。
[0032]控制柵極202可以用來(lái)讀取在浮置柵極210上的電荷。將控制柵極202設(shè)置成讀取電壓、例如OV或者IV。向源極230和漏極232施加電壓以具有在源極與漏極之間的電壓降，如果浮置柵極具有比位單元200的Vt略微更多的電壓，則從源極到漏極的溝道234將形成。如果浮置柵極電壓少于Vt，則溝道234不會(huì)形成。如果浮置柵極210在第一邏輯狀態(tài)(例如I或者邏輯高)中，則溝道234將在源極230與漏極232之間傳遞電流而如果它在第二邏輯狀態(tài)(例如O或者邏輯低)中則不會(huì)傳遞電流。[0033]圖3是根據(jù)另一實(shí)施例的絕緣體上硅(SOI)型NVM位單元的橫截面圖。與位單元200 —樣，體現(xiàn)位單元300為使用SOI構(gòu)造的N型浮置柵極M0SFET。也可以構(gòu)造位單元300為P型浮置柵極M0SFET。圖3圖示NVM位單元300在與位單元300的溝道中的電流流動(dòng)平行的方向上的橫截面。在這一情況下，位單元300具有與位單元200在很大程度上相同的元件。然而位單元300在那些元件的尺寸和形狀上顯著不同。
[0034]位單元300的浮置柵極堆包括處于多晶硅浮置柵極310上面的金屬控制柵極302。與位單元200的控制柵極202對(duì)照，位單元300的控制柵極302未包圍浮置柵極310?？刂茤艠O304在溝道區(qū)域334的方向上與浮置柵極310 —樣長(zhǎng)或者比浮置柵極310更窄。控制柵極302和浮置柵極310在溝道區(qū)域334之上基本上居中。在浮置柵極堆的外側(cè)上是間隔物 306。
[0035]如在位單元200中那樣，在位單元300中有高K304、非傳導(dǎo)材料的頂部屏障308和底部屏障312。這些層一般以與在位單元200中關(guān)于位于溝道區(qū)域334之上的層的那些部分相同的方式豎直布置。然而與位單元200對(duì)照，在位單元300中，這些層的長(zhǎng)度和形狀由于控制柵極304未包圍浮置柵極310的事實(shí)而不同。在位單元300中，高K層304未包圍浮置柵極310。高K層304為控制柵極302加襯。頂部308和底部312屏障延伸浮置柵極310的長(zhǎng)度并且可以在包圍控制柵極302和高K層304的間隔物306的頂部部分下面延伸。由于間隔物306以及屏障308和312均由非傳導(dǎo)材料形成，所以間隔物的確切布置和構(gòu)造可以變化。與浮置柵極310以及屏障308和312位于平面中的間隔物306的底部部分可以在P型體區(qū)域314之上比間隔物306的頂部部分延伸更遠(yuǎn)。
[0036]位單元300具有P型體區(qū)域314。在激活器件時(shí)，溝道區(qū)域334形成于在源極330和漏極332區(qū)域之間緊接在底部屏障312之下的、P型區(qū)域314的部分中。位單元300并不具有位于源極和漏極處的N型體區(qū)域。相反，通過(guò)用與P型體區(qū)域314相反極性(或者傳導(dǎo)性類型)的電荷載流子摻雜P型體區(qū)域314來(lái)形成源極230和漏極232。源極和漏極均包括用電子摻雜的輕度摻雜漏極(LDD)區(qū)域318。LDD摻雜318的數(shù)量在IO19個(gè)電荷載流子每立方厘米級(jí)。LDD區(qū)域318在與浮置柵極310相接的間隔物206之下延伸有限距離。LDD區(qū)域318關(guān)于浮置柵極310對(duì)稱。
[0037]附加LDD區(qū)域316位于與LDD區(qū)域318相鄰。與LDD注入318對(duì)照，LDD區(qū)域316關(guān)于控制柵極302對(duì)稱。LDD區(qū)域316在間隔物306以下延伸并且在浮置柵極310以下部分地延伸。作為結(jié)果，源極330和漏極332 —般在浮置柵極310以下延伸。
[0038]暈環(huán)區(qū)域(未示出)可以通過(guò)P型摻雜物的附加摻雜在源極330和漏極332形成于LDD注入的旁邊。
[0039]圖4是根據(jù)一個(gè)實(shí)施例的體硅型NVM位單元的橫截面圖的示例。位單元400被實(shí)現(xiàn)為N型浮置柵極MOSFET。也可以構(gòu)造位單元400為P型浮置柵極M0SFET。圖4圖示NVM位單元400在與位單元400的溝道平行的方向上的橫截面。圖4的示例位單元400具有與圖2的位單元400相似的結(jié)構(gòu)。
[0040]使用體硅而不是SOI來(lái)構(gòu)造位單元400。因此，位單元440的溝道區(qū)域434處于體P型硅襯底414中。源極430和漏極432形成于通過(guò)用附加N型摻雜物摻雜P阱414來(lái)創(chuàng)建的N阱4230中而不是形成于N型體區(qū)域中。N阱一般具有IO17個(gè)摻雜物原子每立方厘米的濃度。LDD注入418被與控制柵極402對(duì)準(zhǔn)。一個(gè)或者多個(gè)阱注入、例如暈環(huán)注入或者Vt調(diào)整注入(未示出)被用來(lái)調(diào)整器件的VT。
[0041]圖5是根據(jù)另一實(shí)施例的體硅型NVM位單元的橫截面圖的示例。圖5的示例位單元500具有與圖4的位單元400相似的柵極堆部件布局并且相似地構(gòu)建于體硅而不是SOI上。然而圖5的位單元由于將源極530和漏極532耦合到溝道534的摻雜的差異而具有比圖4的位單元400更小的尺寸。
[0042]位單元500包括在添加控制柵極502或者間隔物506之前在P阱襯底514中注入的附加摻雜閾值電壓調(diào)整注入524 (\調(diào)整注入)。Vt調(diào)整注入524包括摻雜附加P型摻雜物原子，其中電荷濃度在IO17個(gè)電荷載流子每立方厘米級(jí)。Vt調(diào)整注入524在控制柵極502和包圍浮置柵極510的高K層504的部分以下延伸。Vt調(diào)整注入524也延伸過(guò)浮置柵極510的邊緣。Vt調(diào)整注入524幫助源極530和漏極532延伸到達(dá)浮置柵極以下。
[0043]用來(lái)構(gòu)造位單元的工藝可以變化?？梢允褂脰艠O最先或者柵極最后工藝來(lái)生產(chǎn)位單元，其中所指的“柵極”是控制柵極。工藝步驟出現(xiàn)的順序也可以根據(jù)希望的離子注入對(duì)熱的靈敏度而變化，該靈敏度在工藝期間向位單元添加浮置柵極時(shí)產(chǎn)生影響。圖6是根據(jù)一個(gè)實(shí)施例的用于生產(chǎn)圖2a和2b的NVM位單元的CMOS工藝的流程圖。圖7a至7h圖示根據(jù)一個(gè)實(shí)施例的圖2a和2b的NVM位單元的構(gòu)造。在圖7中圖示關(guān)于圖6描述的工藝。起始晶片是否為SOI或者體確定最終器件是否為SOI或者體器件。用于SOI情況的步驟與用于體硅情況的步驟相似。
[0044]在硅晶片中形成602淺溝槽隔離以將有源表面區(qū)域從其它附近有源區(qū)域隔離?？梢酝ㄟ^(guò)沉積氧化物層和氮化物層、顯影光致抗蝕劑并且蝕刻氧化物層、氮化物層和硅晶片來(lái)形成602淺溝槽隔離。
[0045]在硅晶片上、部分地在淺溝槽隔離的區(qū)域之上并且覆蓋硅晶片襯底形成604底部屏障212。底部屏障212由具有相對(duì)少數(shù)陷阱的非傳導(dǎo)材料、比如二氧化硅(SiO2)形成。底部屏障212由于它通常在添加高K層204和金屬替換柵極202之前被去除的事實(shí)而可以被稱為犧牲氧化物層或者Sac-Ox層。通常添加Sac-Ox層以便防止雜質(zhì)、比如金屬離子在離子注入期間進(jìn)入襯底以及位單元產(chǎn)生工藝中的其它有害步驟。然而在位單元200中，底部屏障212未被去除并且相反作為在浮置柵極210與襯底214之間的屏障，從而將浮置柵極210從襯底214隔離。
[0046]在底部屏障212上沉積606浮置柵極210。浮置柵極210可以由多晶硅、Si3N4或者另一相似半傳導(dǎo)或者傳導(dǎo)材料制成。然后將浮置柵極210蝕刻608成希望的形狀(例如長(zhǎng)度、寬度或者任何附加形狀特性)。圖7a圖示形成的浮置柵極210和底部屏障212的示例。在圖7a中未示出STI222。
[0047]然后在浮置柵極210上面形成610頂部屏障208?？梢愿鶕?jù)構(gòu)成浮置柵極210的材料以不同方式形成610頂部屏障208。例如如果浮置柵極由多晶硅制成，則可以通過(guò)氧化來(lái)形成610頂部屏障208，或者如果浮置柵極由Si3N4制成，則沉積頂部屏障208。圖7b圖示在形成之后的頂部屏障208。
[0048]通過(guò)離子注入在硅襯底中形成612P型214和N型220體區(qū)域。如果使用體工藝，則形成P阱414和N阱420而不是體區(qū)域。圖7c圖示在用于SOI工藝的形成之后的N型體區(qū)域220和P型體區(qū)域214的示例?？梢栽趧?chuàng)建頂部屏障208、底部屏障212或者浮置柵極210之前或者之后在襯底中形成P型214和N型220體區(qū)域。創(chuàng)建P型區(qū)域214形成如下區(qū)域，在該區(qū)域中，將在位單元的晶體管處于“導(dǎo)通”狀態(tài)中時(shí)產(chǎn)生溝道234，從而電流從源極230流向漏極232。N型區(qū)域220是源極230和漏極232的位置。
[0049]在許多情況下，有利的是在注入P型214和N型220區(qū)域之前形成屏障208和212以及浮置柵極210。這在形成P型和N型區(qū)域的離子注入對(duì)熱敏感時(shí)是優(yōu)選的。在離子注入受到高熱時(shí)，不期望的離子擴(kuò)散可能出現(xiàn)。創(chuàng)建浮置柵極210可能使襯底受到大量熱。如果在形成P型和N型區(qū)域的離子注入之前形成浮置柵極210，則P型和N型區(qū)域的注入不會(huì)受到來(lái)自創(chuàng)建浮置柵極的熱。
[0050]在一些情況下，有利的是在向位單元添加浮置柵極210或者屏障208和212之前形成N型214和P型220區(qū)域。這在形成P型和N型區(qū)域的離子注入對(duì)熱相對(duì)地不敏感時(shí)是優(yōu)選的。雖然離子注入能夠穿透屏障層208和212以及浮置柵極210以向襯底中注入，但是一些離子總是在工藝中被留下。通過(guò)在形成屏障208和212以及浮置柵極210之前形成N型和P型區(qū)域，留下的離子不會(huì)向屏障208和212以及浮置柵極210中注入。注入因此首先防止了屏障或者浮置柵極的任何不必要污染。
[0051]在頂部屏障208上面添加614犧牲柵極240。犧牲柵極通常由易于添加和去除的材料、例如鍺制成。犧牲柵極240包圍頂部屏障208并且在外邊緣處于底部屏障212上面。圖7d圖示在形成之后的犧牲柵極240的示例。
[0052]通過(guò)離子注入向N型區(qū)域220中注入616LDD區(qū)域216。圖7e圖示在已經(jīng)向N型區(qū)域220中注入LDD區(qū)域216之后的位單元200的示例。向犧牲柵極204的側(cè)面添加間隔物206。添加間隔物也可以包括蝕刻，該蝕刻可以去除底部屏障208中的一部分。在一些情況下，間隔物206可以位于底部屏障208上。在其它情況下，間隔物206可以位于襯底上。通過(guò)離子注入向N型區(qū)域220中注入616LDD區(qū)域218。間隔物206的寬度影響注入的電荷載流子向硅襯底中滲透多遠(yuǎn)。圖7f圖示在已經(jīng)在N型區(qū)域220中注入更多LDD區(qū)域218之后的位單元200。
[0053]添加氧化物226以包圍犧牲柵極240。圖7g圖示在已經(jīng)添加氧化物226之后的位單元200。
[0054]去除618犧牲柵極240。在去除犧牲柵極240之前添加光刻步驟(未示出)以防止頂部屏障212在去除犧牲柵極240時(shí)被去除。形成底座氧化物(或者頂部屏障)。如果該工藝具有在不同電壓下操作的邏輯器件，則形成更厚屏障用于在更高電壓器件中。在從其去除犧牲柵極240的相同表面上添加620高K層204。在先前被犧牲柵極占據(jù)的空間的剩余部分中在高K層204上面添加622金屬柵極202。認(rèn)為金屬柵極替換犧牲柵極。圖7h圖示在已經(jīng)添加控制柵極202和高K層從而替換犧牲柵極的除了高K層204之外的大部分之后的位單元200。
[0055]在用于生成位單元的工藝的另一版本(未示出)中，可以延遲添加浮置柵極210、頂部屏障208和底部屏障212直至在已經(jīng)完成所有離子注入之后。在襯底中形成淺溝槽隔離。掩模被用于注入體區(qū)域214和220以及注入暈環(huán)區(qū)域216、LDD區(qū)域218和任何VT調(diào)整注入。結(jié)合掩模，可以在添加犧牲柵極240和間隔物206之后添加注入中的一個(gè)或者多個(gè)注入以幫助定義襯底的如下區(qū)域，在這些區(qū)域中，注入將添加電荷載流子。
[0056]一旦完成所有注入，可以去除犧牲柵極240。如以上關(guān)于圖6描述的那樣添加底部屏障212、浮置柵極210和頂部屏障212。然后添加高K層204和替換金屬柵極202。[0057]圖8a圖示常規(guī)閃存器件。在常規(guī)閃存器件800a中，位單元860a用來(lái)存儲(chǔ)一條數(shù)據(jù)、例如邏輯I或者O。如果將結(jié)合許多其它相似位單元860來(lái)使用位單元860a，則稱為邏輯器件850a的第二器件被用來(lái)選擇待讀取的行。邏輯器件也稱為選擇器件并且通過(guò)相互電隔離一行位單元860來(lái)操作。字線控制柵極802a在閃存浮置柵極810a上的電荷將被讀取時(shí)具有向該字線控制柵極施加的電壓。位單元860a的溝道將根據(jù)浮置柵極810a上的電荷數(shù)量在向控制柵極802a施加電壓時(shí)激活或者不激活。在閃存位單元中，自對(duì)準(zhǔn)控制柵極802a與浮置柵極810a。
[0058]雖然閃存使用高K電介質(zhì)層804a以將控制柵極802a從浮置柵極810a隔離，但是閃存未使用高K電介質(zhì)層以將邏輯器件850a的選擇柵極852a從襯底隔離。相反，邏輯器件950a由常規(guī)Si02柵極氧化物854a構(gòu)成。
[0059]為了最小化位單元尺寸，閃存位單元使柵極堆860a比較高以最大化到浮置柵極的側(cè)壁電容耦合。對(duì)照而言，在位單元200中最小化柵極堆高度以保持堆高度與邏輯器件近似相同。具有與閃存型位單元相比的比較短的柵極堆高度避免由于通過(guò)增加?xùn)艠O堆高度引起的拓?fù)鋯?wèn)題而有必要修改該工藝。
[0060]圖Sb圖示根據(jù)一個(gè)示例實(shí)施例的存儲(chǔ)器器件。在存儲(chǔ)器器件800b中，位單元200用來(lái)存儲(chǔ)一條數(shù)據(jù)、例如邏輯I或者O。邏輯器件850b充當(dāng)選擇器件。邏輯器件850包括選擇柵極852a。選擇柵極852a被高K層856b和屏障854b從襯底和與位單元200的溝道區(qū)域234不同的溝道區(qū)域(未示出)隔離。高K層856b位于選擇柵極852b與屏障854b之間。屏障854b位于高K層856b與襯底之間?？梢栽贑MOS邏輯工藝中不使用附加工藝步驟與位單元200 —起創(chuàng)建邏輯器件。
[0061]附加考慮
[0062]公開(kāi)的實(shí)施例有益地允許一種具有減少的功率和尺寸要求的NVM位單元。位單元具有減少的功率和尺寸要求，因?yàn)樗梢允褂糜糜跇?gòu)造的22nm和更小的CMOS邏輯工藝來(lái)生產(chǎn)。另外，位單元否定了涉及到替換金屬柵極和高K電介質(zhì)屏障的柵極最后工藝的有害影響。添加覆蓋新浮置柵極的額外邏輯浮置和附加氧化物層防止位單元的在現(xiàn)有技術(shù)中由于工藝步驟的熱影響邏輯器件而出現(xiàn)的問(wèn)題。在工藝中的一點(diǎn)形成額外氧化物層，從而熱未影響工藝中的其它器件的性能。
[0063]另外，位單元避免記憶效應(yīng)問(wèn)題，這些問(wèn)題困擾如下現(xiàn)有位單元，這些位單元使用被高K屏障從晶體管溝道分離的替換金屬控制柵極。在位單元中，替換金屬柵極用作控制柵極，以控制分離邏輯浮置柵極上的電壓而不是充當(dāng)邏輯柵極本身。記憶效應(yīng)未發(fā)揮作用，因?yàn)榭偸窃陔妷罕３挚刂茤艠O，并且因此記憶效應(yīng)不會(huì)影響控制柵極。另外，帶有邏輯值的浮置柵極被氧化物屏障從高K層隔離，從而防止電荷恢復(fù)浮置柵極的邏輯狀態(tài)。
[0064]位單元具有廣泛適用性。例如位單元可以用作昂貴閃存的備選。閃存昂貴是因?yàn)樗枰獎(jiǎng)?chuàng)建大量附加工藝步驟，這些工藝步驟不是標(biāo)準(zhǔn)CMOS工藝的部分，并且它添加顯著數(shù)量的熱。對(duì)照而言，可以使用具有更少附加步驟的現(xiàn)有CMOS邏輯工藝來(lái)構(gòu)造位單元。另夕卜，由于位單元的差異，用來(lái)在相同襯底上實(shí)施閃存式存儲(chǔ)器的任何關(guān)聯(lián)邏輯器件也可以具有更有利的構(gòu)造、例如向邏輯器件中并入高K層。
[0065]閃存以大量浮置柵極到控制柵極電容(例如70%電容)為特征。這一電容的許多在浮置柵極的側(cè)壁上，這造成不能輕易地與高性能高K金屬柵極晶體管一起并入高柵極堆。對(duì)照而言，由于本說(shuō)明書(shū)的位單元可以通過(guò)增加位于淺溝槽隔離之上的浮置柵極和控制柵極的表面積來(lái)產(chǎn)生大量的控制柵極到浮置柵極電容(例如70%或者更高或者更低)，因此本發(fā)明的位單元可以實(shí)現(xiàn)閃存式電容而無(wú)需制造高柵極堆。
[0066] 在閱讀本公開(kāi)內(nèi)容時(shí)，本領(lǐng)域技術(shù)人員將通過(guò)這里的公開(kāi)的原理理解更多附加備選結(jié)構(gòu)和功能設(shè)計(jì)。因此，盡管已經(jīng)圖示和描述具體實(shí)施例和應(yīng)用，但是將理解公開(kāi)的實(shí)施例不限于這里公開(kāi)的精確構(gòu)造和部件?？梢栽谶@里公開(kāi)的方法和裝置的布置、操作和細(xì)節(jié)中進(jìn)行本領(lǐng)域技術(shù)人員將清楚的各種修改、改變和變化而未脫離在所附權(quán)利要求中定義的精神和范圍。
【權(quán)利要求】
1.一種非易失性存儲(chǔ)器位單元，包括: 包括源極、漏極和溝道區(qū)域的襯底； 在所述溝道區(qū)域上方的底部屏障； 在所述底部屏障上方的浮置柵極，所述浮置柵極覆蓋所述溝道區(qū)域并且部分地在由至少兩側(cè)上的非傳導(dǎo)材料構(gòu)成的淺溝槽隔離之上延伸； 頂部屏障，在所述浮置柵極上方并且連接到所述底部屏障，從而所述浮置柵極被所述頂部屏障和底部屏障的組合包圍； 電介質(zhì)層，包括具有比所述頂部屏障的介電常數(shù)更高的介電常數(shù)的材料，所述電介質(zhì)層覆蓋所述頂部屏障并且延伸過(guò)所述浮置柵極以至少部分地包圍所述頂部屏障、所述底部屏障和所述浮置柵極；以及 在所述電介質(zhì)層的至少部分上方的控制柵極，所述控制柵極至少部分地包圍所述頂部屏障、所述底部屏障和所述浮置柵極。
2.一種非易失性存儲(chǔ)器位單元，包括: 包括源極、漏極和溝道區(qū)域的襯底； 在所述溝道區(qū)域上方的底部屏障； 在所述底部屏障上方的 浮置柵極，所述浮置柵極覆蓋所述溝道區(qū)域； 在所述浮置柵極上方的頂部屏障； 電介質(zhì)層，包括具有比所述頂部屏障的介電常數(shù)更高的介電常數(shù)的材料，所述電介質(zhì)層覆蓋所述頂部屏障并且延伸過(guò)所述浮置柵極以至少部分地包圍所述頂部屏障、所述底部屏障和所述浮置柵極；以及 在所述電介質(zhì)層的至少部分上方的控制柵極，所述控制柵極至少部分地包圍所述頂部屏障、所述底部屏障和所述浮置柵極。
3.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中所述源極和漏極包括第一傳導(dǎo)性類型，并且所述溝道區(qū)域包括第二傳導(dǎo)性類型。
4.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中連接所述頂部屏障和所述底部屏障，從而所述浮置柵極被所述頂部屏障和底部屏障的組合包圍。
5.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中所述源極區(qū)域和所述漏極區(qū)域中的每個(gè)區(qū)域包括輕度摻雜漏極(LDD)注入?yún)^(qū)域。
6.根據(jù)權(quán)利要求5所述的非易失性存儲(chǔ)器位單元，其中所述LDD注入?yún)^(qū)域在所述電介質(zhì)層和所述控制柵極下面部分地延伸。
7.根據(jù)權(quán)利要求5所述的非易失性存儲(chǔ)器位單元，其中所述LDD注入?yún)^(qū)域在與所述電介質(zhì)層相鄰的、位于所述襯底上面的間隔物下面部分地延伸。
8.根據(jù)權(quán)利要求5所述的非易失性存儲(chǔ)器位單元，其中所述LDD注入?yún)^(qū)域自對(duì)準(zhǔn)到所述控制柵極，而所述控制柵極不自對(duì)準(zhǔn)到所述浮置柵極。
9.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中所述襯底包括絕緣體上硅(SOI)結(jié)構(gòu)，并且其中所述源極區(qū)域和所述漏極區(qū)域中的每個(gè)區(qū)域包括與所述溝道區(qū)域相反極性的體區(qū)域。
10.根據(jù)權(quán)利要求9所述的非易失性存儲(chǔ)器位單元，其中所述體區(qū)域在所述浮置柵極下面部分地延伸并且與所述溝道區(qū)域相鄰。
11.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中所述襯底包括體硅結(jié)構(gòu)，并且其中所述源極區(qū)域和所述漏極區(qū)域中的每個(gè)區(qū)域包括與所述溝道區(qū)域相反極性的阱區(qū)域。
12.根據(jù)權(quán)利要求11所述的非易失性存儲(chǔ)器位單元，其中所述阱區(qū)域在所述浮置柵極下面部分地延伸并且與所述溝道區(qū)域相鄰。
13.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中所述浮置柵極在由非傳導(dǎo)材料構(gòu)成的淺溝槽隔離之上部分地延伸。
14.根據(jù)權(quán)利要求13所述的非易失性存儲(chǔ)器位單元，其中在所述淺溝槽隔離之上的所述浮置柵極的表面積使得在所述浮置柵極和所述控制柵極之間的電容在60%與90%之間并且包含60%和90%。
15.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中所述控制柵極是金屬替換柵極。
16.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中所述控制柵極比所述浮置柵極更厚。
17.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中也在具有在1.5V以下的最大操作電壓的MOSFET中使用所述NVM單元中的所述高K電介質(zhì)。
18.根據(jù)權(quán)利要求2所述的非易失性存儲(chǔ)器位單元，其中所述溝道區(qū)域中的大多數(shù)電荷載流子通過(guò)經(jīng)過(guò)所述浮置柵極的注入來(lái)置于其中。
19.一種非易失性存儲(chǔ)器位單元，包括: 包括源極、漏極和溝道區(qū)域的襯底； 在所述溝道區(qū)域上方的底部屏障； 在所述底部屏障上方的浮置柵極，所述浮置柵極覆蓋所述溝道區(qū)域； 在所述浮置柵極上方的頂部屏障； 在所述頂部屏障上方并且比所述頂部屏障更窄的電介質(zhì)層，所述電介質(zhì)層包括具有比所述頂部屏障的介電常數(shù)更高的介電常數(shù)的材料；以及 在所述電介質(zhì)層的至少部分上方的控制柵極，所述控制柵極至少部分地被所述電介質(zhì)層包圍。
20.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器位單元，其中所述源極區(qū)域和所述漏極區(qū)域中的每個(gè)區(qū)域包括暈環(huán)注入?yún)^(qū)域。
21.根據(jù)權(quán)利要求20所述的非易失性存儲(chǔ)器位單元，其中所述暈環(huán)注入?yún)^(qū)域在所述底部屏障下面部分地延伸。
22.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器位單元，其中所述源極區(qū)域和所述漏極區(qū)域中的每個(gè)區(qū)域包括輕度摻雜漏極(LDD)注入?yún)^(qū)域。
23.根據(jù)權(quán)利要求22所述的非易失性存儲(chǔ)器位單元，其中所述LDD注入?yún)^(qū)域在與所述底部屏障相鄰的、位于所述襯底上面的間隔物下面部分地延伸。
24.根據(jù)權(quán)利要求19所述的非易失性存儲(chǔ)器位單元，其中所述浮置柵極在由非傳導(dǎo)材料構(gòu)成的淺溝槽隔離之上部分地延伸。
25.根據(jù)權(quán)利要求24所述的非易失性存儲(chǔ)器位單元，其中在所述淺溝槽隔離之上的所述浮置柵極的表面積使得在所述浮置柵極和所述控制柵極之間的電容至少為60%。
26.一種存儲(chǔ)器器件，包括:存儲(chǔ)器位單元，包括: 在襯底中的第一溝道區(qū)域上方的底部屏障， 在所述底部屏障上方的浮置柵極，所述浮置柵極覆蓋所述第一溝道區(qū)域， 在所述浮置柵極上方的頂部屏障， 覆蓋至少部分所述頂部屏障的電介質(zhì)層，所述電介質(zhì)層包括具有比所述頂部屏障的低介電常數(shù)更高的高介電常數(shù)的材料，以及 在所述電介質(zhì)層的至少部分上方的控制柵極；以及邏輯器件，包括: 在所述襯底中的第二溝道區(qū)域上方的屏障， 包括具有所述高介電常數(shù)的材料的電介質(zhì)層，以及 在所述電介質(zhì)層上方的選擇柵極。
27.一種制作非易失性存儲(chǔ)器位單元的方法，包括: 形成覆蓋溝道區(qū)域的底部屏障； 在所述底部屏障上方形成浮置柵極； 在所述浮置柵極上方形成頂部屏障； 注入電荷載流子以在所述襯底中形成源極和漏極，所述注入形成體區(qū)域； 添加覆蓋所述頂部屏障并且延伸過(guò)所述浮置柵極的犧牲柵極、由此至少部分地包圍所述頂部屏障、所述底部屏障和所述浮置柵極；` 注入向所述源極和所述漏極添加的電荷載流子，所述注入形成輕度摻雜漏極(LDD)注A ； 添加在所述襯底上方并且與所述犧牲柵極相鄰的間隔物； 注入向所述源極和所述漏極添加的電荷載流子，所述注入形成暈環(huán)注入； 在已經(jīng)添加所述間隔物之后去除所述犧牲柵極； 在所述間隔物之間添加電介質(zhì)層；并且 在所述電介質(zhì)層的至少部分上方添加替換金屬柵極。
【文檔編號(hào)】G11C11/34GK103782343SQ201280043909
【公開(kāi)日】2014年5月7日 申請(qǐng)日期:2012年7月17日 優(yōu)先權(quán)日:2011年7月26日
【發(fā)明者】A·W·霍施 申請(qǐng)人:美商新思科技有限公司