集成電路裝置以及用于對(duì)該集成電路裝置供電的方法相關(guān)專利申請(qǐng)案本申請(qǐng)案主張JamesMuha、TimWilson、DCSessions及YongYuenyongsgool的在2011年3月10日申請(qǐng)的題為“使用超低功率電壓調(diào)節(jié)器向源極偏壓電力域供電(UsingUltra-LowPowerVoltageRegulatortoSupplyPowertoaSource-BiasedPowerDomain)”的共同擁有的第61/451,202號(hào)美國(guó)臨時(shí)專利申請(qǐng)案的優(yōu)先權(quán)；所述案為所有目的特此以引用的方式并入本文中。技術(shù)領(lǐng)域本發(fā)明涉及電壓調(diào)節(jié)器，且更具體來(lái)說(shuō)涉及使用低電壓調(diào)節(jié)器來(lái)顯著地降低集成電路裝置的源極偏壓電力域中的待機(jī)、睡眠模式電流汲取。

背景技術(shù)：
集成電路裝置可通過(guò)將Vss電力軌電壓升高到高于集成電路襯底的主體(例如，阱、桶(tub)或襯底)電壓(有時(shí)稱為“虛擬接地”)而以電力方式更改其NMOS晶體管的閾值電壓。此技術(shù)通常用以降低集成電路裝置的歸因于亞閾值泄漏的電力消耗。通常，集成電路裝置將具有兩個(gè)或兩個(gè)以上獨(dú)立電壓域以為相應(yīng)核心邏輯電路(其間具有信號(hào)路徑)服務(wù)；這些電壓域中的一些可對(duì)虛擬接地起作用，且其他電壓域可對(duì)真實(shí)接地起作用。單獨(dú)的電壓電源可用以在多阱CMOS技術(shù)中連接至N-MOS及P-MOS主體區(qū)域。相對(duì)于主電源及接地電源的對(duì)這些電壓的修改被稱為阱偏壓(well-biasing)。這些電源可經(jīng)調(diào)制以提供反偏壓電壓，所述反偏壓電壓引起MOS裝置閾值電壓Vth的增大，從而減少亞閾值泄漏。反偏壓分接頭單元具有基本功能以提供對(duì)阱及/或襯底的存取，而獨(dú)立于其中的源極相連的晶體管。反偏壓分接頭單元為始終接通單元的阱提供電力，同時(shí)電力經(jīng)選通以用于保持雙態(tài)觸發(fā)器狀態(tài)，對(duì)具有緩沖器的門及始終接通緩沖器供電。反偏壓分接頭單元也提供阱存取，使得反偏壓可用于泄漏優(yōu)化。大量地降低在睡眠狀態(tài)中的集成電路裝置的電流的一種方式是將由標(biāo)準(zhǔn)單元使用的接地軌電壓升高到高于襯底電壓，通常稱為反偏壓。這會(huì)降低漏電流。降低睡眠狀態(tài)中的電流的另一方式是利用低電壓調(diào)節(jié)器，這是因?yàn)楸凰缮⒄{(diào)節(jié)的較低電壓就足以維持邏輯單元狀態(tài)。這不僅降低電壓調(diào)節(jié)器的偏壓電流而且降低支持性宏單元(類似能帶隙電壓參考)的偏壓電流。前述兩種技術(shù)不可組合，這是因?yàn)樵跇?biāo)準(zhǔn)單元處于反偏壓狀態(tài)中時(shí)，低電壓調(diào)節(jié)器不提供足夠高的電壓來(lái)維持足夠的噪聲余量。必須將正常電壓調(diào)節(jié)器用以維持足夠的噪聲余量。實(shí)施源極反偏壓的一個(gè)問(wèn)題在于跨越偏壓電路的有效電壓歸因于接地(共用源)電壓上升而減小，這又降低偏壓電路的可靠性。舉例來(lái)說(shuō)，在180納米技術(shù)中的源極偏壓電力域中，使接地軌(稱為虛擬接地)上升至大約0.6伏，因此有必要供應(yīng)1.8伏至電力軌以允許1.2伏的噪聲余量。當(dāng)前，此情況要求主要電壓調(diào)節(jié)器在操作中，這是因?yàn)?80納米技術(shù)中的低電壓調(diào)節(jié)器的輸出電壓(例如)僅為1.2伏，從而留下不足的僅0.6伏的噪聲余量。

技術(shù)實(shí)現(xiàn)要素：
因此，將需要使源極反偏壓電路在由低電壓調(diào)節(jié)器供電時(shí)保持與這些電路未被反偏壓時(shí)相同的用于噪聲余量的有效電壓。根據(jù)一實(shí)施例，一種耦合至具備源極反偏壓功能的電力域的低電壓調(diào)節(jié)器可包含：低電壓調(diào)節(jié)器，其共用端耦合至集成電路裸片中的能夠反偏壓的至少一個(gè)電力域的虛擬接地，輸入端耦合至電源電壓，以及輸出端耦合至所述至少一個(gè)電力域中的晶體管且供應(yīng)經(jīng)調(diào)節(jié)電壓至所述晶體管；以及真實(shí)接地，其耦合至所述集成電路裸片的襯底，其中在所述虛擬接地被相對(duì)于所述真實(shí)接地反偏壓而足以在給定工藝技術(shù)中將漏電流降低至可接受水平時(shí)，所述低電壓調(diào)節(jié)器的輸出電壓隨著虛擬接地電壓上升，以便在所述至少一個(gè)電力域的反偏壓期間維持施加至所述至少一個(gè)電力域中的所述晶體管的電壓實(shí)質(zhì)上相同。根據(jù)另一實(shí)施例，來(lái)自所述低電壓調(diào)節(jié)器的所述經(jīng)調(diào)節(jié)電壓大致為用于邏輯的正常操作電壓減去在所述虛擬接地處的足以在所述給定工藝技術(shù)中將所述漏電流降低至所述可接受水平的偏移電壓。根據(jù)另一實(shí)施例，針對(duì)180納米工藝技術(shù)，來(lái)自所述低電壓調(diào)節(jié)器的所述經(jīng)調(diào)節(jié)電壓大致為1.2伏。根據(jù)另一實(shí)施例，所述至少一個(gè)電力域是用相對(duì)于所述真實(shí)接地的足以在所述給定工藝技術(shù)中將漏電流降低至可接受水平的接地偏移電壓予以反偏壓。根據(jù)另一實(shí)施例，針對(duì)180納米工藝技術(shù)，所述接地偏移電壓約為0.6伏。根據(jù)另一實(shí)施例，所述真實(shí)接地是處于實(shí)質(zhì)上零(0)伏。根據(jù)另一實(shí)施例，所述低電壓調(diào)節(jié)器的偏壓電流約為100毫微安，其是針對(duì)180納米工藝技術(shù)的典型值。根據(jù)另一實(shí)施例，所述襯底為以空穴作為多數(shù)載流子的p型襯底。根據(jù)另一實(shí)施例，所述虛擬接地耦合至在所述p型襯底中制造的n-mos晶體管的源極。根據(jù)另一實(shí)施例，所述低電壓調(diào)節(jié)器用以在所述至少一個(gè)電力域的反偏壓期間對(duì)所述至少一個(gè)電力域供電。根據(jù)另一實(shí)施例，一種用于用低電壓調(diào)節(jié)器對(duì)具備源極反偏壓功能的電力域供電的方法可包含以下步驟：提供低電壓調(diào)節(jié)器，其共用端耦合至集成電路裸片中的能夠被反偏壓的至少一個(gè)電力域的虛擬接地，輸入端耦合至電源電壓，以及輸出端耦合至所述至少一個(gè)電力域中的晶體管且供應(yīng)經(jīng)調(diào)節(jié)電壓至所述晶體管；將真實(shí)接地耦合至所述集成電路裸片的襯底；以及使所述虛擬接地相對(duì)于所述真實(shí)接地反偏壓而足以在給定工藝技術(shù)中將漏電流降低至可接受水平，其中所述低電壓調(diào)節(jié)器的輸出電壓隨著虛擬接地電壓上升，以便在所述至少一個(gè)電力域的反偏壓的步驟期間維持到所述至少一個(gè)電力域中的所述晶體管的實(shí)質(zhì)上相同的電壓。根據(jù)所述方法的另一實(shí)施例，來(lái)自所述低電壓調(diào)節(jié)器的所述經(jīng)調(diào)節(jié)電壓大致為用于邏輯的正常操作電壓減去在所述虛擬接地處的足以在所述給定工藝技術(shù)中將所述漏電流降低至所述可接受水平的偏移電壓。根據(jù)所述方法的另一實(shí)施例，在反偏壓所述虛擬接地電壓的步驟期間，存在足以在所述給定工藝技術(shù)中將漏電流降低至可接受水平的接地偏移電壓。根據(jù)所述方法的另一實(shí)施例，所述真實(shí)接地處于實(shí)質(zhì)上零(0)伏。根據(jù)所述方法的另一實(shí)施例，所述低電壓調(diào)節(jié)器的偏壓電流約為100毫微安，其是針對(duì)180納米工藝技術(shù)的典型值。根據(jù)所述方法的另一實(shí)施例，所述襯底為以空穴作為多數(shù)載流子的p型襯底。根據(jù)所述方法的另一實(shí)施例，所述虛擬接地包含將在所述p型襯底中制造的n-mos晶體管的源極耦合至所述虛擬接地的步驟。根據(jù)所述方法的另一實(shí)施例，在所述至少一個(gè)電力域的反偏壓期間對(duì)所述至少一個(gè)電力域供電的步驟是用所述低電壓調(diào)節(jié)器進(jìn)行。附圖說(shuō)明通過(guò)參看結(jié)合附圖所考慮的以下描述，可獲取本發(fā)明的更完全的理解：圖1說(shuō)明根據(jù)本發(fā)明的特定實(shí)例實(shí)施例的集成電路裝置的一部分的示意性正視圖，其展示單獨(dú)的襯底及用以源極反偏壓集成電路裝置中的晶體管的源共用(接地)連接；圖2說(shuō)明標(biāo)準(zhǔn)電壓調(diào)節(jié)器的大幅簡(jiǎn)化示意圖；圖3說(shuō)明低電壓調(diào)節(jié)器的大幅簡(jiǎn)化示意圖；圖4說(shuō)明根據(jù)本發(fā)明的特定實(shí)例實(shí)施例所修改的低電壓調(diào)節(jié)器的大幅簡(jiǎn)化示意圖；圖5說(shuō)明根據(jù)本發(fā)明的特定實(shí)例實(shí)施例的用于源極偏壓電力域的低電壓調(diào)節(jié)器的示意圖；以及圖6說(shuō)明根據(jù)本發(fā)明的特定實(shí)例實(shí)施例的包含可切換主要電壓調(diào)節(jié)器及低電壓調(diào)節(jié)器的集成式電壓調(diào)節(jié)器的示意性方塊圖。盡管本發(fā)明易受各種修改及替代形式影響，但其特定實(shí)例實(shí)施例已在圖中展示且在本文中詳細(xì)描述。然而，應(yīng)理解，本文中對(duì)特定實(shí)例實(shí)施例的描述不欲將本發(fā)明限于本文所揭示的特定形式，相反，本發(fā)明將涵蓋如由所附權(quán)利要求書界定的所有修改及等效物。具體實(shí)施方式如果低電壓調(diào)節(jié)器的共用端(接地)連接至集成電路裸片的虛擬接地，則來(lái)自低電壓調(diào)節(jié)器的經(jīng)調(diào)節(jié)輸出電壓與經(jīng)反偏壓的虛擬接地電壓上升大約相同的量。因此，低電壓調(diào)節(jié)器的輸出將大致為用于邏輯的正常操作電壓減去接地偏移電壓。舉例來(lái)說(shuō)，在180納米工藝技術(shù)中，此電壓電平大約為1.8伏，其比0.6伏的虛擬接地高出約1.2伏。由于主要電壓調(diào)節(jié)器的偏壓電流是在1至2微安范圍內(nèi)，而針對(duì)典型的180納米工藝技術(shù)，低電壓調(diào)節(jié)器的偏壓電流可為100毫微安。因此，可通過(guò)以下操作來(lái)實(shí)現(xiàn)顯著的省電而不犧牲用于標(biāo)準(zhǔn)單元的足夠的噪聲余量：用低電壓調(diào)節(jié)器替換主要電壓調(diào)節(jié)器；修改集成電路設(shè)計(jì)，使得先前連接至真實(shí)接地的晶體管現(xiàn)在連接至虛擬接地，且將襯底分接頭連接至真實(shí)接地。可借此在睡眠或深睡眠狀態(tài)中消除若干微安的電流，同時(shí)維持足夠的噪聲余量。另外，可消除能帶隙電壓參考的偏壓電流，從而又節(jié)約若干微安?，F(xiàn)參看諸圖，其示意性地說(shuō)明特定實(shí)例實(shí)施例的細(xì)節(jié)。諸圖中的相似元件將用相似數(shù)字來(lái)表示，且類似元件將用具有不同小寫字母后綴的相似數(shù)字來(lái)表示。參看圖1，描繪根據(jù)本發(fā)明的特定實(shí)例實(shí)施例的集成電路裝置的一部分的示意性正視圖，其展示單獨(dú)的襯底及用以源極反偏壓集成電路裝置中的晶體管的源共用(接地)連接。集成電路裸片可包含p型襯底102，p型襯底102具有形成于其中的n-mos及p-mos晶體管。典型的n-mos晶體管包含n+源極106、柵極108以及n+漏極110。典型的p-mos晶體管包含p+漏極112、柵極114以及p+源極116。p-mos晶體管是制造于形成于p型襯底102中的n型阱120中。n+分接頭122是形成于n型阱120中，且通過(guò)金屬連接118耦合至VDD及p+源極116。與n-mos晶體管的n+源極106分離的p+分接頭104將p型襯底102耦合至真實(shí)接地128TGND連接，且n+源極106因此獨(dú)立地連接至虛擬接地130VGND連接。為了說(shuō)明清楚性，未展示絕緣氧化物。參看圖2，描繪標(biāo)準(zhǔn)電壓調(diào)節(jié)器的大幅簡(jiǎn)化示意圖。標(biāo)準(zhǔn)(主要)電壓調(diào)節(jié)器232具有連接至同一真實(shí)接地TGND連接128的共用軌，TGND連接128也耦合至p+(襯底)連接線104。調(diào)節(jié)器232的經(jīng)調(diào)節(jié)輸出電壓必須為給定工藝技術(shù)中(例如，180納米工藝技術(shù)中)的用于邏輯的正常操作電壓，此電壓電平大致為1.8伏以維持已被源極反偏壓以降低其中的電流的邏輯電路。電壓調(diào)節(jié)器232自己的操作使用大電流，由此限制電池壽命。參看圖3，描繪低電壓調(diào)節(jié)器的大幅簡(jiǎn)化示意圖。低電壓調(diào)節(jié)器334具有連接至同一真實(shí)接地TGND連接128的共用軌，TGND連接128也耦合至p+(襯底)連接線104。低電壓調(diào)節(jié)器334僅具有不足以維持已被源極反偏壓以降低其中的電流的邏輯電路的輸出電壓。參看圖4，描繪根據(jù)本發(fā)明的特定實(shí)例實(shí)施例所修改的低電壓調(diào)節(jié)器的大幅簡(jiǎn)化示意圖。低電壓調(diào)節(jié)器436具有連接至虛擬接地VGND連接130的共用軌，VGND連接130僅耦合至n+源極106。低電壓調(diào)節(jié)器436具有實(shí)質(zhì)上為用于邏輯的正常操作電壓減去接地偏移電壓的輸出電壓(例如，針對(duì)180納米工藝技術(shù)為1.2伏)。由于低電壓調(diào)節(jié)器436的輸出電壓參考虛擬接地VGND連接130而非真實(shí)接地TGND連接128，因此低電壓調(diào)節(jié)器436可參考n+源極106維持輸出電壓，所述輸出電壓實(shí)質(zhì)上提供參考真實(shí)接地TGND的正常操作電壓，從而維持已被源極反偏壓以降低其中的電流的邏輯電路。參看圖5，描繪根據(jù)本發(fā)明的教示的用于源極偏壓電力域的低電壓調(diào)節(jié)器的示意圖。存在至電壓調(diào)節(jié)器的兩個(gè)GND輸入端：稱為TGND的“真實(shí)接地”以及稱為VGND的“虛擬接地”。TGND連接128僅連接至襯底連接線以將襯底保持為盡可能接近零(0)伏。VGND連接130連接至各種晶體管漏極、柵極或源極，如由電壓調(diào)節(jié)器設(shè)計(jì)所指示，其設(shè)計(jì)并未涵蓋于本文中。輸出電壓VOUT是相對(duì)于VGND的，這是因?yàn)檎{(diào)節(jié)器436的電路僅連接至VGND而非TGND。因此，隨著VGND上升到高于零(0)伏，輸出電壓VOUT將類似地上升。參看圖6，描繪根據(jù)本發(fā)明的特定實(shí)例實(shí)施例的包含可切換主要電壓調(diào)節(jié)器及低電壓調(diào)節(jié)器的集成式電壓調(diào)節(jié)器的示意性方塊圖。集成式電壓調(diào)節(jié)器640可包含如本文先前所述的主要電壓調(diào)節(jié)器232及低電壓調(diào)節(jié)器436，及電壓導(dǎo)引開關(guān)642及644(例如，場(chǎng)效應(yīng)晶體管(FET)開關(guān))。直流電壓(功率)源646(例如，3伏電源、電池等)耦合至電壓導(dǎo)引開關(guān)642，且在分別處于正常操作或低功率反偏壓待機(jī)中時(shí)向主要電壓調(diào)節(jié)器232抑或低電壓調(diào)節(jié)器436供電。當(dāng)分別處于正常操作或低功率反偏壓待機(jī)狀態(tài)中時(shí)，另一電壓導(dǎo)引開關(guān)644將主要電壓調(diào)節(jié)器232抑或低電壓調(diào)節(jié)器436耦合至用于集成電路晶體管的VDD。預(yù)期且在本發(fā)明的范圍內(nèi)，主要電壓調(diào)節(jié)器232、低電壓調(diào)節(jié)器436以及電壓導(dǎo)引開關(guān)642及644可為分離的或集成至集成式電壓調(diào)節(jié)器640中。盡管已通過(guò)參考本發(fā)明的實(shí)例實(shí)施例描繪、描述且定義本發(fā)明的實(shí)施例，但這些參考并不暗示對(duì)本發(fā)明的限制，且不應(yīng)推導(dǎo)出此限制。所揭示的標(biāo)的物能夠在形式及功能上具有相當(dāng)大的修改、更改及等效物，如獲益于本發(fā)明的所屬領(lǐng)域的一般技術(shù)人員可設(shè)想。本發(fā)明描繪和描述的實(shí)施例僅為實(shí)例，且并未詳盡列舉本發(fā)明的范圍。