專利名稱：交叉點型電阻變化非易失性存儲裝置及其讀取方法
技術(shù)領(lǐng)域：
本發(fā)明涉及交叉點型電阻變化非易失性存儲裝置及其讀取方法，即涉及具有使用了所謂的電阻變化元件而構(gòu)成的交叉點型存儲單元的非易失性存儲裝置及其讀取方法。
背景技術(shù)：
近年來，具有使用了所謂的電阻變化元件而構(gòu)成的存儲單元的非易失性存儲裝置的研究開發(fā)在推進。所謂電阻變化元件，是指具有電阻值根據(jù)電信號而變化(在高電阻狀態(tài)與低電阻狀態(tài)之間轉(zhuǎn)變的)的性質(zhì)、能夠通過該電阻值的變化來存儲信息的元件。并且，關(guān)于采用電阻變化元件的存儲單元，其中一種具有所謂的交叉點構(gòu)造。在交叉點構(gòu)造中，在正交配置的位線與字線的交點位置上，由位線與字線夾持而構(gòu)成各存儲單元。近年來，開發(fā)出各種這樣的交叉點型的電阻變化非易失性存儲裝置(例如參照專利文獻 I、專利文獻2)。在專利文獻I中示出了將具有雙向性的可變電阻體用作交叉點構(gòu)造的存儲單元的非易失性存儲裝置。其中，示出了，為了降低非選擇存儲單元中流過的所謂的漏電流，而采用例如壓敏電阻(varistor)作為構(gòu)成存儲單元的雙向型非線性元件的情況，并公開了，在讀取時向選擇位線施加讀取電壓Vr、向選擇字線施加VSS、向非選擇字線與非選擇位線施加比讀取電壓Vr低的電壓、從而進行讀取的情況。在專利文獻2中也示出了一種非易失性存儲裝置，具有交叉點構(gòu)造的存儲單元陣列，其中，將由雙向性的可變電阻體與雙向型非線性元件構(gòu)成的存儲單元在平行布線的多個字線和與上述字線正交布線的多個位線的各個交點上配置成矩陣狀。其中公開的雙向型非線性元件的作用也被記載為，用于降低經(jīng)由非選擇存儲單元流過的所謂的漏電流。但是，由于漏電流量依賴于存儲單元陣列的陣列大小，因此如果增大陣列大小則無法忽略漏電流。針對這樣的課題，作為降低漏電流的方法，在專利文獻2中，公開了向非選擇字線及非選擇位線施加規(guī)定電壓的手段，從而能夠進行更加穩(wěn)定的讀取?，F(xiàn)有技術(shù)文獻專利文獻專利文獻I :日本特開2006 — 203098號公報(圖7)專利文獻2 :國際公開第2008/149493號
發(fā)明概要發(fā)明要解決的課題但是，在向非選擇字線等施加電壓的方法中，雖然能夠改善理論上的讀取余量(margin)，但是在采用流過電阻變化元件的電流相對于施加的電壓的變動而劇烈變化的存儲單元的交叉點型電阻變化非易失性存儲裝置中，施加的電壓的偏差帶來的影響較大，其結(jié)果是，存在考慮了電壓偏差的實際的讀取余量降低這樣的課題。發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明第一目的在于，提供一種使用了電流特性相對于電壓變動而言敏感的存儲單元的交叉點型電阻變化非易失性存儲裝置及其讀取方法，將考慮了施加電壓等電信號的偏差后的實際的讀取余量擴大，能夠?qū)崿F(xiàn)穩(wěn)定的讀取。并且，本發(fā)明第二目的在于，提供一種對于經(jīng)由非選擇單元流入選擇字線的電流的變化所引起的電磁噪聲(EMI)的產(chǎn)生這樣的問題、也能夠進行穩(wěn)定動作的交叉點型電阻變化非易失性存儲裝置及其讀取方法。解決課題的手段本發(fā)明的交叉點型電阻變化非易失性存儲裝置的一方式，具備交叉點型的存儲單元陣列，配置有多個具有電阻變化元件和雙向的電流控制元件的存儲單元，上述各存儲單元形成于在X方向上延伸的多個位線與在Y方向上延伸的多個字線之間的交點位置，上 述電阻變化元件通過施加極性不同的電壓而可逆地向低電阻狀態(tài)及高電阻狀態(tài)的至少2個狀態(tài)轉(zhuǎn)變，上述雙向的電流控制元件與上述電阻變化元件串聯(lián)連接，具有非線性的電流電壓特性；解碼器電路，從上述多個位線中選擇至少一個位線，從上述多個字線中選擇至少一個字線，從而從上述存儲單元陣列中選擇至少一個存儲單元；讀取電路，從所選出的存儲單元中讀取數(shù)據(jù)；第I電流源，供給第I定電流；以及控制電路，對從所選出的存儲單元的數(shù)據(jù)的讀取進行控制；上述控制電路對上述解碼器電路、上述讀取電路及上述第I電流源進行控制，以使得在上述讀取電路進行數(shù)據(jù)的讀取時，向由上述解碼器電路選出的位線即選擇位線施加第I電壓，向由上述解碼器電路選出的字線即選擇字線施加第2電壓，向未被上述解碼器電路選出的字線即非選擇字線供給上述第I定電流，上述第I電壓是從上述讀取電路輸出的用于讀取的電壓。發(fā)明效果本發(fā)明具有上述這樣的結(jié)構(gòu)，在交叉點型電阻變化非易失性存儲裝置中，具有將考慮了施加電壓等電信號的偏差后的實際的讀取余量擴大、能夠使讀取特性的穩(wěn)定性提高這樣的效果。并且，因為能夠抑制大的電流變化，從而還具有能夠使電流變化引起的電磁噪聲(EMI)降低這樣的效果。


圖I為單層及多層交叉點存儲單元的立體結(jié)構(gòu)圖。圖2為存儲單元的剖面結(jié)構(gòu)圖。圖3為存儲單元的剖面結(jié)構(gòu)圖。圖4為存儲單元的等價電路圖。圖5為存儲單元的I 一 V特性圖表。圖6為將存儲單元矩陣狀配置的存儲單元陣列的電路圖。圖7為對存儲單元陣列的陣列等價電路的展開說明圖。圖8為存儲單元陣列的簡化等價電路圖。圖9為說明非選擇線Hi - z時的讀取狀態(tài)的等價電路圖。圖10為存儲單元陣列的I 一 V特性圖表。圖11為向非選擇字線施加了電壓的情況下的等價電路圖。
圖12為存儲單元陣列的I 一 V特性圖表。圖13為本發(fā)明實施方式I的向非選擇字線施加了電流的情況下的等價電路圖。圖14為存儲單元陣列的I 一 V特性圖表。圖15為存儲單元陣列的I 一 V特性圖表。圖16A的(a)為表示相對于漏電流Ib_nw的Isel (LR)/Isel (HR)電流比的圖表，圖16A的(b)為表示相對于漏電流Ib_nw的讀出(sense)電流Isen的圖表。圖16B為存儲單元陣列的I 一 V特性圖表。圖17為將存儲單元層疊為2層構(gòu)造的情況下的存儲單元剖面結(jié)構(gòu)圖。圖18為說明存儲單元的圖標記的圖。·圖19為本發(fā)明實施方式的2層交叉點存儲單元陣列的剖面結(jié)構(gòu)圖。圖20為表示本發(fā)明實施方式I的存儲單元陣列的結(jié)構(gòu)的電路圖。圖21為表不圖20的存儲單兀陣列及其周邊電路的電路圖。圖22為表示將圖20的存儲單元陣列采用了多個的交叉點型電阻變化非易失性存儲裝置的主要部分的電路圖。圖23為表示本發(fā)明實施方式I的交叉點型電阻變化非易失性存儲裝置的結(jié)構(gòu)的電路圖。圖24為表示本發(fā)明實施方式I的字線控制系統(tǒng)周邊電路的一例的電路圖。圖25為表示構(gòu)成本發(fā)明實施方式I的讀取系統(tǒng)的周邊電路的一例的電路圖。圖26為表示本發(fā)明實施方式I的交叉點型電阻變化非易失性存儲裝置的讀取的序列的圖。圖27為本發(fā)明實施方式2的將存儲單元層疊為4層構(gòu)造的情況下的存儲單元剖面結(jié)構(gòu)圖。圖28為本發(fā)明實施方式2的8層交叉點存儲單元陣列的剖面結(jié)構(gòu)圖。圖29為表示本發(fā)明實施方式2的存儲單元陣列的結(jié)構(gòu)的電路圖。圖30為表示本發(fā)明實施方式2的字線控制系統(tǒng)周邊電路的一例的電路圖。
具體實施例方式首先，在對本發(fā)明的實施方式進行說明之前，參照附圖對本發(fā)明解決的課題進行詳細說明?！泊鎯卧臉?gòu)造與特性〕圖I的(a)是表示所謂的單層交叉點存儲單元陣列的立體結(jié)構(gòu)的圖。這里，圖示出在任意的一方向上平行地大量布線的字線(例如第2層布線)52、與字線52正交地在一方向上平行地大量布線的位線(例如第I層布線)53、以及在字線52和位線53的交差位置上配置而與字線52及位線53電連接的存儲單元51。圖I的(b)是表示所謂的多層交叉點存儲單元陣列的立體結(jié)構(gòu)的圖。這里，圖示出位線53配置在第I布線層(第I層位線53a)，在其上層，以與位線53正交的狀態(tài)將字線52配置在第2布線層(第I層字線52a)，進而在其上層，以與字線52正交的狀態(tài)將位線53配置在第3布線層(第2層位線53b)，進而在其上層，以與位線53正交的狀態(tài)將字線52配置在第4布線層(第2層字線52b)，進而在其上層，以與字線52正交的狀態(tài)將位線53配置在第5布線層(第3層位線53c)，以這種方式重重堆積的構(gòu)造。在字線52與位線53之間的各交點的位置上，由位線53與字線52夾持而構(gòu)成存儲單元51。這樣，可以知道，交叉點方式的存儲單元陣列是在布線的交點上形成存儲單元的簡單的結(jié)構(gòu)，并且通過將其在垂直方向上堆積，能夠不依靠微細化而實現(xiàn)單位面積的存儲單元的面積的縮小，因此成為適于高集成化的結(jié)構(gòu)。下面，以本發(fā)明者過去發(fā)明的多層交叉點存儲單元陣列為例，在具體構(gòu)成交叉點存儲單元陣列的基礎(chǔ)上，對新發(fā)現(xiàn)的課題進行說明?！泊鎯卧臉?gòu)造〕
圖2示出用于交叉點存儲單元陣列的存儲單元51的剖面結(jié)構(gòu)圖。存儲單元51具有將電阻變化元件10與電流控制元件29串聯(lián)連接的結(jié)構(gòu)，構(gòu)成I比特。構(gòu)成電阻變化元件10的電阻變化層將第I電阻變化層(在這里，是第I過渡金屬氧化物層)13和第2電阻變化層(在這里，是第2過渡金屬氧化物層)12層疊。在本實施方式中，作為其一例，將第I鉭氧化物層(第I電阻變化層13的一例)與第2鉭氧化物層(第2電阻變化層12的一例)層疊而構(gòu)成。該電阻變化元件10構(gòu)成為，在由氮化鉭(TaN)構(gòu)成的下部電極14的上層將氧不足型的第I鉭氧化物(Ta0x、0 <x<2.5)作為第I電阻變化層(構(gòu)成電阻變化層的第I區(qū)域)13進行層疊，向其上部界面照射300°C、200 W、20秒的氧等離子體，將由氧濃度比TaOx高的第2鉭氧化物(TaOy、x < y)構(gòu)成的第2電阻變化層(構(gòu)成電阻變化層的第2區(qū)域)12較薄地形成，在其上層層疊由鉬(Pt)構(gòu)成的上部電極11。這里，所謂氧不足型是指，氧量少于作為表現(xiàn)通常絕緣性的化學計量組成的金屬氧化物的組成、表現(xiàn)半導體的電氣特性的金屬氧化物的組成狀態(tài)。由第2鉭氧化物構(gòu)成的第2電阻變化層(以下稱為第2鉭氧化物層)12的氧含有率，比由第I鉭氧化物構(gòu)成的第I電阻變化層(以下稱為第I鉭氧化物層)13的氧含有率高。例如，作為化學計量組成的Ta2O5的氧含有率，氧占總原子數(shù)的比率(OATa +
O))為71.4%。因此，所謂氧不足型的鉭氧化物，氧含有率大于0%、小于71.4%。這里，電阻變化元件采用的過渡金屬氧化物的電阻值隨著氧含有率越大而越高。并且，上述換言之可以表述為，第2鉭氧化物層12的氧不足度比第I鉭氧化物層13的氧不足度少。所謂氧不足度，是指在各個過渡金屬中相對于構(gòu)成其化學計量組成的氧化物而言不足的氧的比例。例如，在過渡金屬為鉭(Ta)的情況下，化學計量氧化物的組成為Ta2O5，可以表現(xiàn)為Ta02.5。TaO2.5的氧不足度為0%。例如TaOh5組成的氧不足型的鉭氧化物的氧不足度是氧不足度=(2. 5 — 1.5)/2. 5 = 40%。并且，構(gòu)成第I及第2電阻變化層的金屬也可以采用鉭以外的過渡金屬。作為過渡金屬，可以使用鉭(Ta)、鈦(Ti)、鉿(Hf)、鋯(Zr)、鈮(Nb)、鎢(W)等。由于過渡金屬可以成為多個氧化狀態(tài)，因此能夠通過氧化還原反應實現(xiàn)不同的電阻狀態(tài)。例如，在使用鉭氧化物的情況下，在第I鉭氧化物層13的組成為TaOx的情況下X為O. 8以上I. 9以下，并且，在第2鉭氧化物層12的組成為TaOy且7比x的值大的情況下，可以確認使電阻變化層的電阻值穩(wěn)定而高速地變化。該情況下，第2鉭氧化物層12的膜厚優(yōu)選為Inm以上Snm以下。使用鉿氧化物的情況下，在作為第I電阻變化層13的一例的第I鉿氧化物層13的組成為HfOx的情況下X為O. 9以上I. 6以下，并且，在作為第2電阻變化層12的一例的第2鉿氧化物層12的組成為HfOy且7比X的值大的情況下，可以確認使電阻變化層的電阻值穩(wěn)定而高速地變化。該情況下，第2鉿氧化物層12的膜厚優(yōu)選為3nm以上4nm以下。并且，使用鋯氧化物的情況下，在作為第I電阻變化層13的一例的第I鋯氧化物層13的組成為ZrOx的情況下X為O. 9以上I. 4以下，并且，在作為第2電阻變化層12的一例的第2鋯氧化物層12的組成為ZrOy且y比X的值大的情況下，可以確認使電阻變化層的電阻值穩(wěn)定而高速地變化。該情況下，第2鋯氧化物層12的膜厚優(yōu)選為Inm以上5nm以下。如上所述，由電阻高且膜厚薄的第2電阻變化層和電阻低的第I電阻變化層的層疊結(jié)構(gòu)構(gòu)成電阻變化膜，從而施加于電阻變化元件的電壓能夠向電阻高的第2電阻變化層分配更多的電壓，更容易引起在第2電阻變化層中發(fā)生的氧化還原反應。
并且，構(gòu)成作為第I電阻變化層13的一例的第I過渡金屬氧化物層13的第I過渡金屬、與構(gòu)成作為第2電阻變化層12的一例的第2過渡金屬氧化物層12的第2過渡金屬，可以使用不同的材料。該情況下，優(yōu)選為，第2過渡金屬氧化物層12與第I過渡金屬氧化物層13相比氧不足度小、即電阻高。通過采用這樣的結(jié)構(gòu)，當電阻變化時在上部電極11及下部電極14間施加的電壓向第2過渡金屬氧化物層12分配更多的電壓，能夠更容易引起在第2過渡金屬氧化物層12中發(fā)生的氧化還原反應。并且，第I過渡金屬與第2過渡金屬采用彼此不同的材料的情況下，優(yōu)選為，第2過渡金屬的標準電極電位比第I過渡金屬的標準電極電位低?？梢哉J為，在電阻高的第2過渡金屬氧化物層12中形成的微小的(filament)中引起氧化還原反應從而其電阻值變化，因此發(fā)生電阻變化現(xiàn)象。例如，通過對第I過渡金屬氧化物層13使用氧不足型的鉭氧化物，對第2過渡金屬氧化物層12使用鈦氧化物(TiO2),從而能夠得到穩(wěn)定的電阻變化動作。鈦(標準電極電位=一 I. 63eV)與鉭(標準電極電位=一 O. 6eV)相比是標準電極電位低的材料。標準電極電位表示其值越高則越難以氧化的特性。通過對第2過渡金屬氧化物層12配置與第I過渡金屬氧化物層13相比標準電極電位低的金屬氧化物，從而在第2過渡金屬氧化物層12中更容易發(fā)生氧化還原反應。在本實施方式中，成為與第2電阻變化層12相接的電極的上部電極11使用鉬(Pt)，但是不限于鉬，優(yōu)選采用比構(gòu)成第I電阻變化層13的鉭(Ta)的標準電極電位及構(gòu)成下部電極14的氮化鉭(TaN)的標準電極電位高的材料。在滿足這樣的標準電極電位的條件的結(jié)構(gòu)的情況下，電阻變化在與由鉬(Pt)構(gòu)成的上部電極11相接的、由氧濃度更高的TaOy構(gòu)成的第2電阻變化層12中發(fā)生。在將上部電極11的電壓施加得比下部電極14的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向高電阻狀態(tài)變化，反之在將下部電極14的電壓施加得比上部電極11的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向低電阻狀態(tài)變化。電流控制元件29是在施加電壓的正負雙向上具有非線性的電流電壓特性的二極管元件，具有將由氮不足型氮化硅構(gòu)成的電流控制層22通過由氮化鉭(TaN)等構(gòu)成的下部電極23與上部電極21夾持的結(jié)構(gòu)。所謂雙向非線性的電流電壓特性是指，在雙向上流通電流，并且在規(guī)定的電壓范圍，電流控制元件29表現(xiàn)高電阻(截止)狀態(tài)，在與規(guī)定的電壓范圍相比電壓高的區(qū)域及電壓低的區(qū)域表現(xiàn)低電阻(導通)狀態(tài)。即，施加電壓的絕對值為規(guī)定值以下時，電流控制元件29表現(xiàn)高電阻(截止)狀態(tài)，比規(guī)定值大時，電流控制元件29表現(xiàn)低電阻(導通)狀態(tài)。
存儲單元51是用柱體(e 7 )27將電阻變化元件10與電流控制元件29串聯(lián)連接的存儲單元。通過柱體26，將電阻變化元件10的上部電極11與上部布線70(與位線53或字線52的任意一方對應)連接，通過柱體28，將電流控制元件29的下部電極23與下部布線71 (與位線53或字線52的任意另一方對應)連接。并且，在圖2中，電流控制元件29與電阻變化元件10的位置關(guān)系也可以上下顛倒。并且，存儲單元51也可以是圖3所示的省略柱體27的結(jié)構(gòu)。并且，也可以是省略柱體26及柱體28的任意一方或雙方的結(jié)構(gòu)。圖3為表示構(gòu)成本發(fā)明實施方式的多層結(jié)構(gòu)的存儲單元陣列的交叉點型電阻變 化非易失性存儲裝置的存儲單元51的剖面結(jié)構(gòu)的圖。存儲單元51通過將由氮化鉭(TaN)構(gòu)成的第I電極23、由氮不足型氮化硅構(gòu)成的電流控制層22、由TaN構(gòu)成的第2電極21、由氧不足型鉭氧化物(TaOx)構(gòu)成的第I電阻變化層13、由將第I電阻變化層13在氧等離子體環(huán)境中氧化而形成的比TaOx氧濃度高的TaOy(X < y)構(gòu)成的第2電阻變化層12、由鉬(Pt)構(gòu)成的第3電極11依次層疊的結(jié)構(gòu)而構(gòu)成。在存儲單元51的下層，配置由鋁(Al)構(gòu)成的下部布線71，該下部布線71與存儲單元51的第I電極23通過第I柱體28連接。另一方面，在存儲單元51的上層，配置由鋁(Al)構(gòu)成的上部布線70，該上部布線70與存儲單元51的第3電極11通過第3柱體26連接。并且，下部布線71與上部布線70以相互正交的方式配置。在該結(jié)構(gòu)中，通過第I電極23、電流控制層22和第2電極21構(gòu)成電流控制元件29，通過第2電極21、第I電阻變化層13、第2電阻變化層12和第3電極11構(gòu)成電阻變化元件10。S卩，存儲單元51具有通過施加極性不同的電壓而能夠在低電阻狀態(tài)及高電阻狀態(tài)的至少2個狀態(tài)之間可逆地轉(zhuǎn)變的電阻變化元件10，以及與該電阻變化元件10串聯(lián)連接的電流控制元件29。這里，第2電極21兼用各自一方的電極。并且，在該存儲單元結(jié)構(gòu)中，如以圖2的結(jié)構(gòu)進行說明的那樣，在與由標準電極電位比第I電阻變化層13的構(gòu)成材料即鉭以及與電阻變化元件10的下部電極相當?shù)牡?電極21的構(gòu)成材料即TaN都高的材料(在這里為鉬(Pt))構(gòu)成的第3電極相接、且由氧濃度比第I電阻變化層13高的TaOy構(gòu)成的第2電阻變化層12中發(fā)生電阻變化。在將上部布線70的電壓施加得比下部布線71的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向高電阻化方向變化，反之在將下部布線71的電壓施加得比上部布線70的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向低電阻化方向變化。即，電阻變化元件10中，將第2電極、第3電極以及它們夾持的第I電阻變化層13、第2電阻變化層12在Z方向(層疊方向)上依次配置，從第2電極看向第3電極方向的結(jié)構(gòu)與從第3電極看向第2電極方向的結(jié)構(gòu)具有非對稱性，具有當以第2電極為基準向第3電極施加規(guī)定電壓以上的電壓時向高電阻狀態(tài)變化、當以第3電極為基準向第2電極施加規(guī)定電壓以上的電壓時向低電阻狀態(tài)變化的特性。圖4是表示與電阻變化元件10的結(jié)構(gòu)對應的連接關(guān)系的電路圖，即示出了與存儲單元51對應的等價電路圖?！泊鎯卧奶匦浴辰又?，參照圖5對存儲單元51的動作進行說明。圖5是對于具有圖2的結(jié)構(gòu)的存儲單元51、以與下部布線71相比上部布線70成為高電壓的極性為正而施加了電壓的情況下的電壓與電流的關(guān)系的實測特性圖。最初，假設(shè)存儲單元51為高電阻狀態(tài)。對于存儲單元51，若從施加電壓OV起緩慢施加與上部布線70相比下部布線71成為高電位的負極性的電壓，則從C點開始流出電流，電阻變化元件開始從高電阻狀態(tài)向低電阻狀態(tài)變化。進而在直到A點為止向負方向施加電壓，根據(jù)施加電壓而劇烈地進行低電阻化。其后，保持低電阻狀態(tài)而在施加電壓成為OV為止緩慢施加電壓。A點由在低電阻化時流過電阻變化元件的電流的值決定。然后，對于存儲單元51，若施加與下部布線71相比上部布線70成為高電位的正極性的電壓，則從D點開始流出電流，在與低電阻狀態(tài)的到達電壓(A點)大致點對稱的點即B點，電阻變化元件開始從低電阻狀態(tài)向高電阻狀態(tài)變化。并且，若直到E點為止進行施加，貝U雖然可以看到電流增加，但若此后降低施加電壓，則與提高施加電壓時相比電流變小，因此可知向高電阻狀態(tài)變化。S卩，圖5所示的實測數(shù)據(jù)，示出了雙向性的電阻變化特性，即，對于具有圖2的結(jié)構(gòu)·的存儲單元51，當以上部布線70的電壓為基準使下部布線71的電壓升高到規(guī)定電壓VLth(C點)以上時向低電阻狀態(tài)變化，當以下部布線71的電壓為基準使上部布線70的電壓升高到規(guī)定電壓VHth (B點)以上時向高電阻狀態(tài)變化，并且，示出了低電阻狀態(tài)的施加電壓(A點)和向高電阻狀態(tài)的變化開始電壓(B點)具有成為大致點對稱的電壓及電流的關(guān)系。并且，在本存儲單元51中，在從高電阻狀態(tài)向低電阻狀態(tài)變化時，低電阻狀態(tài)的電阻值向低電阻值(A點)變化，該低電阻值(A點)對應于以能在電阻變化元件10中進行電阻變化的規(guī)定電壓(絕對值為VLth以上的電壓)而流過電阻變化元件10的電流值的大小。并且，示出了低電阻狀態(tài)的施加電壓及電流(A點)和向高電阻狀態(tài)的變化開始電壓及電流(B點)相對于原點大致點對稱的特性，因此，高電阻化電壓及電流與低電阻化電壓及電流絕對值相同(極性相反)，并且需要通過絕對值為低電阻化電壓及電流以上的電壓及電流進行驅(qū)動。S卩，為了進行穩(wěn)定的電阻變化動作，在低電阻化中以規(guī)定的電流值進行電流限制而獲得規(guī)定的低電阻狀態(tài)，另一方面，在高電阻化中，需要施加與低電阻化反向的電壓，進行比低電阻化時更多的電流驅(qū)動，從而實現(xiàn)穩(wěn)定的電阻變化。并且，即使向存儲單元51施加電壓，低電阻化時(即在高電阻狀態(tài)下)從OV到C點的電壓區(qū)間以及高電阻化時(即在低電阻狀態(tài)下)從OV到D點的電壓區(qū)間也是不顯著地流過電流的電壓帯。C點、D點對應于電流控制元件29的閾值電壓(以下稱為VF)和電阻變化元件10的電阻變化電壓的合計電壓。優(yōu)選為，在交叉點存儲單元陣列中，向選擇存儲單元施加該合計電壓以上的電壓，對非選擇存儲單元，以工作點來到該C點與D點之間的方式進行控制而減弱向非選擇存儲單元的漏電流，進行交叉點存儲單元陣列的讀取、寫入的動作?！步徊纥c存儲單元陣列與陣列等價電路〕接著，對交叉點存儲單元陣列的陣列等價電路進行說明。與圖I同樣地，將存儲單元51按矩陣狀配置的存儲單元陣列I的電路圖在圖6中示出。在圖6中，24是η個布線平行配置的字線，25是與字線非接觸地正交的m個布線平行配置的位線。將電阻變化元件10與電流控制元件29串聯(lián)連接的存儲單元51位于字線24與位線25的各個交點，電阻變化元件10的一端與對應的位線25連接，電流控制元件29的一端與對應的字線24連接。S卩，圖6的存儲單元陣列1，由在位線方向上排列η個存儲單元51、在字線方向上排列m個存儲單元51的、(nXm)個存儲單元51構(gòu)成。圖7是用于說明對存儲單元陣列的陣列等價電路的展開的、示意性地表現(xiàn)以選擇位線和選擇字線為基準而在其間構(gòu)成的選擇存儲單元和非選擇存儲單元的連接關(guān)系的、所謂的選擇視點結(jié)構(gòu)圖。圖6中的選擇存儲單元30與選擇位線BLl和選擇字線WLl連接。圖7為圖6的等價電路，是將圖6的結(jié)構(gòu)分為選擇存儲單元30和非選擇存儲單元組進行說明的圖。選擇存儲單元30將其一端與選擇位線BLl連接、另一端與選擇字線WLl連接。其它的大量非選 擇存儲單元表示為(I)將存儲單元51的一端與選擇位線BLl連接的(η — I)個第I非選擇存儲單元組190 ；(2)將存儲單元51的一端與選擇字線WLl連接的(m — I)個第3非選擇存儲單元組192 ; (3)經(jīng)由大量非選擇字線組而與第I非選擇存儲單元組190的存儲單元51的另一端連接、經(jīng)由大量非選擇位線組而與第3非選擇存儲單元組192的存儲單元51的另一端連接的(η — I) X (m — I)個第2非選擇存儲單元組191。并且，在本說明書中，作為省略標記，將位線也記為“BL”，將字線也記為“WL”。第I非選擇存儲單元組190的I個存儲單元51的另一端與(m — I)個第2非選擇存儲單元組191的存儲單元51的一端連接。該第I非選擇存儲單元組190與第2非選擇存儲單元組191的關(guān)系的結(jié)構(gòu)存在(η - I)個。第3非選擇存儲單元組192的I個存儲單元51的另一端與(η — I)個第2非選擇存儲單元組191的存儲單元51的另一端連接。該第3非選擇存儲單元組192與第2非選擇存儲單元組191的關(guān)系的結(jié)構(gòu)存在(m — I)個。第I非選擇存儲單元組190的I個存儲單元51與第2非選擇存儲單元組191的Cm - I)個存儲單元51相連接的狀態(tài)在第I非選擇存儲單元組190與第2非選擇存儲單元組191之間存在多個同樣的關(guān)系，因此非選擇字線組的各節(jié)點為大致相同的電壓。并且，第3非選擇存儲單元組192的I個存儲單元51與第2非選擇存儲單元組191的(η — I)個存儲單元51相連接的狀態(tài)在第3非選擇存儲單元組192與第2非選擇存儲單元組191之間存在多個同樣的關(guān)系，因此非選擇位線組的各節(jié)點為大致相同的電壓。因此，圖7所示的等價電路能夠簡化為，使非選擇字線組的全部節(jié)點為I個并使非選擇位線組的全部節(jié)點為一個。這樣簡化的等價電路如圖8所示。在圖8中，選擇存儲單元30的一端與選擇位線BLl連接，另一端與選擇字線WLl連接。第I非選擇存儲單元193與第I非選擇存儲單元組190等價，并聯(lián)數(shù)為(η — I)個。第2非選擇存儲單元194與第2非選擇存儲單元組191等價，并聯(lián)數(shù)為(η — I) X Cm -
I)個。第3非選擇存儲單元195與第3非選擇存儲單元組192等價，并聯(lián)數(shù)為(m — I)個。上述第I非選擇存儲單元193、第2非選擇存儲單元194、第3非選擇存儲單元195串聯(lián)連接。不與第2非選擇存儲單元194連接的第I非選擇存儲單元193的另一個端子與選擇位線BLl連接,不與第2非選擇存儲單元194連接的第3非選擇存儲單元195的另一個端子與選擇字線WLl連接。設(shè)將第I非選擇存儲單元193與第2非選擇存儲單元194連接的中間節(jié)點為非選擇字線NSWL，設(shè)將第2非選擇存儲單元194與第3非選擇存儲單元195連接的中間節(jié)點為非選擇位線NSBL。
如以上這樣，表示圖6所示的交叉點存儲單元陣列的選擇存儲單元與非選擇存儲單元之間的關(guān)系的等價電路如圖8所示。以下，對于交叉點存儲單元陣列的任意的選擇存儲單元的讀取特性，與選擇存儲單元的I 一 V特性一起，也會觸及經(jīng)由非選擇存儲單元的所謂的漏電流相關(guān)的I一V特性。關(guān)于相對于這樣的存儲單元陣列的I 一V特性的說明，今后為了簡化而使用圖8的等價電路進行說明?！沧x取時的等價電路與I一 V特性〕接著，使用圖8的等價電路，對以往的讀取動作及其特性使用圖9和圖10進行說明。圖9為表示對于圖8的存儲單元陣列的等價電路、在非選擇字線及非選擇位線為高阻抗狀態(tài)(以下記為Hi - z狀態(tài))下、通過讀出放大器讀取I比特的選擇存儲單元的情況 下的狀態(tài)的狀態(tài)構(gòu)成圖。在圖9中，197為讀取時的讀出用電源，該讀出用電源197生成電壓VSA作為用于讀取的電壓(讀出電壓)。196是一端與讀出用電源197連接、另一端與選擇位線BLl連接的電流檢測電路，該電流檢測電路196是所謂的判別選擇存儲單元為O數(shù)據(jù)或I數(shù)據(jù)的讀出放大器。選擇字線WLl與地(GND)電壓OV電連接。設(shè)將第I非選擇存儲單元193與第2非選擇存儲單元194連接的非選擇字線(WL)組為NW點，其狀態(tài)為Hi — z。將第2非選擇存儲單元194與第3非選擇存儲單元195連接的非選擇位線(BL)組的狀態(tài)同樣為Hi — z。當然，選擇存儲單元30的一端與選擇位線BLl連接,另一端與選擇字線WLl連接。此外，在向圖9的選擇位線BLl施加讀出用電源197的電壓VSA(假設(shè)電流檢測電路196的阻抗非常接近于O Ω )、向選擇字線WLl施加GND的狀態(tài)下，在選擇存儲單元30中從選擇位線BLl朝向選擇字線WLl流過電流Isel，在第I非選擇存儲單元193中流過從選擇位線BLl流入的電流Ib_nw,在第2非選擇存儲單元194及第3非選擇存儲單元195中流過向選擇字線WLl流出的電流Inw_w,在電流檢測電路196中流過將向上述選擇存儲單元30流過的電流Isel與向上述第I非選擇存儲單元193流過的電流Ib_nw合計起來的電流Isen，在GND端子流過將向上述選擇存儲單元30流過的電流Isel與向第2非選擇存儲單元194及第3非選擇存儲單元195流過的電流Inw_w合計起來的電流Iswl。即，流過電流檢測電路196的讀出電流Isen用以下的式I表示。Isen = Isel + Ib_nw · 式 I流入GND端子的電流Iswl用以下的式2表示。Iswl = Isel + Inw_w · 式 2這里，由于非選擇WL組與非選擇BL組均為Hi — z狀態(tài)，成為 Ib_nw = Inw_w · · 式 3，因此,讀出電流Isen與GND電流Iswl的大小相同。這里，在認為存儲單元陣列的規(guī)模為同一位線上的比特數(shù)是128bit (η = 128)、同一字線上的比特數(shù)為1024bit (m = 1024)的情況下，圖9中的各非選擇存儲單元的比特數(shù)為，第I非選擇存儲單元193為η— I = 127個，第2非選擇存儲單元194為(η — I) XCm - I) = 127X 1023個，第3非選擇存儲單元195為m — I = 1023個。本存儲單元陣列的電壓電流特性(I - V特性)在圖10中示出。在圖10中，橫軸為施加于各單元的電壓，縱軸為流過各單元的電流。特性線為流過選擇存儲單元30的電流Isel、流過第I非選擇存儲單元193的電流Ib_nw、流過第2非選擇存儲單元194及第3非選擇存儲單元195的電流Inw_w，分別描繪了表示出電阻變化元件的電阻狀態(tài)為高電阻狀態(tài)(HR)和低電阻狀態(tài)(LR)的2狀態(tài)(在非選擇存儲單元中，表示其全部電阻變化元件的電阻狀態(tài)為高電阻的情況和低電阻的情況的2種狀態(tài))的計6個。作為一例，假設(shè)這里的電阻變化元件的高電阻狀態(tài)的電阻值比低電阻狀態(tài)的電阻值高I位數(shù)。此外，選擇存儲單元為低電阻狀態(tài)(LR)的情況用白三角表示，選擇存儲單元為高電阻狀態(tài)(HR)的情況用白圓表示，非選擇存儲單元全部為低電阻狀態(tài)(LR)的情況的Ib_nw以及Inw_w用黑三角表示,非選擇存儲單元全部為高電阻狀態(tài)(HR)的情況的Ib_nw以及Inw_w用黑圓表示。圖10所示的各特性線是在以下的條件下作成的。即，選擇存儲單元30的特性，在讀出電壓為VSA時，在電阻變化元件的電阻值為高電阻狀態(tài)的情況下為Isel (HR)，在低電阻狀態(tài)的情況下為Isel(LR)。并且，關(guān)于第I非選擇存儲單元193的特性，在選擇位線BLl的施加電壓為VSA的情況下，對于使非選擇WL組(NW點)的電壓從O變化為VSA的情況下的在第I非選擇存儲單元193中流過的電流Ib_nw，分別表示第I非選擇存儲單元193的全部電阻變化元件為高電阻狀態(tài)(HR)的情況和低電阻狀態(tài)(LR)的情況。關(guān)于將第2非選擇·存儲單元194與第3非選擇存儲單元195組合考慮的特性，以選擇字線WLl的電壓OV為基準，對于使非選擇WL組(NW點)的電壓從O變化為VSA的情況下的在第2非選擇存儲單元194和第3非選擇存儲單元195中流過的電流Inw_w，分別表示全部電阻變化元件為高電阻狀態(tài)(HR)的情況和低電阻狀態(tài)(LR)的情況。即，非選擇存儲單元的特性表示以選擇位線BLl或選擇字線WLl的電壓為基準而使非選擇字線組(NW點)的電壓變化的情況。在本特性中，對于流過非選擇存儲單元的電流Ib_nw和Inw_w,由于非選擇WL組及非選擇BL組為Hi - z而成為Ib_nw = Inw_w,因此基于圖10的I 一 V特性的工作點成為特性Ib_nw和特性Inw_w的交點位置,其電流量在全部的非選擇存儲單元的電阻變化元件為高電阻狀態(tài)(HR)的情況下成為Ib_nwl，另一方面，在全部的非選擇存儲單元的電阻變化元件為低電阻狀態(tài)(LR)的情況下成為Ib_nw2。這里，Ib_nwl和Ib_nw2與圖中的Ihz大致相等。即，選擇存儲單元30的電流Isel在電阻變化元件為高電阻狀態(tài)的情況下為Isel(HR)，另一方面，在電阻變化元件為低電阻狀態(tài)的情況下為Isel (LR)，而流過非選擇存儲單元的電流則根據(jù)非選擇存儲單元的電阻變化元件的電阻狀態(tài)而變動，大多成為大致Ihz，為Isel (HR)的10倍以上。因此，根據(jù)上述式1，電流檢測電路196的讀出電流Isen，在選擇存儲單元30的電阻變化元件為高電阻狀態(tài)并且非選擇存儲單元的電阻變化元件全部為低電阻狀態(tài)的情況下成為Isel (HR) + Ib_nw2，另一方面，在選擇存儲單元30的電阻變化元件為低電阻狀態(tài)并且非選擇存儲單元的電阻變化元件全部為高電阻狀態(tài)的情況下成為Isel (LR)+ Ib_nwl。在圖10的例中，選擇存儲單元30的電流Isel的低電阻狀態(tài)的電流Isel (LR)相對于高電阻狀態(tài)的電流Isel (HR)的比率為3. 2倍，而讀出電流Isen的電流(Isel (LR) + Ib_nwl)相對于電流(Isel (HR) + Ib_nw2)的比率為I. I倍，可知降低為僅選擇存儲單元的讀出電流比率的約3分之I。另外，讀出電流Isen的電流比率，是選擇存儲單元的電阻變化元件為高電阻狀態(tài)和低電阻狀態(tài)時的讀出電流Isen的電流比率的最差值，與交叉點型電阻變化非易失性存儲裝置的讀取余量相當。
這樣，在非選擇WL組與非選擇BL組均為Hi — z狀態(tài)的情況下，通過電流檢測電路196判定并讀取選擇存儲單元30的電阻狀態(tài)，可以說效率非常差?！卜沁x擇WL偏置引起的讀取效率的提高與課題〕在專利文獻2中，在讀取時，作為提高讀取效率的措施，公開有向非選擇WL組和非選擇BL組分別進行電壓施加的情況。但是，由于在讀取動作中選擇存儲單元30的電流量通過與位線側(cè)連接的電流檢測電路196進行判別，因此從希望流向電流檢測電路196的電流Isen的大部分成為選擇存儲單元3 0的電流Isel的觀點看，因此使經(jīng)由第I非選擇存儲單元193從選擇位線BLl流出的漏電流Ib_nw減少即可。因此，為了讀取的效率化的向非選擇線的電壓僅對第I非選擇存儲單元193的非選擇WL組施加即可。相對于圖9的讀取的等價電路，為了實現(xiàn)讀取的效率化而向非選擇字線施加電壓的情況的等價電路在圖11中示出。在圖11中，198為非選擇字線用電源，該非選擇字線用電源198與非選擇WL組(NW點)連接，生成電壓VNW。其它構(gòu)成要素以及存儲單元陣列的規(guī)模與圖9相同而省略說明。非選擇字線用電源198的電壓VNW在讀出用電源197的電壓VSA以下。S卩，成為VNW 芻 VSA。接著，圖11的等價電路中的讀取時的電壓電流特性(I 一 V特性)在圖12中示出。在圖12中，橫軸為向各單元施加的電壓，縱軸為流過各單元的電流，所記載的特性線與圖10相同。但是，由于從非選擇字線用電源198向非選擇WL組(NW點)施加電壓VNW，因此本圖的特性線與圖10工作點不同。對于選擇存儲單元30而言，通過與圖9相同的偏置狀態(tài)，單元電流Isel在電阻變化元件的電阻值為高電阻狀態(tài)的情況下成為Isel (HR)，在低電阻狀態(tài)的情況下成為Isel(LR)。此外，圖12所示的第I非選擇存儲單元193的特性線和將第2非選擇存儲單元194和第3非選擇存儲單元195組合考慮的特性線與圖10相同。即，以NW點分離的兩個組的非選擇存儲單元特性線表示以選擇位線BLl或選擇字線WLl的電壓為基準而改變非選擇字線組(NW點)的電壓的情況。在圖12中，關(guān)于流過非選擇存儲單元的電流Ib_nw與Inw_w,由于非選擇字線用電源198與非選擇WL組(NW點)連接，施加電壓VNW，因此，電流Ib_nw與電流Inw_w的工作點成為從圖10所示的非選擇WL組為Hi - z的情況下的上述工作點向高電壓側(cè)偏移后的點。即，電流Ib_nw與電流Inw_w的工作點處的電流，在全部的非選擇存儲單元的電阻變化元件為高電阻狀態(tài)(HR)的情況下分別成為Ib_nwl、Inw_wl,另一方面,在全部的非選擇存儲單元的電阻變化元件為低電阻狀態(tài)(LR)的情況下分別成為Ib_nw2、Inw_w2。這里，Ib_nwl與Ib_nw2的值大致相等。從電流檢測電路196經(jīng)由選擇BL向非選擇存儲單元的電流，由于向非選擇字線組(NW點)施加電壓VNW，因此流過第I非選擇存儲單元193的電流為Ib_nw。S卩，流過選擇存儲單元30的電流Isel在電阻變化元件為高電阻狀態(tài)的情況下為Isel (HR)，在低電阻狀態(tài)的情況下為Isel (LR)，而流過非選擇存儲單元的電流則根據(jù)非選擇存儲單元的電阻變化元件的電阻狀態(tài)而變動，成為Ib_nwl以上Ib_nw2以下。因此，根據(jù)上述式1，電流檢測電路196的讀出電流Isen，在選擇存儲單元30的電阻變化元件為高電阻狀態(tài)并且非選擇存儲單元的電阻變化元件全部為低電阻狀態(tài)的情況下成為Isel (HR) +Ib_nw2，另一方面，在選擇存儲單元30的電阻變化元件為低電阻狀態(tài)并且非選擇存儲單元的電阻變化元件全部為高電阻狀態(tài)的情況下成為Isel (LR) + Ib_nwl0選擇存儲單元30的電流Isel的低電阻狀態(tài)的電流(Isel (LR))相對于高電阻狀態(tài)的電流(Isel (HR))的比率為3. 2倍，而讀出電流Isen的電流(Isel (LR) + Ib_nwl)相對于電流(Isel (HR) +Ib_nw2)的比率為I. 98倍，僅為約3分之2的降低。這樣，與圖9、圖10所示的非選擇WL組與非選擇BL組均為Hi — z狀態(tài)的情況相比(該情況下，讀出電流Isen的電流比率為I. I倍)，可以得知，在向非選擇字線組(NW點)施加電壓的結(jié)構(gòu)中(該情況下，因為讀出電流Isen的電流比率為I. 98倍)，讀出電流Isen的電流比率優(yōu)化了 2倍左右。即，根據(jù)向非選擇字線組施加電壓的專利文獻2的方法，確實可以改善理論上的讀取余量。但是，向非選擇字線組(NW點)施加電壓的結(jié)構(gòu)，以施加電壓VNW在各種情況下都實現(xiàn)穩(wěn)定化為前提，但是通常由于電路元件的制造偏差及外部電源噪聲引起的偏差，電壓 VNW發(fā)生變動。假設(shè)電壓VNW的I成左右發(fā)生變動，則如圖12所示，以VNW為中心以擺幅AVNW變動。此時,非選擇存儲單元電流Inw_w變動Ib_nw在全部的非選擇存儲單元的電阻變化元件為高電阻狀態(tài)(HR)的情況下成為(Isel (HR) + Ib_nw3)以上(Isel (HR) + Ib_nw4)以下，在全部的非選擇存儲單元的電阻變化元件為低電阻狀態(tài)(LR)的情況下成為(Isel (LR)+ Ib_nw3)以上(Isel (LR) + Ib_nw4)以下。因此，根據(jù)上述式I，電流檢測電路196的讀出電流I sen，在選擇存儲單元30的電阻變化元件為高電阻狀態(tài)并且非選擇存儲單元的電阻變化元件全部為低電阻狀態(tài)的情況下成為(Isel (HR)+ Ib_nw3)以上(Isel (HR) + Ib_nw4)以下，另一方面，在選擇存儲單元30的電阻變化元件為低電阻狀態(tài)并且非選擇存儲單元的電阻變化元件全部為高電阻狀態(tài)的情況下成為(Isel (LR) +Ib_nw3)以上(Isel (LR) + Ib_nw4)以下。選擇存儲單元30的高電阻狀態(tài)和低電阻狀態(tài)能夠判別的最差的讀出電流分別成為，選擇存儲單元30的電阻變化元件為高電阻狀態(tài)的情況下的讀出電流Isen的最大值(Isel(HR)十Ib_nw4)、和選擇存儲單元30的電阻變化元件為低電阻狀態(tài)的情況下的讀出電流Isen的最小值(Isel (LR) + Ib_nw3)。此時，(Isel(LR) + Ib_nw3)相對于(Isel (HR) + Ib_nw4)的比率為 I. 42 倍。S卩，如果考慮工作點的電壓變動，則讀出電流Isen的電流比率降低為I. 42倍。這是因為，可以認為，由二極管引起的存儲單元的電流特性相對于電壓進行指數(shù)性變化的非線性特性，從而非選擇存儲單元組的電流相對于電壓變化敏感地變動。S卩，在專利文獻2中公開了作為實現(xiàn)讀取的效率化的對策而向非選擇WL組(NW點)施加電壓的結(jié)構(gòu)，但是對于采用相對于電壓變動而言電流變化特性陡峭的本存儲單元的存儲裝置，電壓偏差的影響大，其結(jié)果是，已明確判斷出存在考慮了電壓偏差的實際的讀取余量降低這樣的課題。因此，本發(fā)明目的在于，提供一種交叉點型電阻變化非易失性存儲裝置，使用電流特性相對于電壓敏感的存儲單元，能夠?qū)⒖紤]了施加電壓等電信號的偏差后的實際的讀取余量擴大，實現(xiàn)穩(wěn)定的讀取。并且，本發(fā)明目的在于，提供一種交叉點型電阻變化非易失性存儲裝置，對于經(jīng)由非選擇單元流入選擇字線的電流的變化引起的電磁噪聲(EMI)產(chǎn)生這樣的問題，也能夠?qū)崿F(xiàn)穩(wěn)定動作。為了達成上述目的，本發(fā)明者考慮了以下的方式。即，本發(fā)明的交叉點型電阻變化非易失性存儲裝置的一方式，具備交叉點型的存儲單元陣列，配置有多個具有電阻變化元件和雙向的電流控制元件的存儲單元，上述各存儲單元形成于在X方向上延伸的多個位線與在Y方向上延伸的多個字線之間的交點位置，上述電阻變化元件通過施加極性不同的電壓而可逆地向低電阻狀態(tài)及高電阻狀態(tài)的至少2個狀態(tài)轉(zhuǎn)變，上述雙向的電流控制元件與上述電阻變化元件串聯(lián)連接，具有非線性的電流電壓特性；解碼器電路，從上述多個位線中選擇至少一個位線，從上述多個字線中選擇至少一個字線，從而從上述存儲單元陣列中選擇至少一個存儲單元；讀取電路，從所選出的存儲單元中讀取數(shù)據(jù)；第I電流源，供給第I定電流；以及控制電路，對從所選出的存儲單元的數(shù)據(jù)的讀取進行控制；上述控制電路對上述解碼器電路、上述讀取電路及上述第I電流源進行控制，以使得在上述讀取電路進行數(shù)據(jù)的讀取時，向由上述解碼器電路選出的位線即選擇位線施加第I電壓，向由上述解碼器電路選出的字線即選擇字線施加第2電壓，向未被上述解碼器電路選出的字線即非選擇字線供給上述第I定電流，上述第I電壓是從上述讀取電路輸出的用于讀取的電壓。由此，對非選擇字線，不是施加定電壓而是施加定電流，采用所謂的非選擇字線電流施加方式。根據(jù)本方式，對于使用了相對于電壓而言電流特性敏感的本存儲單元的交叉點型電阻變化非易失性存儲裝置，能夠?qū)⒖紤]了施加的電信號的偏差后的實際的讀取余量擴大，實現(xiàn)穩(wěn)定的讀取特性。并且，在這種非選擇字線電流施加方式中，向非選擇字線施加的電流的偏差，與以往的定電壓施加方式相比變小，因此對于經(jīng)由非選擇單元流入選擇字線的電流的變化所引起的電磁噪聲(EMI)的產(chǎn)生這樣的問題，也能夠穩(wěn)定的動作。這里，上述讀取電路與上述第I電流源可以連接于至少在上述數(shù)據(jù)的讀取時供給規(guī)定電壓的相同電源。由此，使用用于讀取電路的單一的讀出用電源構(gòu)成讀取電路和第I電流源，本發(fā)明的非選擇字線電流施加方式能夠以簡易的電路實現(xiàn)。并且，上述交叉點型電阻變化非易失性存儲裝置還可以具備第I開關(guān)電路，將上述第I電壓和數(shù)據(jù)的讀取之前的預充電用的第3電壓中的某個選擇性地與由上述解碼器電路選出的位線連接；第2開關(guān)電路，將上述第2電壓和上述第3電壓中的某個選擇性地與由上述解碼器電路選出的字線連接；以及第3開關(guān)電路，將上述第I定電流和上述第3電壓中的某個選擇性地與未被上述解碼器電路選出的字線連接。具體而言，優(yōu)選為，上述控制電路在第I步驟中對上述第I至第3開關(guān)電路進行控制，以使得經(jīng)由上述第I開關(guān)電路向上述選擇位線供給上述第3電壓，經(jīng)由上述第2開關(guān)電路向上述選擇字線供給上述第3電壓，經(jīng)由上述第3開關(guān)電路向上述非選擇字線供給第3電壓；上述控制電路在第2步驟中對上述第I至第3開關(guān)電路進行控制，以使得經(jīng)由上述第I開關(guān)電路向上述選擇位線供給上述第I電壓，經(jīng)由上述第2開關(guān)電路向上述選擇字線供給上述第2電壓，經(jīng)由上述第3開關(guān)電路向上述非選擇字線供給上述第I定電流。由此，實現(xiàn)數(shù)據(jù)的讀取之前的預充電，能夠?qū)崿F(xiàn)更可靠的數(shù)據(jù)讀取。此外，優(yōu)選為，在上述第I步驟中向上述非選擇字線供給的上述第3電壓，與在上述第2步驟中供給的來自上述第I電流源的電流所決定的上述非選擇字線的電壓大致相等。由此，能夠抑制從第I步驟向第2步驟切換時的非選擇字線的電壓電平的變動，實現(xiàn)穩(wěn)定的數(shù)據(jù)讀取。此外，上述交叉點型電阻變化非易失性存儲裝置可以具備多個上述存儲單元陣列；上述解碼器電路具有字線解碼器電路，在上述多個存儲單元陣列中選擇規(guī)定字線；以及字線預解碼器電路，對通過上述字線解碼器電路選出的字線控制電壓或電流的供給；上述第I電流源，向上述字線預解碼器電路供給上述第I定電流；上述字線預解碼器電路，經(jīng)由上述第3開關(guān)電路，與上述第I定電流或者上述第3電壓連接。由此，對非選擇字線經(jīng)由第3開關(guān)電路及字線預解碼器電路施加來自第I電流源的定電流，能夠簡易地實現(xiàn)非選擇字線電流施加方式?！ご送猓鲜鲎x取電路，可以具備第1PM0S晶體管、第2PM0S晶體管、流通第2定電流的第2電流源、以及差動檢測電路；上述差動檢測電路具有第I輸入端子和第2輸入端子，對上述第I輸入端子的電壓和與上述第2輸入端子連接的基準電壓進行比較并將其大小作為邏輯信號輸出；上述第1PM0S晶體管具有源極端子、柵極端子和漏極端子，上述源極端子與上述第I電壓連接，上述柵極端子與上述漏極端子連接，上述漏極端子經(jīng)由上述第
I開關(guān)電路與上述選擇位線連接；上述第2PM0S晶體管具有源極端子、柵極端子和漏極端子，上述源極端子與上述第I電壓連接，上述柵極端子與上述第1PM0S晶體管的上述柵極端子連接，上述漏極端子與上述第2電流源的一個端子連接；上述第2電流源的另一個端子與GND電壓連接；上述差動檢測電路的第I輸入端子與上述第2PM0S晶體管的漏極端子連接。由此，能夠?qū)崿F(xiàn)通過電流施加檢測存儲單元內(nèi)的電阻變化元件的電阻狀態(tài)的數(shù)據(jù)讀取方式。此外，將從上述位線來看在上方的上述字線與該位線之間的交點位置形成的上述存儲單元作為奇數(shù)層的存儲單元；將從上述位線來看在下方的上述字線與該位線之間的交點位置形成的上述存儲單元作為偶數(shù)層的存儲單元；將按照在層重疊的方向即Z方向上排列的上述多個位線組的每個而構(gòu)成的、在上述Y方向上排列配置的多個XZ面的每個作為垂直陣列面的情況下；上述各垂直陣列面共通地具有垂直地貫通上述各垂直陣列面的上述多個字線；在上述各垂直陣列面中，全部的偶數(shù)層的上述位線與在Z方向上相連的第I柱體共通地連接，并且，全部的奇數(shù)層的上述位線與在Z方向上相連的第2柱體共通地連接；上述交叉點型電阻變化非易失性存儲裝置還具備全局位線，按照上述多個垂直陣列面的每個而設(shè)置；多個第I位線選擇開關(guān)元件，按照上述垂直陣列面的每個而設(shè)置，一端與上述第I柱體連接；多個第2位線選擇開關(guān)元件，按照上述垂直陣列面的每個而設(shè)置，一端與上述第2柱體連接；雙向電流限制電路，按照上述垂直陣列面的每個而設(shè)置，設(shè)置在與該垂直陣列面對應的上述第I位線選擇開關(guān)元件的另一端及與該垂直陣列面對應的上述第2位線選擇開關(guān)元件的另一端和與該垂直陣列面對應的上述全局位線之間，對在上述第I位線選擇開關(guān)元件及上述第2位線選擇開關(guān)元件和上述全局位線之間流過的雙向的電流分別進行限制；以及電流限制控制電路，控制上述雙向電流限制電路；上述解碼器電路具有全局位線解碼器/驅(qū)動器電路，對上述多個全局位線，供給用于對上述存儲單元進行選擇、寫入以及讀取的信號；以及對上述多個字線供給用于對上述存儲單元進行選擇、寫入以及讀取的信號的字線解碼器電路及字線預解碼器電路；上述讀取電路，從通過上述全局位線解碼器/驅(qū)動器和上述字線解碼器以及上述字線預解碼器選出的存儲單元中讀取數(shù)據(jù)。由此，對于適合大存儲容量的多層結(jié)構(gòu)的交叉點型存儲單元陣列，也能夠適用本發(fā)明的非選擇字線電流施加方式。另外，本發(fā)明不僅能夠作為交叉點型電阻變化非易失性存儲裝置實現(xiàn)，也能夠作為其讀取方法實現(xiàn)。其讀取方法的一方式，是交叉點型電阻變化非易失性存儲裝置的讀取方法，該交叉點型電阻變化非易失性存儲裝置具備交叉點型的存儲單元陣列，該交叉點型的存儲單元陣列配置有多個具有電阻變化元件和雙向的電流控制元件的存儲單元，上述各存儲單元形成于在X方向上延伸的多個位線與在Y方向上延伸的多個字線之間的交點位置，上述電阻變化元件通過施加極性不同的電壓而可逆地向低電阻狀態(tài)及高電阻狀態(tài)的至少2個狀態(tài)轉(zhuǎn)變，上述雙向的電流控制元件與上述電阻變化元件串聯(lián)連接，具有非線性的電流電壓特性；該交叉點型電阻變化非易失性存儲裝置的讀取方法包含以下步驟解碼步驟，上述存儲單元陣列，從上述多個位線中選擇至少一個位線，從上述多個字線中選擇至少一個字線，從而從上述存儲單元陣列中選擇至少一個存儲單元；讀取步驟，從所選出的存儲·單元中讀取數(shù)據(jù)；以及電流供給步驟，在從所選出的存儲單元讀取數(shù)據(jù)時，向在上述解碼步驟中選出的位線即選擇位線施加用于上述讀取的第I電壓，向在上述解碼步驟中選出的字線即選擇字線施加第2電壓，向在上述解碼步驟中未被選出的字線即非選擇字線供給第I定電流。以下，對于達成上述目的的本發(fā)明的實施方式，參照附圖進行說明。并且，以下說明的實施方式均為本發(fā)明的一具體例。以下的實施方式中示出的數(shù)值、形狀、材料、構(gòu)成要素、構(gòu)成要素的配置位置以及連接方式、步驟、步驟的順序等為一例而非限定本發(fā)明的主旨。并且，在以下實施方式的構(gòu)成要素中，對于表示最上位概念的獨立權(quán)利要求沒有記載的構(gòu)成要素，作為任意的構(gòu)成要素進行說明。(實施方式I)本發(fā)明的交叉點型電阻變化非易失性存儲裝置特征在于，對非選擇字不是施加定電壓而是施加定電流(非選擇字線電流施加方式)。因此，首先，說明通過向非選擇字線施加定電流而擴大實際的讀取余量、從而能夠?qū)崿F(xiàn)穩(wěn)定的讀取的情況。對于圖9的讀取等價電路，為了實現(xiàn)讀取的效率化而向非選擇字線施加了電流的情況的等價電路在圖13中示出。在圖13中，199為非選擇字線用電流源，該非選擇字線用電流源199是本發(fā)明的第I電流源的一例，對非選擇WL組(NW點)生成恒定電流(第I電流)Inswl。非選擇字線用電流源199的一端與非選擇WL組(NW點)連接，另一端與和電流檢測電路196的電源相同的讀出用電源197連接。結(jié)果，非選擇WL組(NW點)的最大電壓成為讀出用電源197的電壓VSA。其它構(gòu)成要素以及存儲單元陣列的規(guī)模與圖9相同而省略說明。對圖13中的電流路徑和各自的關(guān)系進行說明。在圖13的結(jié)構(gòu)中，向選擇位線BLl施加讀出用電源197的電壓VSA (假設(shè)電流檢測電路196的阻抗非常接近于O Ω )，選擇字線WLl與GND端子189連接。在選擇存儲單元30中從選擇位線BLl朝向選擇字線WLl流過電流Isel，在第I非選擇存儲單元193中流過從選擇位線BLl流入的電流Ib_nw,從非選擇字線用電流源199提供電流Inswl,在第2非選擇存儲單元194以及第3非選擇存儲單元195中流過將向第I非選擇存儲單元193流過的電流Ib_nw與來自非選擇字線用電流源199的電流Inswl合計起來的電流Inw_w,該上述電流Inw_w流入選擇字線WLl,在電流檢測電路196中流過將向上述選擇存儲單元30流過的電流Isel與向上述第I非選擇存儲單元193流過的電流Ib_nw合計起來的電流Isen,向GND端子流過將向上述選擇存儲單元30流過的電流Isel與向第2非選擇存儲單元194以及第3非選擇存儲單元195流過的電流Inw_w合計起來的電流Iswl。即，流過電流檢測電路196的讀出電流Isen如上述式I所示。此外,流入GND端子189的電流Iswl如上述式2所示。另一方面，如上述那樣，由于流過第2非選擇存儲單元194以及第3非選擇存儲單元195的電流Inw_w,是將向第I非選擇存儲單元193流過的電流Ib_nw與來自非選擇字線用電流源199的電流Inswl的電流合計而得的電流，因此通過以下公式表示。Inw_w = Ib_nw + Inswl · 式 4本發(fā)明的來自非選擇字線用電流源199的電流Inswl能夠設(shè)定為任意的電流量，·其結(jié)果是，根據(jù)來自非選擇字線用電流源199的電流Inswl的設(shè)定電流，上述式4所示的來自非選擇字線用電流源199的電流Inswl以外的電流的電流量發(fā)生變化(根據(jù)來自非選擇字線用電流源199的電流Inswl的設(shè)定電流，非選擇WL組(NW點)的電壓變化，因此向第I非選擇存儲單元193流過的電流Ib_nw也變化)。根據(jù)本發(fā)明的來自非選擇字線用電流源199的電流Inswl的設(shè)定電流量，非選擇存儲單元側(cè)的基于電流及電壓的工作點變化。接著，與其詳細情況一起，對于本發(fā)明的非選擇字線電流施加方式的優(yōu)點，使用圖14的電壓電流特性(I 一 V特性)圖說明其概要，使用圖15 Ca)以及圖15 (b)說明詳細情況。圖14表示圖13的非選擇字線電流施加方式的等價電路中的讀取時的電壓電流特性(I 一 V特性)。圖14中，橫軸為施加于各單元的電壓，縱軸為流過各單元的電流，所記載的特性線與圖10相同。但是，由于向非選擇WL組(NW點)施加來自非選擇字線用電流源199的電流Inswl，因此本圖的特性線與圖10工作點不同。這里，在圖14中，作為工作點VNW，對于從非選擇字線用電流源199向非選擇字線施加電流Inswl的情況下的讀取動作進行說明。對于選擇存儲單元30而言，根據(jù)與圖9相同的偏置狀態(tài)，設(shè)單元電流Isel在電阻變化元件的電阻值為高電阻狀態(tài)的情況下為Isel (HR)、在低電阻狀態(tài)的情況下為Isel(LR)。另一方面，關(guān)于流過非選擇存儲單元的電流，使NW點的電壓共通，根據(jù)上述式4的關(guān)系式，Inswl = Inw_w — Ib_nw成立，Inw_w以工作點(A)進行動作，Ib_nw以工作點(B)進行動作，此時的NW點的電壓以VNW進行動作。此外，電流Inw_w、電流Ib_nw的特性根據(jù)非選擇存儲單元的電阻變化元件的狀態(tài)而稍有變化，因此，以下使用存儲單元的電阻變化元件被劃分為兩個極端的狀態(tài)、即全部存儲單元的電阻變化元件為高電阻狀態(tài)的情況和為低電阻狀態(tài)的情況下的圖15 (a)和圖15(b )，對詳細的工作點的狀態(tài)進行說明。圖15 (a)是對于圖14中的全部電阻變化元件為高電阻狀態(tài)的情況而表示工作點的圖。圖15 (b)是對于圖14中的全部電阻變化元件為低電阻狀態(tài)的情況而表示工作點的圖。
在圖15 (a)中，在設(shè)來自非選擇字線用電流源199的施加電流為Inswll2的情況下，電壓VNW成為VNW12，流過第I非選擇存儲單元193的電流Ib_nw成為Ib_nwl2。另一方面，優(yōu)選為來自非選擇字線用電流源199的施加電流Inswl在任何情況下都能夠穩(wěn)定化，但是通常由于電路元件的制造偏差及外部電源噪聲等引起的偏差，施加電流Inswl會發(fā)生變動。假設(shè)電流Inswl變動I成左右，以Inswl = Inswll2為中心而設(shè)擺幅為 Δ Inswl,則電流 Inswl 在最小為 Inswl = Inswlll = Inswl 12 — Δ Inswl、最大為 Inswl=Inswll3 = Inswll2 + Δ Inswl 的范圍內(nèi)變動。在圖15 (a)中，在來自非選擇字線用電流源199的施加電流Inswl為最小電流量Inswlll的情況下，電壓VNW成為VNWl I，流過第I非選擇存儲單元193的電流Ib_nw成為Ib_nwl3。此外，在來自非選擇字線用電流源199的施加電流Inswl成為最大電流量Inswl 13的情況下，電壓VNW成為VNW13，流過第I非選擇存儲單元193的電流Ib_nw成為Ib_nwll。 這里，VNWll < VNWl2 < VNWl3, Ib_nwll < Ib_nwl2 < Ib_nwl3。因此，在全部的電阻變化元件為高電阻狀態(tài)的情況下，在來自非選擇字線用電流源199的電流Inswl具有中心值Inswl 12且10%的偏差Δ Inswl而被施加的情況下,流過第I非選擇存儲單元193的電流Ib_nw在Ib_nwll以上Ib_nwl3以下的范圍內(nèi)發(fā)生偏差。在圖15 (b)中，在將來自非選擇字線用電流源199的施加電流Inswl設(shè)為標準電流量Inswl 12的情況下，電壓VNW成為VNW12，流過第I非選擇存儲單元193的電流Ib_nw成為 Ib_nwl5。另一方面，與上述同樣，設(shè)想來自非選擇字線用電流源199的施加電流Inswl在最小為Inswl = Inswlll、最大為Inswl = Inswll3的范圍內(nèi)變動的情況。在圖15 (b)中，來自非選擇字線用電流源199的施加電流Inswl成為最小電流量Inswlll的情況下，電壓VNW成為VNW14，流過第I非選擇存儲單元193的電流Ib_nw成為Ib_nwl6。此外，來自非選擇字線用電流源199的施加電流Inswl成為最大電流量Inswl 13的情況下，電壓VNW成為VNW16，流過第I非選擇存儲單元193的電流Ib_nw成為Ib_nwl4。這里，VNW14 < VNWl5 < VNWl6, Ib_nwl4 < Ib_nwl5 < Ib_nwl6。因此，在全部的電阻變化元件為低電阻狀態(tài)的情況下，在來自非選擇字線用電流源199的電流Inswl具有中心值Inswl 12且10%的偏差Δ Inswl而被施加的情況下,流過第I非選擇存儲單元193的電流Ib_nw在Inswll4以上Inswll6以下的范圍內(nèi)發(fā)生偏差。接著，對于考慮了上述偏差的本發(fā)明的非選擇字線電流施加方式的讀取容易性進行試計算。根據(jù)上述式1，電流檢測電路196的讀出電流Isen在選擇存儲單元30的電阻變化元件為高電阻狀態(tài)并且非選擇存儲單元的電阻變化元件全部為低電阻狀態(tài)的情況下為(Isel (HR) + Ib_nwl4)以上(Isel (HR) + Ib_nwl6)以下，另一方面，在選擇存儲單元30的電阻變化元件為低電阻狀態(tài)并且非選擇存儲單元的電阻變化元件全部為高電阻狀態(tài)的情況下為(Isel (LR) + Ib_nwll)以上(Isel (LR) + Ib_nwl3)以下。選擇存儲單元30的高電阻狀態(tài)和低電阻狀態(tài)能夠判別的最差的讀出電流，分別成為選擇存儲單元30的電阻變化元件為高電阻狀態(tài)的情況下的讀出電流Isen的最大值(Isel(HR)+ Ib_nwl6)、和選擇存儲單元30的電阻變化元件為低電阻狀態(tài)的情況下的讀出電流 Isen 的最小值(Isel (LR) + Ib_nwll)。此時，(Isel (LR) + Ib_nwll)相對于(Isel(HR) + Ib_nwl6)的讀出電流的比率為I. 78倍。即，本發(fā)明的非選擇字線電流施加方式的讀出電流Isen的電流比率即使在考慮施加電流Inswl的10%的變動的情況下也成為I. 78倍。這是比圖11的對非選擇字線進行電壓施加的方式的讀出電流Isen的電流比率I. 42倍良好的值，意味著與非選擇字線電壓施加方式相比，本發(fā)明的非選擇字線電流施加方式能夠更容易地讀取選擇存儲單元的狀態(tài)(即讀取余量大)。即，通過本發(fā)明的非選擇字線電流施加方式，考慮了施加的電信號的偏差后的實際的讀取余量變大，能夠穩(wěn)定的讀取。此外,根據(jù)本發(fā)明，向非選擇字線組(NW點)施加的電流Inw_w的偏差Δ Inw_w2大致與Δ Inswl相等,是非選擇字線電壓施加方式中的電流Inw_w的偏差(圖12的Δ Inw_wl)的5分之I左右，還兼具有抑制電流變化引起的電磁噪聲(EMI)的效果。即，根據(jù)本發(fā)明的非選擇字線電流施加方式，對于產(chǎn)生經(jīng)由非選擇單元流入選擇字線的電流的變化弓I起的電磁噪聲(EMI)這樣的問題，也能夠穩(wěn)定地動作。這里，對本發(fā)明的非選擇字線電流施加方式的施加電流量的決定方法進行說明?！D16A (a)為表示相對于流過在選擇位線上相連的全部非選擇存儲單元的漏電流Ib_nw的、用Isen (LR)/Isen (HR)表示的電流比(即、包含漏電流的HR單元選擇時的讀出電流與LR單元選擇時的讀出電流的電流比率)的圖表。并且，圖16A (b)為表示相對于流過在選擇位線上相連的全部非選擇存儲單元的漏電流Ib_nw的讀出電流Isen的圖表。在圖16A Ca)中，從讀取容易性的觀點出發(fā)，包含漏電流的HR單元選擇時的讀出電流與LR單元選擇時的讀出電流的電流比率優(yōu)選為I. 5倍以上(但是，由于還依賴于讀出放大器的性能而難以規(guī)定數(shù)字)。這里，作為本發(fā)明的非選擇字線電流施加方式的施加電流量決定方法，記載根據(jù)單體的選擇存儲單元的單元電流進行求取的方法。如圖16A (b)所示，對于電阻變化元件為高電阻狀態(tài)時的選擇存儲單元電流(Isel(HR),s點)附加漏電流。在電阻變化元件為低電阻狀態(tài)時的選擇存儲單元電流(Isel(LR))所相當?shù)碾娏?P點)，流過單體的LR單元的電流與包含漏電流的HR單元電流相等。此時，電流比率成為選擇單元單體的電流比率(在圖16A Ca)中，約3. 2)的大致一半的I. 6左右(在圖16A (a)中為r點)，但這因電阻變化元件的特性而不同。能夠使該狀態(tài)作為非選擇電流Ib_nw的最大電流的大致標準(在圖16A (b)中，Ib_nw = Ib_nw21)。S卩，根據(jù)圖15 (C)的特性圖求取從選擇BL向非選擇WL流過符合Isel (HR)+漏電流=Isel (LR)的漏電流時的非選擇WL施加電流(Inswl21)，將Inswl21以上的電流向非選擇WL施加。使用上述值和圖16B (與圖15 (b)相同的圖表)具體地說明該求取方法，流向非選擇BL的電流Ib_nw = Ib_nw21，此時的NW點的電壓為VNW21。NW點的電壓為VNW21時流過在選擇字線上相連的全部非選擇存儲單元的漏電流Inw_w為Inw_w21,因此非選擇WL施加電流(Inswl21)根據(jù)上述式 4 而成為 Inswl21 = Inw_w21 一 Ib_nw21。此時由于原始的電流Ib_nw21為最大值，因此這里求出的施加電流Inswl21成為最小電流。因此，該情況的非選擇WL施加電流Inswl優(yōu)選至少為Inswl21,能夠決定為設(shè)定這以上的電流值?！卜沁x擇WL電流施加方式的交叉點型電阻變化非易失性存儲裝置的電路結(jié)構(gòu)〕
下面，對使用本發(fā)明的非選擇字線電流施加方式的交叉點型電阻變化非易失性存儲裝置的整體電路以及字線驅(qū)動系統(tǒng)的具體電路例進行說明。對于本說明，以將32個WLXm個BL (m為整數(shù)且m> 32)的長方形存儲單元陣列塊配置了 2層的結(jié)構(gòu)為前提。圖17示出將用于交叉點存儲單元陣列的存儲單元51層疊為2層結(jié)構(gòu)的情況下的存儲單元剖面結(jié)構(gòu)圖(各層的存儲單元51的結(jié)構(gòu)與圖2或圖3相同，為了簡化說明而采用圖2的結(jié)構(gòu))。在圖17中，存儲單元51具有將電阻變化元件10與電流控制元件29串聯(lián)連接的結(jié)構(gòu)而構(gòu)成I比特，由將該存儲單元51按上下層進行了層疊的2層構(gòu)成。在該2層結(jié)構(gòu)中，將第I層存儲單元的下部端子與一個位線71連接，將第I層存儲單元的上部端子與字線70連接，將第2層存儲單元的下部端子與字線70連接，將第2層存儲單元的上部端子與另一個位線71連接。S卩，在第I層存儲單元與第2層存儲單元的中間配置字線70，上述字線70與第I層存儲單元的上部端子連接并與第2層存儲單元下部端子連接而共有化地構(gòu)成。
·倒。圖18表示存儲單元51的圖標記。存儲單元51以表示將電阻變化元件10與電流控制元件29串聯(lián)連接的結(jié)構(gòu)的圖來表示。這里，在存儲單元51的圖標記中，電阻變化元件10為了明確標記位于上部電極11側(cè)的第2電阻變化層12的方向而將其方向涂黑表示。即，在圖18中，相對于布線71向布線70施加了正的電壓時，電阻變化元件10進行高電阻化，反之相對于布線70向布線71施加了正的電壓時，電阻變化元件10進行低電阻化。圖19是本實施方式的交叉點型電阻變化非易失性存儲裝置的一部分(一個垂直陣列面)，表示出從字線方向觀察到的以與圖17相同的方式將存儲單元層疊了的多層交叉點存儲單元陣列的存儲單元陣列的剖面結(jié)構(gòu)、和在其下層部配置的電路結(jié)構(gòu)的結(jié)構(gòu)概要圖。在由鋁等布線材料構(gòu)成并在該紙面上沿水平方向(X方向)延伸地配置的第I層位線53a、與由鋁等布線材料構(gòu)成并在該紙面上沿垂直方向(Y方向未圖示)延伸地配置的第I層字線52a之間的交點處，配置存儲單元51。這些存儲單元51在第I層位線53a上沿著X方向排列η比特，形成第I層存儲單元51a。并且，在第I層存儲單元51a的上層(Z方向)，使第I層字線52a在下，以在該紙面的橫方向(X方向)上延伸的方式配置由鋁等布線材料構(gòu)成的第2層位線53b，在第I層字線52a與第2層位線53b之間的交點處，配置存儲單元51。這些存儲單元51，在第2層位線53b上沿著X方向排列η比特,構(gòu)成第2層存儲單元51b。第I層存儲單元51a與第2層存儲單元51b構(gòu)成了將存儲單元51堆積了 2層的3維存儲單元陣列。這樣，各存儲單元51，在沿X方向延伸而形成于多個層的多個位線53a 53b、與沿Y方向延伸而在第I層位線53a和與第2層位線53b之間的層上形成的第I層字線52a的各個交點位置，由該位線與該字線夾持而形成各存儲單元51。這里，將從該位線來看形成于與上方的字線的交點位置處的存儲單元稱為奇數(shù)層(第I層)的存儲單元(在這里是第I層存儲單元51a)，將從該位線來看形成于與下方的字線的交點位置處的存儲單元稱為偶數(shù)層(第2層)的存儲單元(在這里是第2層存儲單元51b)。并且，第I層位線53a通過作為第2柱體的一例的奇數(shù)層位線柱體(奇數(shù)層BL柱體)55而被共通連接，第2層位線53b通過作為第I柱體的一例的偶數(shù)層位線柱體(偶數(shù)層BL柱體)54而被共通連接。這樣，由于是在Z方向上相鄰的層的存儲單元組共有位線或字線中的某個的結(jié)構(gòu)，因此能夠以最少的布線層數(shù)構(gòu)成多層交叉點存儲單元陣列，實現(xiàn)低成本化。根據(jù)本實施方式，特征在于，在從第I層存儲單元51a到第2層存儲單元51b的任一個層中，在存儲單元51內(nèi)，電阻變化元件10都能夠相對于Z方向以相同的結(jié)構(gòu)及制造條件形成(例如，在任一個層中，都能夠在更下層側(cè)形成第2電極21，在其上形成第I電阻變化層13，在其上形成第2電阻變化層12，在其上形成第3電極11)，從而無論存儲單元位于奇數(shù)層或偶數(shù)層，都能夠制造相同結(jié)構(gòu)的存儲單元。即，構(gòu)成偶數(shù)層的存儲單元的電阻變化元件10、與構(gòu)成奇數(shù)層的存儲單元的電阻變化元件10相對于Z方向以相同的朝向配置。偶數(shù)層位線柱體54與由NMOS晶體管構(gòu)成的作為第I位線選擇開關(guān)元件的一例的偶數(shù)層位線選擇開關(guān)元件57的漏極或源極中的一個連接。另一方面，奇數(shù)層位線柱體55 與由NMOS晶體管構(gòu)成的作為第2位線選擇開關(guān)元件的一例的奇數(shù)層位線選擇開關(guān)元件58的漏極或源極中的一個連接。偶數(shù)層位線選擇開關(guān)元件57的漏極或源極中的另一個以及奇數(shù)層位線選擇開關(guān)元件58的漏極或源極中的另一個與共通接點(GBLI)共通連接。此夕卜，偶數(shù)層位線選擇開關(guān)元件57的柵極與偶數(shù)層位線選擇信號線連接，奇數(shù)層位線選擇開關(guān)元件58的柵極與奇數(shù)層位線選擇信號線連接。此外，共通接點GBLI與由NMOS晶體管構(gòu)成的N型電流限制元件90的漏極或源極中的一個連接，并且，與由PMOS晶體管構(gòu)成的P型電流限制元件91的漏極或源極中的一個連接。N型電流限制元件90的漏極或源極中的另一個與全局位線56 (GBL)連接，P型電流限制元件91的漏極或源極中的另一個也同樣地與全局位線56 (GBL)連接。S卩，N型電流限制元件90與P型電流限制元件91并聯(lián)連接，構(gòu)成對在偶數(shù)層位線選擇開關(guān)元件57及奇數(shù)層位線選擇開關(guān)元件58與全局位線56 (GBL)之間流過的雙向的電流分別進行限制的雙向電流限制電路920。在N型電流限制元件90的柵極連接有與節(jié)點CMN連接的信號線，在P型電流限制元件91的柵極連接有與節(jié)點CMP連接的信號線。本發(fā)明是關(guān)于讀取的技術(shù)，在讀取模式中，由于N型電流限制元件90與P型電流限制元件91總為導通狀態(tài)，因此從節(jié)點CMP及節(jié)點CMN向各柵極施加的信號的電壓分別是CMP為0V、CMN為VSA。順便說一下，N型電流限制元件90與P型電流限制元件91在寫入動作時作為電流限制元件發(fā)揮功能。另外，將圖19所示的在位線53a及53b排列的方向上進行了切片(slice)的結(jié)構(gòu)的組稱為垂直陣列面。即，將按照在層重疊的方向即Z方向上排列的每個位線組而構(gòu)成的、共通地具有垂直貫通的字線、在Y方向上排列配置的多個XZ面的每一個稱為垂直陣列面。在圖20中示出將上述垂直陣列面以面相對的方式排列4個的情況下的結(jié)構(gòu)圖。在圖20中，將位線延伸的方向作為X方向，將字線延伸的方向作為Y方向，將位線、字線的層進行重疊的方向作為Z方向。在圖20中，位線(BL)在X方向上延伸并形成于多個層(圖20中為2層)。字線(WL)在Y方向上延伸并形成于位線間的層(圖20中為I層)。并且，在存儲單元陣列100中，在位線與字線的交點位置，由該位線與該字線夾持而形成各存儲單元(MC) 51。并且，為了圖的簡化，對于存儲單元51的一部分及字線的一部分省略圖示。
并且，按照在Z方向上對齊的各層的位線BL組的每個，通過在與字線WL之間形成的存儲單元51， 分別構(gòu)成4個垂直陣列面O 3。在各垂直陣列面O 3中，字線(WL)是共通的。在圖20的例中，在各垂直陣列面O 3中，存儲單元51在X方向上配置32個(圖19中η = 32)，在Z方向上配置2個。存儲單元陣列100由在Y方向上排列的4個垂直陣列面O 3構(gòu)成。但是，垂直陣列面中的存儲單元的個數(shù)、在Y方向上排列的垂直陣列面的個數(shù)不限于此。并且，在各垂直陣列面O 3中，偶數(shù)層的位線BL通過圖19中的偶數(shù)層位線柱體54而被共通地連接(BL_eO BL_e3)，奇數(shù)層的位線BL通過圖19中的奇數(shù)層位線柱體55而被共通地連接(BL_oO BL_o3)。并且，在圖19中，偶數(shù)層位線柱體54是將全部偶數(shù)層的位線在Z方向上相連的第I柱體的一例。并且，奇數(shù)層位線柱體55是將全部奇數(shù)層的位線在Z方向上相連的第2柱體的一例。并且，與各垂直陣列面O 3對應設(shè)置的全局位線GBL000 GBL003在Y方向上延伸形成。并且，按照各垂直陣列面O 3，分別設(shè)有奇數(shù)層位線選擇開關(guān)元件61 64及偶數(shù)層位線選擇開關(guān)元件65 68。并且，偶數(shù)層位線選擇開關(guān)元件65 68是按照每個垂直陣列面設(shè)置的、一端與第I柱體(偶數(shù)層位線柱體54)連接的多個第I位線選擇開關(guān)元件的一例。并且，奇數(shù)層位線選擇開關(guān)元件61 64是按照每個垂直陣列面設(shè)置的、一端與第
2柱體(奇數(shù)層位線柱體55)連接的多個第2位線選擇開關(guān)元件的一例。在圖20中，奇數(shù)層位線選擇開關(guān)元件61 64及偶數(shù)層位線選擇開關(guān)元件65 68由NMOS晶體管構(gòu)成。并且，由NMOS晶體管構(gòu)成的N型電流限制元件90、92、94、96與由PMOS晶體管構(gòu)成的P型電流限制元件91、93、95、97相關(guān)的奇數(shù)層位線選擇開關(guān)元件61 64及偶數(shù)層位線選擇開關(guān)元件65 68的各個與相關(guān)的各全局位線GBL000 GBL003，通過奇數(shù)層位線選擇開關(guān)元件61 64及偶數(shù)層位線選擇開關(guān)元件65 68的漏極或源極的擴散層端子連接。N型電流限制元件90、92、94、96的柵極端子與控制電壓用節(jié)點CMN共通連接，P型電流限制元件91、93、95、97的柵極端子共通連接有控制電壓用節(jié)點CMP。并且，節(jié)點CMN與節(jié)點CMP的電壓可以設(shè)定為在讀取時各自連接的電流限制元件為導通的狀態(tài)。奇數(shù)層位線選擇開關(guān)元件61 64，分別經(jīng)由相關(guān)的N型電流限制元件90、92、94、96以及P型電流限制元件91、93、95、97，按照奇數(shù)層位線選擇信號BLs_oO，對該垂直陣列面涉及的全局位線GBL000 GBL003與在該垂直陣列面中分別共通地連接的奇數(shù)層的位線BL_oO BL_o3之間的電連接或非電連接進行切換控制。另一方面，偶數(shù)層位線選擇開關(guān)元件65 68，分別經(jīng)由相關(guān)的N型電流限制元件90、92、94、96以及P型電流限制元件91、93、95、97，按照偶數(shù)層位線選擇信號BLs_eO，對該垂直陣列面涉及的全局位線GBL000 GBL003與在該垂直陣列面中分別共通地連接的偶數(shù)層的位線BL_eO BL_e3之間的電連接或非電連接進行切換控制。在該結(jié)構(gòu)中，在任意的存儲單元層中，都能夠以使電阻變化元件10的Z方向的結(jié)構(gòu)為相同結(jié)構(gòu)而形成的存儲單元51形成各垂直陣列面O 3。并且，在圖19中，將偶數(shù)層的位線53b及奇數(shù)層的位線53a分別通過獨立的柱體(偶數(shù)層位線柱體54以及奇數(shù)層位線柱體55)共通地連接，并且，將這些柱體與全局位線GBL經(jīng)由偶數(shù)層位線選擇開關(guān)元件57或奇數(shù)層位線選擇開關(guān)元件58與雙向電流限制電路920進行連接，從而實現(xiàn)分層位線方式的多層交叉點結(jié)構(gòu)。圖21為表示圖20的存儲單元陣列100及其周邊電路的電路圖。并且，在本圖中，如本圖右下所示，由電阻變化元件10與電流控制元件29的串聯(lián)連接構(gòu)成的各個存儲單元為了方便而用具有白色區(qū)域和黑色區(qū)域的四邊形圖示。在圖21中，全局位線解碼器/驅(qū)動器電路98是將用于選擇存儲單元51的信號向各全局位線GBL000 GBL003提供的電路，對全局位線GBL000 GBL003選擇性地進行驅(qū)動控制。電流限制控制電路99是對雙向電流限制電路920進行控制的電路，在進行對所選擇的存儲單元的電阻狀態(tài)進行檢測的讀取動作的情況下，是將N型電流限制元件90、92、94,96與P型電流限制元件91、93、95、97全部激活為導通狀態(tài)的電路。g卩，該電流限制控制電路99是對雙向電流限制電路920進行控制的電路，在讀取動作時，是使成為一對的N型電流限制元件90、92、94、96及P型電流限制元件91、93、95、97·的雙方成為ON狀態(tài)的控制電路，作為對于節(jié)點CMN及節(jié)點CMP的輸出電壓VCMN及VCMP，在讀取模式的情況下也生成對于讀取脈沖不限制電流量這樣的足夠高的電壓的VCMN和足夠低的電壓的VCMP。子位線選擇電路73是對奇數(shù)層位線選擇開關(guān)元件61 64及偶數(shù)層位線選擇開關(guān)元件65 68進行控制的電路，根據(jù)地址信號AO Ax，輸出偶數(shù)層位線選擇信號BLs_eO及奇數(shù)層位線選擇信號BLs_oO。字線解碼器電路74是根據(jù)地址信號Ay、將用于選擇存儲單元51的信號向各字線WL00000 WL00031選擇性地切換供給的解碼器開關(guān)電路。字線預解碼器電路111是根據(jù)地址信號Ay、對預解碼信號GWLO GWL31選擇性地進行供給控制的預解碼器電路。根據(jù)字線預解碼器電路111的預解碼信號GWLO GWL31與字線解碼器電路74的開關(guān)選擇狀態(tài)，將任意的字線選擇控制為規(guī)定的狀態(tài)。另外，通過全局位線解碼器/驅(qū)動器電路98、子位線選擇電路73、字線解碼器電路74及字線預解碼器電路111，構(gòu)成本發(fā)明的解碼器電路，即從多個位線選擇至少一個位線、從多個字線選擇至少一個字線，從而從存儲單元陣列100選擇至少一個存儲單元的解碼器電路。圖22為表示本實施方式的交叉點型電阻變化非易失性存儲裝置的主要部分300的電路圖。如圖22所示，在實際的交叉點型電阻變化非易失性存儲裝置的主要部分300中，通過配置多個圖20所示的存儲單元陣列100 (與各垂直陣列面相當)，構(gòu)成存儲單元陣列200。在圖20的結(jié)構(gòu)中，存儲單元陣列100是在X (位線)方向上η比特、在Y (字線)方向上4比特的存儲單元陣列。在圖22的例中，將存儲單元陣列100在Y方向上配置P個(這里P = (m/4)的整數(shù))、將在X方向上η比特在Y方向上m比特的存儲單元按矩陣狀配置的存儲單元陣列模塊250作為單位模塊，將存儲單元陣列模塊250配置了 16個模塊的結(jié)構(gòu)作為存儲單元陣列200。字線預解碼器電路111將預解碼信號GWLi (這里，i為O η — I的整數(shù)且η =32)向字線解碼器電路74選擇性地進行供給控制。字線解碼器電路103 (圖21中為字線解碼器電路74)根據(jù)模塊選擇信號BLKj (這里，j為O 15的整數(shù))，選擇任意的I個存儲單元陣列模塊，對選出的存儲單元陣列模塊向η個字線輸出預解碼信號GWLi。即，通過模塊選擇信號BLKj而被選出的模塊的η個字線通過預解碼信號GWLO GWL31的信號而被直接地控制。本結(jié)構(gòu)的詳細情況另外使用詳細附圖在后面說明。全局位線解碼器/驅(qū)動器電路102是對多個全局位線提供用于對存儲單元進行選擇、寫入以及讀取的信號的電路，具體而言，通過模塊選擇信號BLKj，選擇與選擇模塊相關(guān)聯(lián)的全局位線組(這里為全局位線GBLjO GBLj3，j為00 15)，對選出的各全局位線GBLjO GBLj3通過寫入及讀取模式進行驅(qū)動控制。電流限制控制電路104，對于根據(jù)模塊選擇信號BLKj而選出的存儲單元陣列模塊250，分別生成按照動作模式對雙向電流限制電路920進行控制的電壓VCMNj與VCMPj (j為O 15的整數(shù))。并且，對于非選擇狀態(tài)的存儲單元陣列模塊250，生成并供給VCMNj =0V、VCMPj = VPoff (VPoff為與非選擇存儲單元陣列模塊250相關(guān)聯(lián)的P型電流限制元件91截止的電壓)。 子位線選擇電路101 (圖21中為子位線選擇電路73)根據(jù)地址信號AO Ax，控制對各存儲單元陣列100的偶數(shù)層位線選擇信號BLs_ek (這里k為O (P — I)的整數(shù))及奇數(shù)層位線選擇信號BLs_ok (這里k為O (p — I)的整數(shù))，以使存儲單元陣列200內(nèi)的屬于任意的選擇垂直陣列面的奇數(shù)層位線選擇開關(guān)元件(圖20中為奇數(shù)層位線選擇開關(guān)元件61 64)或偶數(shù)層位線選擇開關(guān)元件(圖20中為偶數(shù)層位線選擇開關(guān)元件65 68)的某個導通。圖23為表示本實施方式的交叉點型電阻變化非易失性存儲裝置400的整體結(jié)構(gòu)的電路圖。在圖23中，主要部分300與圖22所示的結(jié)構(gòu)相當。在圖23中，地址輸入電路110在高電阻化寫入循環(huán)、低電阻化寫入循環(huán)或讀取循環(huán)的期間，將來自外部的地址信號暫時鎖存，將鎖存了的地址信號向子位線選擇電路101、全局位線解碼器/驅(qū)動器電路102、字線預解碼器電路111、字線解碼器電路103及電流限制控制電路104輸出。非選擇字線用電流源199是本發(fā)明的第I電流源的一例，在讀取動作時生成規(guī)定的定電流(第I定電流)，并經(jīng)由字線預解碼器電路111以及字線解碼器電路103向非選擇字線進行施加供給?？刂齐娐?09接受多個輸入信號，將表示高電阻化寫入循環(huán)、低電阻化寫入循環(huán)、讀取循環(huán)及備用(standby)時的狀態(tài)的信號，向本發(fā)明的解碼器電路(子位線選擇電路101、全局位線解碼器/驅(qū)動器電路102、字線預解碼器電路111、字線解碼器電路103)、電流限制控制電路104、寫入電路105、讀取電路106、及數(shù)據(jù)輸入輸出電路107作為分別相應的
信號輸出。此外，控制電路109將高電阻化寫入循環(huán)、低電阻化寫入循環(huán)及讀取循環(huán)時的高電阻化寫入、低電阻化寫入、或者讀取脈沖生成觸發(fā)信號向脈沖生成電路108輸出。特別是，為了實現(xiàn)本發(fā)明的非選擇字線電流施加方式，控制電路109對上述解碼器電路、讀取電路106及非選擇字線用電流源199進行控制，以使得在讀取電路106進行數(shù)據(jù)讀取時，向本發(fā)明的解碼器電路所選擇的位線即選擇位線施加用于讀取的第I電壓(VSA),向上述解碼器電路所選擇的字線即選擇字線施加第2電壓(GND電位)，向上述解碼器電路未選擇的字線即非選擇字線供給來自第I電流源(非選擇字線用電流源199)的第I定電流(Inswl)。脈沖生成電路108，在高電阻化寫入循環(huán)、低電阻化寫入循環(huán)及讀取循環(huán)內(nèi)的各高電阻化寫入、低電阻化寫入或讀取時間，生成規(guī)定期間的(tp_E、tp_P、tp_R)脈沖，向全局位線解碼器/驅(qū)動器電路102、字線預解碼器電路111及字線解碼器電路103輸出。數(shù)據(jù)輸入輸出電路107是與外部進行數(shù)據(jù)交換的電路模塊，在寫入時將數(shù)據(jù)DQ鎖存，在下一數(shù)據(jù)來到之前的期間，向?qū)懭腚娐?05輸出寫入數(shù)據(jù)，在讀取時將來自讀取電路106的讀取數(shù)據(jù)鎖存，在下一輸出數(shù)據(jù)來到之前的期間，將讀取數(shù)據(jù)向外部端子DQ輸出。寫入電路105是向由全局位線解碼器/驅(qū)動器電路102與字線解碼器電路103所選出的存儲單元寫入數(shù)據(jù)的電路，接受來自數(shù)據(jù)輸入輸出電路107的數(shù)據(jù)信號，向全局位線解碼器/驅(qū)動器電路102、字線預解碼器電路111、電流限制控制電路104輸出寫入信號。讀取電路106是從通過本發(fā)明的解碼器電路即子位線選擇電路101、全局位線解碼器/驅(qū)動器電路102、字線預解碼器電路111以及字線解碼器電路103所選出的存儲單元·將數(shù)據(jù)讀取的電路，檢測被選出的存儲單元的存儲數(shù)據(jù)狀態(tài)(該存儲單元所含的電阻變化元件的電阻狀態(tài))，將其結(jié)果作為數(shù)據(jù)信號向數(shù)據(jù)輸入輸出電路107輸出。圖9的電流檢測電路196與讀取電路106相當。接著，利用圖24詳細地說明與讀取時的字線的選擇以及對字線的電壓電流施加相關(guān)聯(lián)的、從非選擇字線用電流源199 字線預解碼器電路111 字線解碼器電路103 到字線為止的電路結(jié)構(gòu)及其動作。在圖24中，PMOS晶體管135在源極端子上連接讀取電源VSA，柵極端子在控制電路109的控制下連接規(guī)定的固定電壓Vic，漏極端子與輸出端子連接，以PMOS晶體管135為主構(gòu)成要素，是生成由VSA電壓與規(guī)定的固定電壓Vic決定的第I定電流Inswl的非選擇字線用電流源199的構(gòu)成例。非選擇字線用電流源199的輸出端子與節(jié)點NWS連接。PMOS晶體管136在源極端子上連接讀取時的預充電電源VPR，在柵極端子上連接預充電信號NPRE，在漏極端子上連接節(jié)點NWS，具有在讀取動作的預充電時將節(jié)點NWS設(shè)定為VPR的功能。這些PMOS晶體管135及136還構(gòu)成本發(fā)明的第3開關(guān)電路，即構(gòu)成在控制電路109的控制下、將非選擇字線用電流源199和第3電壓(VPR)中的某個與節(jié)點NWS (即非選擇字線)選擇性地連接的第3開關(guān)電路。緩沖電路134按照輸入信號來選擇輸出高電壓側(cè)電壓或低電壓側(cè)電壓。該緩沖電路134將用于供給高電壓側(cè)電壓的端子與節(jié)點NWS連接，將用于供給低電壓側(cè)電壓的端子連接GND (0V)，將各輸入端子與全局字線選擇信號GWLSi (i為O η — I的整數(shù))分別連接，將各輸出端子與全局字線GWLi (i為O η — I的整數(shù))分別連接。由η個(這里，η= 32)緩沖電路134構(gòu)成的字線預解碼器電路111，通過全局字線選擇信號GWLSi對規(guī)定的I個全局字線GWLi進行選擇控制，將所選出的全局字線GWLi作為GND電壓(第2電壓)，將非選擇的全局字線置于節(jié)點NWS狀態(tài)(預充電時施加第3電壓VPR、讀出時施加第I定電流Inswl的狀態(tài))。該緩沖電路134在預充電時，作為本發(fā)明的第2開關(guān)電路發(fā)揮功能，即作為在控制電路109的控制下、將第2電壓(GND電壓)和第3電壓(VPR)中的某個與選擇字線選擇性地連接的第2開關(guān)電路發(fā)揮功能。PMOS晶體管130將源極或漏極中的一個端子與全局字線的I個GWLi (i為O η - I的整數(shù))連接，將源極或漏極中的另一個端子與對應的字線WLOOOi連接，將柵極端子與反相器(inverter)(反轉(zhuǎn)邏輯電路)133的輸出端子連接。NMOS晶體管131將源極或漏極中的一個端子與全局字線的I個GWLi連接，將源極或漏極中的另一個端子與對應的字線WLOOOi連接，將柵極端子與對應的模塊選擇信號BLKj (這里，j為O 15的整數(shù))連接。CMOS開關(guān)電路132將PMOS晶體管130與NMOS晶體管131彼此的漏極端子與源極端子并聯(lián)連接，構(gòu)成字線選擇開關(guān)電路。字線選擇開關(guān)電路132配置于存儲單元陣列模塊250內(nèi)的各字線(在圖24中I個存儲單元陣列模塊內(nèi)的字線的個數(shù)是η = 32個，字線選擇開關(guān)電路132也配置32個)。與I個存儲單元陣列模塊250對應的η個字線選擇開關(guān)電路132，根據(jù)與存儲單元陣列模塊250對應的模塊選擇信號BLKj，在選擇時η個字線選擇開關(guān)電路132全部成為導通狀態(tài)，在非選擇時全部成為截止狀態(tài)。與16個各存儲單元陣列模塊對應地配置上述η個字線選擇開關(guān)電路132，η個字線選擇開關(guān)電路132構(gòu)成字線解碼器電路103。根據(jù)該結(jié)構(gòu)，在選擇任意的字線的情況下，首先，表示選擇字線所屬的存儲單元陣列模塊250的模塊選擇信號BLKj成為選擇(High)狀態(tài)，通過字線解碼器電路103，接受模塊選擇信號BLKj而與選擇模塊對應的32個字線選擇開關(guān)全部成為導通狀態(tài)(與選擇模塊以外的非選擇模塊對應的字線選擇開關(guān)全部成為截止狀態(tài))。并且，字線預解碼器電路111內(nèi)的與選擇字線對應的I個選擇全局字線GWLnO CnO為與選擇全局字線對應的整數(shù))接受·全局字線選擇信號GWLSnO的選擇信號(Low狀態(tài))而被設(shè)定為GND狀態(tài)，其它的31個非選擇全局字線GWLn設(shè)定為節(jié)點NWS的電壓狀態(tài)。節(jié)點NWS在讀取的預充電時(第I步驟)接受NPRE信號的Low狀態(tài)而設(shè)定為VPR電壓，在讀取的讀出時(第2步驟)接受NPRE信號的High狀態(tài)而將PMOS晶體管136設(shè)定為截止狀態(tài)，因此設(shè)定為能夠流過非選擇字線用電流源199的輸出電流Inswl。另外，關(guān)于全部的字線，非選擇的存儲單元陣列模塊250，由于相關(guān)的字線選擇開關(guān)全部成為截止狀態(tài)，因此上述非選擇字線成為高阻抗(Hi - z)狀態(tài)。接著，在圖25中示出由所選出的存儲單元陣列模塊250、在讀取時與上述選擇存儲單元陣列模塊250相關(guān)聯(lián)的讀取電路106、全局位線解碼器/驅(qū)動器電路102以及奇偶數(shù)層選擇開關(guān)元件158的位線系選擇電路、選擇字線系電路以及非選擇字線系的非選擇字線用電流源199、在預充電時供給預充電電壓的各種開關(guān)電路構(gòu)成的讀取結(jié)構(gòu)電路圖。在圖25中，選擇存儲單元30通過選擇位線BLel及選擇字線WLl進行選擇，第I非選擇存儲單元193將與選擇位線BLel連接的31個非選擇存儲單元用等價電路表示,第3非選擇存儲單元195將與選擇字線WLl連接的1023個非選擇存儲單元用電路表示，第2非選擇存儲單元194將與非選擇字線及非選擇位線連接的31 X 1023個非選擇存儲單元用等價電路表示。在本圖中，將通過包含選擇存儲單元30的選擇存儲單元陣列模塊250的選擇存儲單元與非選擇存儲單元的3串聯(lián)結(jié)構(gòu)來表現(xiàn)的等價電路表示為存儲單元陣列模塊250內(nèi)的結(jié)構(gòu)。選擇字線通過基于字線解碼器電路103與字線預解碼器電路111的上述圖24的動作，在預充電時(第I步驟中)被施加預充電電壓(第3電壓)VPR，在讀出時(第2步驟中)被施加GND電壓(第2電壓)。非選擇字線組(NW點)通過基于字線解碼器電路103與字線預解碼器電路111的上述圖24的動作，在預充電時(第I步驟中)被施加預充電電壓(第3電壓)VPR，在讀出時(第2步驟中)被施加來自非選擇字線用電流源199的非選擇字線電流(第I定電流)Inswl0
選擇位線BL_el通過按照奇偶數(shù)層選擇信號BLs_oO而選擇性地被設(shè)定為導通狀態(tài)的奇偶數(shù)層選擇開關(guān)元件158以及全局位線解碼器/驅(qū)動器電路102，選擇性地與節(jié)點YD連接。140是構(gòu)成讀取電路106的第1PM0S晶體管的一例，是源極端子與VSA電源連接、柵極端子與漏極端子相連接的二極管連接的PMOS晶體管。146是對PMOS晶體管140的漏極端子與YD節(jié)點進行連接/非連接控制的開關(guān)元件，該開關(guān)元件146在控制信號NACT為Low時成為連接狀態(tài)。145是對預充電電壓(第3電壓)VPR與YD節(jié)點進行連接/非連接控制的開關(guān)元件，該開關(guān)元件145在控制信號NPRE為Low時成為連接狀態(tài)。這些開關(guān)元件145及146構(gòu)成本發(fā)明的第I開關(guān)電路，即，構(gòu)成在控制電路109的控制下、將讀取電路106和在數(shù)據(jù)讀取之前的預充電用的第3電壓的某個與選擇位線選擇性地連接的第I開關(guān)電路。PMOS晶體管141是構(gòu)成讀取電路106的第2PM0S晶體管的一例，是源極端子與VSA電源連接、柵極端子與PMOS晶體管140的柵極端子連接、漏極端子與SEN節(jié)點連接的PMOS晶體管。PMOS晶體管140與PMOS晶體管141成為電流鏡連接結(jié)構(gòu)，因此與流過PMOS晶體·管140的電流IloadO相同的電流量的電流也流過PMOS晶體管141。PMOS晶體管144將源極端子與VSA電源連接，將柵極端子與VPRM電壓連接，將漏極端子與節(jié)點s0連接，作為通過將規(guī)定的VPRM電壓向柵極端子施加而流過恒定電流IsoO的恒流源進行動作。NMOS晶體管143是源極端子與GND電源連接、柵極端子與漏極端子相連接的二極管連接的NMOS晶體管，在漏極端子上連接節(jié)點s0。NMOS晶體管142是構(gòu)成讀取電路106的第2電流源的一例，是源極端子與GND端子連接、柵極端子與NMOS晶體管143的柵極端子連接、漏極端子與SEN節(jié)點連接的NMOS晶體管。NMOS晶體管143與NMOS晶體管142成為電流鏡連接結(jié)構(gòu)，因此與流過NMOS晶體管143的電流IsoO相同電流量的電流也流過NMOS晶體管142。因此，SEN節(jié)點的電壓狀態(tài)由PMOS晶體管141的鏡(mirror)電流IloadO與NMOS晶體管142的鏡電流IsoO的大小關(guān)系(實際為由PMOS晶體管140的電流決定的PMOS晶體管141的電流能力與由NMOS晶體管143的電流決定的NMOS晶體管142的電流能力的大小關(guān)系)決定。S卩，電流IloadO大于規(guī)定電流IsoO的情況下(IloadO > IsoO), SEN節(jié)點電壓VSEN成為接近VSA的電壓，電流IloadO小于規(guī)定電流IsoO的情況下(IloadO < IsoO),SEN節(jié)點電壓VSEN成為接近GND電壓的電壓。148是對VREF端子(第2輸入端子)的電壓與SEN節(jié)點的電壓(第I輸入端子的電壓)進行大小比較、將比較結(jié)果作為邏輯信號DOUT輸出的差動檢測電路，該差動檢測電路148，在 VSEN > VREF 時輸出 DOUT = Low，在 VSEN < VREF 時輸出 DOUT = High。讀取電路106是從通過上述解碼器電路選出的存儲單元中讀取數(shù)據(jù)的電路，由PMOS晶體管140、141、144、NM0S晶體管142、143、開關(guān)元件145、146和差動檢測電路148構(gòu)成。并且，為了使選擇位線的電壓與PMOS晶體管140的源極電壓VSA為相同電平，與PMOS晶體管140進行電流鏡連接的PMOS晶體管141可以為耗盡型。接著，對于圖25的讀取系統(tǒng)電路在控制電路109下的讀取動作，使用圖26的讀取序列圖進行說明。圖26的讀取序列將預充電(第I步驟)及讀出(第2步驟)作為I個循環(huán)而示出2個循環(huán)量。在圖26的讀取序列中，從時間t0到tl為預充電時間(第I步驟)，從tl到t2為讀出時間(第2步驟)，將從t0到t2作為讀取的I個循環(huán)。非選擇字線用電流源199總是生成電流Inswl。在該讀取中，選擇存儲單元陣列模塊0，因此模塊選擇信號BLKO為High狀態(tài)，BLKl 15為Low狀態(tài)。在預充電時間(第I步驟沖，在控制電路109的控制下，NPRE = Low,NACT = High,從而開關(guān)元件145與136為導通狀態(tài)，開關(guān)元件146為斷開狀態(tài)，屬于所選出的存儲單元陣列模塊250的選擇位線、選擇字線、非選擇字線全部被設(shè)定為預充電電壓(第3電壓)VPR。并且，屬于非選擇的存儲單元陣列模塊250的全部位線及全部字線成為高阻抗(Hi - z)狀態(tài)。在時間tl成為讀出狀態(tài)(第2步驟)，則在控制電路109的控制下，成為NPRE =·High,NACT = Low,非選擇字線組停止預充電電壓VPR的供給，成為僅恒定電流(第I定電流)Inswl的供給。因此非選擇字線從VPR電平向由電流Inswl決定的電壓電平微動。這里，VPR電壓電平優(yōu)選地在讀出時對于非選擇字線組設(shè)定為盡可能接近由來自非選擇字線用電流源199的恒定電流Inswl的供給所決定的選擇字線組的穩(wěn)定時電壓。這樣，在第I步驟(預充電時)中向非選擇字線供給的第3電壓VPR設(shè)定為，與在第2步驟(讀出時)中供給的來自非選擇字線用電流源199的恒定電流Inswl的供給所決定的非選擇字線的電壓大致相等。第3電壓VPR與由來自非選擇字線用電流源199的恒定電流Inswl的供給所決定的非選擇字線的電壓的差優(yōu)選為第3電壓VPR的10%以內(nèi)。由此，能夠抑制從第I步驟(預充電)向第2步驟(讀出)切換時的非選擇字線的電壓電平的變動，實現(xiàn)更穩(wěn)定的數(shù)據(jù)讀取。另一方面，選擇全局位線(在圖26中為GBLOOI)從預充電電壓VPR向讀出電壓(第I電壓)VSA變化，選擇位線(在圖26中為BL_eI)接受全局位線的狀態(tài)變化而從預充電電壓(第3電壓)VPR向讀出電壓(第I電壓)VSA變化，選擇字線(在圖26中為WL00001)從預充電電壓VPR (第3電壓)向GND電壓(第2電壓)OV變化。選擇存儲單元30成為讀出狀態(tài)(第2步驟)時，在控制電路109的控制下，如上所述地，選擇位線電壓成為VSA電平(第I電壓)、選擇字線電壓成為GND電壓(第2電壓)，因此流出單元電流。此時的選擇存儲單元30的電流量由電阻變化元件10的電阻狀態(tài)決定其大小，電阻變化元件10的電阻狀態(tài)為高電阻的情況下，與低電阻的情況相比存儲單元電流變小。即，在選擇存儲單元30的電阻變化元件10的電阻值高(低)的情況下，選擇存儲單元30的電流量變少(多)。成為讀出狀態(tài)(第2步驟)時，如上所述地在選擇存儲單元30中流過電流，該電流經(jīng)由選擇全局位線、YD節(jié)點向PMOS晶體管140傳輸。選擇存儲單元30的電阻變化元件10的電阻狀態(tài)引起的電流量的差異大致原樣地表現(xiàn)為PMOS晶體管140的電流量的差異。即，在選擇存儲單元30的電阻變化元件10為高電阻狀態(tài)的情況下，單元電流減少從而PMOS晶體管140的電流量也減少，反之在選擇存儲單元30的電阻變化元件10為低電阻狀態(tài)的情況下，單元電流增多從而PMOS晶體管140的電流量也增多。因此，通過對PMOS晶體管140的電流量進行檢測判斷，能夠?qū)x擇存儲單元的電阻變化元件10把握作為電阻狀態(tài)的大小而存儲的邏輯數(shù)據(jù)值。在與PMOS晶體管140進行電流鏡連接的PMOS晶體管141中流過與PMOS晶體管140同樣的電流。并且，通過流過PMOS晶體管141的電流量(流過PMOS晶體管140的電流量)、與以一定電流能力進行控制的NMOS晶體管142的電流量的平衡(駆《■引爸)決定SEN節(jié)點電壓。在PMOS晶體管140的電流量少的情況下，SEN節(jié)點的電壓降低到GND電壓附近，在PMOS晶體管140的電流量多的情況下，SEN節(jié)點的電壓上升到VSA附近。因此，選擇存儲單元30的電阻變化元件10為高電阻狀態(tài)(HR)的情況下，SEN節(jié)點的電壓降低到GND電壓附近，選擇存儲單元30的電阻變化元件10為低電阻狀態(tài)(HR)的情況下，SEN節(jié)點的電壓上升到VSA附近。通過將差動檢測電路148的一個輸入端子VREF的電壓設(shè)定并施加為VSA電壓的一半這樣的規(guī)定電壓，從而差動檢測電路148能夠?qū)EN節(jié)點電壓的大小狀態(tài)作為High/Low的邏輯電平向DOUT端子輸出。因此，選擇存儲單元30的電阻變化元件10的電阻狀態(tài) 被變換為DOUT端子的High/Low邏輯電平，從而能夠判斷電阻變化元件10的存儲數(shù)據(jù)。這樣，在從tl到t2的讀出時的期間，對選擇存儲單元30的存儲數(shù)據(jù)進行檢測判斷而從DOUT端子輸出。若到達時間t2則再次成為預充電狀態(tài)(第I步驟)，因此在控制電路109的控制下，變化為NPRE = Low、NACT = High,開關(guān)元件145與136成為導通狀態(tài)，開關(guān)元件146成為斷開狀態(tài)，選擇位線、選擇字線、非選擇字線全部再度被設(shè)定為預充電電壓VPR。將t0 — tl的預充電與tl — t2的讀出作為I個循環(huán)，按各循環(huán)單位依次變更選擇存儲單元并進行重復，從而能夠讀取存儲單元陣列內(nèi)的各存儲單元的存儲數(shù)據(jù)。這樣，控制電路109控制第I 第3開關(guān)電路，以使得在第I步驟(預充電時)中，經(jīng)由第I開關(guān)電路(開關(guān)元件145及146)向選擇位線供給第3電壓VPR，經(jīng)由第2開關(guān)電路(緩沖電路134)向選擇字線供給第3電壓VPR，經(jīng)由第3開關(guān)電路(PMOS晶體管135及136)向非選擇字線供給第3電壓VPR。另一方面，控制電路109控制第I 第3開關(guān)電路，以使得在第2步驟(讀出時)中，經(jīng)由第I開關(guān)電路(開關(guān)元件145及146)向選擇位線連接讀取電路106，經(jīng)由第2開關(guān)電路(緩沖電路134)向選擇字線連接第2電壓(GND電壓)，經(jīng)由第3開關(guān)電路(PM0S晶體管135及136)向非選擇字線連接非選擇字線用電流源199。如上述那樣，根據(jù)本實施方式，能夠?qū)x擇存儲單元所屬的存儲單元陣列模塊的非選擇字線組施加規(guī)定電流的結(jié)構(gòu)的交叉點型電阻變化非易失性存儲裝置400，能夠在讀取時擴大寫入數(shù)據(jù)的讀取余量，實現(xiàn)能夠穩(wěn)定的讀取的非易失性存儲裝置。(實施方式2)圖27表示將用于交叉點存儲單元陣列的存儲單元51層疊為4層結(jié)構(gòu)的情況下的本發(fā)明實施方式2的存儲單元剖面結(jié)構(gòu)圖(各層的存儲單元51的結(jié)構(gòu)與圖2或圖3相同，為了簡化說明而采用圖2的結(jié)構(gòu))。在圖27中，存儲單元51具有將電阻變化元件10與電流控制元件29串聯(lián)連接的結(jié)構(gòu)而構(gòu)成I比特，由將該存儲單元51在上下層上層疊的4層構(gòu)成。在該4層結(jié)構(gòu)中，將第I層存儲單元的下部端子與位線71a連接，將第I層存儲單元的上部端子與字線70a連接，將第2層存儲單元的下部端子與字線70a連接，將第2層存儲單元的上部端子與位線71b連接，將第3層存儲單元的下部端子與位線71b連接，將第3層存儲單元的上部端子與字線70b連接，將第4層存儲單元的下部端子與字線70b連接，將第4層存儲單元的上部端子與位線71c連接。S卩，在第I層存儲單元與第2層存儲單元的中間配置字線70a，上述字線70a成為與第I層存儲單元的上部端子和第2層存儲單元下部端子一起連接的共有化結(jié)構(gòu)。同樣地，在第2層存儲單元與第3層存儲單元之間配置位線71b，上述位線71b成為與第2層存儲單元的上部端子和第3層存儲單元下部端子一起連接的共有化結(jié)構(gòu)。同樣地，在第3層存儲單元與第4層存儲單 元之間配置字線70b，上述字線70b成為與第3層存儲單元的上部端子和第4層存儲單元下部端子一起連接的共有化結(jié)構(gòu)。另外，在圖27中，電流控制元件29與電阻變化元件10的位置關(guān)系也可以上下顛倒。圖28是本實施方式2的交叉點型電阻變化非易失性存儲裝置的一部分(一個垂直陣列面)，是表示從字線方向看到的以與圖27相同的方式將存儲單元8層層疊的多層交叉點存儲單元陣列的存儲單元陣列的剖面結(jié)構(gòu)、和在其下層部配置的電路結(jié)構(gòu)的結(jié)構(gòu)概要圖。由鋁等布線材料構(gòu)成的以在該紙面上向水平方向(X方向)延伸的方式配置的第I層位線53a、與由鋁等布線材料構(gòu)成的以在該紙面上向垂直方向(Y方向未圖示)延伸的方式配置的第I層字線52a的交點處，配置存儲單元51。這些存儲單元51在第I層位線53a上沿著X方向排列η比特，形成第I層存儲單元51a。并且，在第I層存儲單元51a的上層(Z方向)，使第I層字線52a在下，在與由鋁等布線材料構(gòu)成的在該紙面的X方向上延伸配置的第2層位線53b的交點處，配置存儲單元51。這些存儲單元51也是在第2層位線53b上沿著X方向排列η比特，形成第2層存儲單元51b。并且，所謂Z方向，是層重疊的方向。以下，同樣地，以將字線或位線共用的形式，在第2層位線53b與第2層字線52b的交點處形成第3層存儲單元51c，在第2層字線52b與第3層位線53c的交點處形成第4層存儲單元51d，在第3層位線53c與第3層字線52c的交點處形成第5層存儲單元51e，在第3層字線52c與第4層位線53d的交點處形成第6層存儲單元51f，在第4層位線53d與第4層字線52d的交點處形成第7層存儲單元51g，在第4層字線52d與第5層位線53e的交點處形成第8層存儲單元51h。這樣，在本實施方式中，形成將存儲單元51進行8層堆積的3維存儲單元陣列。這樣，在(I)在X方向上延伸的形成于多個層的多個位線53a 53e、與(2)在Y方向上延伸的在第I層位線53a與第2層位線53b之間的層形成的第I層字線52a、在第2層位線53b與第3層位線53c之間的層形成的第2層字線52b、在第3層位線53c與第4層位線53d之間的層形成的第3層字線52c、以及在第4層位線53d與第5層位線53e之間的層形成的第4層字線52d之間的各個交點位置，由該位線與該字線夾持而形成各存儲單元51。這里，將從該位線來看在上方的字線與該位線之間的交點位置形成的存儲單元稱為奇數(shù)層(第1、3、5、7層)的存儲單元，將從該位線來看在下方的字線與該位線之間的交點位置形成的存儲單元稱為偶數(shù)層(第2、4、6、8層)的存儲單元。并且，第1、3、5層位線53a、53c、53e通過作為第2柱體的一例的奇數(shù)層位線柱體55而被共通連接，第2、4層位線53b、53d通過作為第I柱體的一例的偶數(shù)層位線柱體54而被共通連接。這樣，在Z方向上相鄰的層的存儲單元組是將位線或字線中的某個共有的結(jié)構(gòu)，因此能夠以最少的布線層數(shù)構(gòu)成多層交叉點存儲單元陣列，實現(xiàn)低成本化。在本實施方式中，特征在于，在從第I層存儲單元51a到第2層存儲單元51b的任一個層中，在存儲單元51內(nèi)，電阻變化元件10都能夠相對于Z方向以相同結(jié)構(gòu)及制造條件形成(例如，在任一個層中，都能夠在更下層側(cè)形成第2電極21，在其上形成第I電阻變化層13，在其上形成第2電阻變化層12，在其上形成第3電極11)，從而無論存儲單元位于奇數(shù)層或偶數(shù)層，都能夠制造相同結(jié)構(gòu)的存儲單元。即，構(gòu)成偶數(shù)層的存儲單元的電阻變化元件10、與構(gòu)成奇數(shù)層的存儲單元的電阻變化元件10相對于Z方向以相同朝向配置。偶數(shù)層位線柱體(偶數(shù)層BL柱體)54與由NMOS晶體管構(gòu)成的作為第I位線選擇開關(guān)元件的一例的偶數(shù)層位線選擇開關(guān)元件57的漏極或源極中的一個連接，另一方面，奇數(shù)層位線柱體(奇數(shù)層BL柱體)55與由NMOS晶體管構(gòu)成的作為第2位線選擇開關(guān)元件的一例的奇數(shù)層位線選擇開關(guān)元件58的漏極或源極中的一個連接。偶數(shù)層位線選擇開關(guān)元件57的漏極或源極中的另一個以及奇數(shù)層位線選擇開關(guān)元件58的漏極或源極中的另一個被共通連接于共通接點(GBLI)。并且，偶數(shù)層位線選擇開關(guān)元件57的柵極與偶數(shù)層位線選 擇信號線連接，奇數(shù)層位線選擇開關(guān)元件58的柵極與奇數(shù)層位線選擇信號線連接。此外，共通接點GBLI與由NMOS晶體管構(gòu)成的N型電流限制元件90的漏極或源極中的一個連接，并且與由PMOS晶體管構(gòu)成的P型電流限制元件91的漏極或源極中的一個連接。N型電流限制元件90的漏極或源極中的另一個與全局位線(GBL)連接，P型電流限制元件91的漏極或源極中的另一個也同樣地與全局位線(GBL)連接。S卩，N型電流限制元件90與P型電流限制元件91并聯(lián)連接，構(gòu)成對在偶數(shù)層位線選擇開關(guān)元件57及奇數(shù)層位線選擇開關(guān)元件58與全局位線(GBL)之間流過的雙向的電流分別進行限制的雙向電流限制電路920。在N型電流限制元件90的柵極，連接與節(jié)點CMN連接的信號線，在P型電流限制元件91的柵極，連接與節(jié)點CMP連接的信號線。本發(fā)明是與讀取有關(guān)的技術(shù)，在讀取模式中，N型電流限制元件90與P型電流限制元件91總為導通狀態(tài)，因此從節(jié)點CMP及節(jié)點CMN向各柵極施加的信號的電壓分別是，CMP為0V、CMN為VSA。順便說一下，N型電流限制元件90與P型電流限制元件91在寫入動作時作為電流限制元件發(fā)揮功能。另外，將圖28所示的在位線53排列的方向上進行了切片的結(jié)構(gòu)的組稱為垂直陣列面。即，將按照在層重疊的方向即Z方向上排列的每個位線組而構(gòu)成的、共通地具有垂直貫通的字線、在Y方向上排列配置的多個XZ面的每一個稱為垂直陣列面。在圖29中示出將上述垂直陣列面以面相對的方式排列4個的情況下的結(jié)構(gòu)圖。在圖29中，將位線延伸的方向作為X方向，將字線延伸的方向作為Y方向，將位線、字線的層進行重疊的方向作為Z方向。在圖29中，位線(BL)53在X方向上延伸而形成于多個層(圖29中為5層)。字線(WL) 52在Y方向上延伸而形成于位線間的各層(圖29中為4層)。并且，在存儲單元陣列100中，在位線53與字線52之間的交點位置，由該位線53與該字線52夾持而形成各存儲單元(MC)51。并且，為了圖的簡化，對于存儲單元51的一部分及字線的一部分省略圖示。并且，按照在Z方向上對齊的各層的位線BL組的每個，通過在與字線WL之間形成的存儲單元51，分別構(gòu)成垂直陣列面O 3。在各垂直陣列面O 3中，字線WL是共通的。在圖29的例中，在各垂直陣列面O 3中，存儲單元51在X方向上配置32個(圖11中η=32)在Z方向上配置8個。并且，存儲單元陣列100由在Y方向上排列的4個垂直陣列面O 3構(gòu)成。但是，垂直陣列面的存儲單元的個數(shù)、在Y方向上排列的垂直陣列面的個數(shù)不限于此。并且，在各垂直陣列面O 3中，偶數(shù)層的位線BL通過圖28的偶數(shù)層位線柱體54而被共通地連接(BL_eO BL_e3)，奇數(shù)層的位線BL通過圖28的奇數(shù)層位線柱體55而被共通地連接(BL_oO BL_o3)。并且，與各垂直陣列面O 3對應設(shè)置的全局位線GBL000 GBL003在Y方向上延伸形成。并且，按照各垂直陣列面O 3的每個，分別設(shè)置有奇數(shù)層位線選擇開關(guān)元件61 64及偶數(shù)層位線選擇開關(guān)元件65 68。在圖29中，奇數(shù)層位線選擇開關(guān)元件61 64及偶數(shù)層位線選擇開關(guān)元件65 68由NMOS晶體管構(gòu)成。此外，由NMOS晶體管構(gòu)成的N型電流限制元件90、92、94、96和由PMOS晶體管構(gòu)成的P型電流限制元件91、93、95、97相·關(guān)的奇數(shù)層位線選擇開關(guān)元件61 64及偶數(shù)層位線選擇開關(guān)元件65 68的每一個與相關(guān)的各全局位線GBL000 GBL003，通過奇數(shù)層位線選擇開關(guān)元件61 64及偶數(shù)層位線選擇開關(guān)元件65 68的另一個漏極或源極的擴散層端子進行連接。N型電流限制元件90、
92、94、96的柵極端子與控制電壓用節(jié)點CMN共通連接，P型電流限制元件91、93、95、97的柵極端子與控制電壓用節(jié)點CMP共通連接。并且，節(jié)點CMN與節(jié)點CMP的電壓可以根據(jù)要限制的電流量而任意地設(shè)定。奇數(shù)層位線選擇開關(guān)元件61 64分別經(jīng)由相關(guān)的N型電流限制元件90、92、94、96以及P型電流限制元件91、93、95、97，按照奇數(shù)層位線選擇信號BLs_oO，對該垂直陣列面涉及的全局位線GBL000 GBL003與在該垂直陣列面中分別被共通地連接的奇數(shù)層的位線BL_oO BL_o3之間的電連接或非電連接進行切換控制。另一方面，偶數(shù)層位線選擇開關(guān)元件65 68，分別經(jīng)由相關(guān)的N型電流限制元件90、92、94、96以及P型電流限制元件91、
93、95、97，按照偶數(shù)層位線選擇信號BLs_eO，對該垂直陣列面涉及的全局位線GBL000 GBL003與在該垂直陣列面中分別被共通地連接的偶數(shù)層的位線BL_eO BL_e3之間的電連接或非電連接進行切換控制。在該結(jié)構(gòu)中，在任意的存儲單元層中，都能夠以使電阻變化元件10的Z方向的結(jié)構(gòu)為相同結(jié)構(gòu)而形成的存儲單元51形成各垂直陣列面O 3。并且，在圖28中，將偶數(shù)層的位線53b、53d及奇數(shù)層的位線53a、53c、53e分別通過獨立的柱體(偶數(shù)層位線柱體54以及奇數(shù)層位線柱體55)共通地連接，并且將這些柱體與全局位線GBL經(jīng)由偶數(shù)層位線選擇開關(guān)元件57或奇數(shù)層位線選擇開關(guān)元件58和雙向電流限制電路920進行連接，從而實現(xiàn)分層位線方式的多層交叉點結(jié)構(gòu)。接著，對將存儲單元層疊了 8層的多層交叉點存儲單元陣列的讀取時的與字線選擇及對字線的電壓電流施加相關(guān)聯(lián)的、從非選擇字線用電流源199 字線預解碼器電路111 字線解碼器電路103 到字線為止的電路結(jié)構(gòu)及其動作，使用圖30進行詳細說明。在圖30中，PMOS晶體管135在源極端子上連接讀取電源VSA，在柵極端子上在控制電路109的控制下連接規(guī)定的固定電壓Vic，漏極端子與輸出端子連接，是以PMOS晶體管135為主構(gòu)成要素的、生成由VSA電壓與規(guī)定的固定電壓Vic所決定的恒定電流Inswl的非選擇字線用電流源199的結(jié)構(gòu)例。非選擇字線用電流源199的輸出端子與節(jié)點NWS連接。PMOS晶體管136在源極端子上連接讀取時的預充電電源VPR，在柵極端子上連接預充電信號NPRE，在漏極端子上連接節(jié)點NWS，具有在讀取動作的預充電時將節(jié)點NWS設(shè)定為VPR的功能。緩沖電路134是按照輸入信號來選擇并輸出高電壓側(cè)電壓或低電壓側(cè)電壓的電路。該緩沖電路134，將用于供給高電壓側(cè)電壓的端子與節(jié)點NWS連接，將用于供給低電壓側(cè)電壓的端子向GND端子(OV)連接，各輸入端子與全局字線選擇信號GWLSgi (g為O I - I的整數(shù)，i為00 η — I的整數(shù)，根據(jù)將字線在I層(這里I = 4)進行了層疊的存儲單元陣列，g由表示Z方向的層編號的編號表現(xiàn)，i由表示X方向的配置編號的2位數(shù)編號表現(xiàn))分別連接，各輸出端子與全局字線GWLgi (g為O I 一 I的整數(shù)、i為00 η —I的整數(shù))分別連接。由IXn個緩沖電路134構(gòu)成的字線預解碼器電路111，根據(jù)全局字線選擇信號GWLSgi，將規(guī)定的I個全局字線GWLln作為選擇全局字線進行選擇控制。S卩，對表示全局字線選擇信號GWLSgi內(nèi)的任意I個選擇的Low電平，將其它設(shè)定為High電平。將 所選出的I個全局字線GWLgi設(shè)定為GND電壓，將其它全部的非選擇全局字線與非選擇字線用電流源199連接。字線選擇開關(guān)電路132是將PMOS晶體管130與NMOS晶體管131彼此的漏極端子和源極端子并聯(lián)連接、并通過各自的柵極端子對漏極一源極間的導通/非導通進行控制的CMOS型的字線選擇開關(guān)電路。反相器133將模塊選擇信號BLKj (j為O 15的整數(shù))作為輸入而輸出其反轉(zhuǎn)信號。上述PMOS晶體管130的柵極端子與反相器133的輸出端子連接，上述NMOS晶體管131的柵極端子與對應的模塊選擇信號BLKj連接。對各字線分別設(shè)置字線選擇開關(guān)電路132，以存儲單元陣列模塊單位構(gòu)成進行字線與全局字線之間的電連接控制的字線解碼器電路103。字線選擇開關(guān)電路132存在于存儲單元陣列模塊250內(nèi)的各字線(在圖30中I個存儲單元陣列模塊內(nèi)的字線數(shù)為η個Xl層=32個X4層=128個，因此字線選擇開關(guān)電路132也存在128個)。與I個存儲單元陣列模塊250對應的4X32個字線選擇開關(guān)電路132，根據(jù)與存儲單元陣列模塊250對應的模塊選擇信號BLKj，在選擇時4X32個字線選擇開關(guān)電路132全部為導通狀態(tài)，在非選擇時全部成為截止狀態(tài)。與16個各存儲單元陣列模塊對應地存在上述4 X 32個字線選擇開關(guān)電路132，128個字線選擇開關(guān)電路132構(gòu)成字線解碼器電路103。根據(jù)該結(jié)構(gòu)，在選擇任意的字線的情況下，首先，輸出對選擇字線所屬的一個存儲單元陣列模塊250進行指定的模塊選擇信號BLKj (High狀態(tài))，通過字線解碼器電路103，接受模塊選擇信號BLKj而與I個選擇模塊對應的4X32個字線選擇開關(guān)全部成為導通狀態(tài)。另一方面，與選擇模塊以外的其它非選擇模塊對應的4X32個字線選擇開關(guān)全部成為截止狀態(tài)。進而，字線預解碼器電路111內(nèi)的與選擇字線對應的I個選擇全局字線GWLnOCnO為與選擇全局字線對應的整數(shù))接受全局字線選擇信號GWLSlnO的輸出信號(Low狀態(tài))而被設(shè)定為GND狀態(tài)，其它的4X31個非選擇全局字線GWLln與節(jié)點NWS連接。節(jié)點NWS，在讀取的預充電時(第I步驟)接受NPRE信號的Low狀態(tài)而被設(shè)定為VPR電壓，在讀取的讀出時(第2步驟)接受NPRE信號的High狀態(tài)而將PMOS晶體管136設(shè)定為截止狀態(tài)，因此設(shè)定為僅施加非選擇字線用電流源199的輸出電流Inswl。
另外，關(guān)于全部的字線，非選擇的存儲單元陣列模塊250，由于字線解碼器電路103內(nèi)的相關(guān)的字線選擇開關(guān)電路132全部成為截止狀態(tài)，因此上述非選擇字線成為高阻抗(Hi — z)狀態(tài)。在如本存儲單元陣列那樣以多層的字線構(gòu)成的多層結(jié)構(gòu)的交叉點型存儲單元陣列中，也能夠通過構(gòu)成與多個字線結(jié)構(gòu)對應的字線預解碼器電路、字線解碼器電路，從而以與單層的字線結(jié)構(gòu)同樣的方法進行動作。即，通過應用以實施方式I的單層的字線結(jié)構(gòu)說明的讀取序列，能夠進行以多層的字線構(gòu)成的多層結(jié)構(gòu)的交叉點型存儲單元陣列的讀取。如以上這樣，根據(jù)本實施方式，在超過2層的多層結(jié)構(gòu)的交叉點型存儲單元陣列中，能夠構(gòu)成能夠?qū)x擇存儲單元所屬的存儲單元陣列模塊的非選擇字線組施加規(guī)定電流的交叉點型電阻變化非易失性存儲裝置，能夠在讀取時將寫入數(shù)據(jù)的讀取余量擴大，實現(xiàn)能夠穩(wěn)定讀取的非易失性存儲裝置。以上，對于本發(fā)明的交叉點型電阻變化非易失性存儲裝置，基于實施方式I及2進行了說明，但是本發(fā)明不限于這些實施方式。在不脫離本發(fā)明主旨的范圍內(nèi)，對各實施方式·實施本領(lǐng)域技術(shù)人員能夠想到的各種變形而得到的方式、以及將各實施方式的構(gòu)成要素任意組合來實現(xiàn)的方式也包含于本發(fā)明。例如，本發(fā)明不僅能夠作為交叉點型電阻變化非易失性存儲裝置實現(xiàn)，而且能夠作為交叉點型電阻變化非易失性存儲裝置的讀取方法實現(xiàn)。具體而言，本發(fā)明的一方式，是在控制電路109的控制下從交叉點型電阻變化非易失性存儲裝置400中讀取數(shù)據(jù)的方法，是具備交叉點型的存儲單元陣列200的交叉點型電阻變化非易失性存儲裝置400的讀取方法，該交叉點型的存儲單元陣列200，將具有通過施加極性不同的電壓而向低電阻狀態(tài)及高電阻狀態(tài)的至少2個狀態(tài)可逆地轉(zhuǎn)變的電阻變化元件10、和與上述電阻變化元件10串聯(lián)連接的具有非線性電流電壓特性的雙向電流控制元件29的存儲單元配置多個，上述各存儲單元形成于在X方向上延伸的多個位線與在Y方向上延伸的多個字線之間的交點位置。該讀取方法，包含以下步驟解碼步驟，字線解碼器電路103等從上述多個位線中選擇至少一個位線、從上述多個字線中選擇至少一個字線，從而從上述存儲單元陣列200中選擇至少一個存儲單元；讀取步驟，讀取電路106從所選出的存儲單元中讀取數(shù)據(jù)；以及電流供給步驟，在讀取來自所選出的存儲單元的數(shù)據(jù)時，控制電路109進行控制，向在上述解碼步驟中選出的位線即選擇位線施加用于上述讀取的第I電壓，向在上述解碼步驟中選出的字線即選擇字線施加第2電壓，向在上述解碼步驟中未被選擇的字線即非選擇字線供給第I定電流。由此，對于非選擇字線，不是施加定電壓而是施加定電流，采用所謂的非選擇字線電流施加方式。根據(jù)本方式，對于使用相對于電壓而言電流特性敏感的本存儲單元的交叉點型電阻變化非易失性存儲裝置400，能夠?qū)⒖紤]了施加的電信號的偏差后的實際的讀取余量擴大，實現(xiàn)穩(wěn)定的讀取特性。并且，在這種非選擇字線電流施加方式中，向非選擇字線施加的電流的偏差與以往的定電壓施加方式相比變小，因此對于經(jīng)由非選擇單元流入選擇字線的電流的變化引起的電磁噪聲(EMI)的產(chǎn)生這樣的問題，也能夠穩(wěn)定的動作。這里，在上述電流供給步驟中，可以利用至少在上述數(shù)據(jù)的讀取時供給規(guī)定的電壓的相同電源生成上述第I電壓與上述第I定電流。由此，本發(fā)明的非選擇字線電流施加方式能夠簡易地實現(xiàn)。并且，該讀取方法還可以包含以下步驟第I開關(guān)步驟，通過上述第I開關(guān)電路，將上述第I電壓與數(shù)據(jù)讀取之前的預充電用的第3電壓中的某個與在上述解碼步驟中選出的位線選擇性地連接；第2開關(guān)步驟，通過上述第2開關(guān)電路，將上述第2電壓與上述第3電壓中的某個與在上述解碼步驟中選出的字線選擇性地連接；以及第3開關(guān)步驟，通過上述第3開關(guān)電路，將上述第I定電流與上述 第3電壓中的某個與在上述解碼步驟中未被選擇的字線選擇性地連接。更具體而言，優(yōu)選為，在上述電流供給步驟中，在第I步驟中，控制上述第I至第3開關(guān)步驟的動作，以使得通過上述第I開關(guān)步驟向上述選擇位線供給上述第3電壓，通過上述第2開關(guān)步驟向上述選擇字線供給上述第3電壓，通過上述第3開關(guān)步驟向上述非選擇字線供給第3電壓，在第2步驟中，控制上述第I至第3開關(guān)步驟的動作，以使得通過上述第I開關(guān)步驟向上述選擇位線供給上述第I電壓，通過上述第2開關(guān)步驟向上述選擇字線供給上述第2電壓，通過上述第3開關(guān)步驟向上述非選擇字線供給上述第I定電流。由此，能夠?qū)崿F(xiàn)在數(shù)據(jù)讀取之前的預充電，實現(xiàn)更加可靠的數(shù)據(jù)讀取。另外，優(yōu)選為，在上述第I步驟中向上述非選擇字線供給的上述第3電壓、與在上述第2步驟中供給的來自上述第I電流源的電流所決定的上述非選擇字線的電壓大致相等。由此，能夠抑制從第I步驟向第2步驟切換時的非選擇字線的電壓電平的變動，實現(xiàn)更加穩(wěn)定的數(shù)據(jù)讀取。并且，上述解碼步驟可以包含字線解碼步驟，通過字線解碼器電路103，在上述多個存儲單元陣列200中，選擇規(guī)定的字線；以及字線預解碼步驟，通過字線預解碼器電路111，對通過上述字線解碼步驟選出的字線控制電壓或電流的供給。由此，經(jīng)由第3開關(guān)電路及字線預解碼器電路向非選擇字線施加來自第I電流源的定電流，能夠簡易地實現(xiàn)非選擇字線電流施加方式。這里，優(yōu)選為，在上述讀取步驟中，使用上述第1PM0S晶體管、上述第2PM0S晶體管、流過第2定電流的上述第2電流源、差動檢測電路148來讀取上述數(shù)據(jù)。由此，能夠?qū)崿F(xiàn)通過電流施加來檢測存儲單元內(nèi)的電阻變化元件的電阻狀態(tài)的數(shù)據(jù)讀取方式。并且，將從上述位線來看在上方的上述字線與該位線之間的交點位置形成的上述存儲單元作為奇數(shù)層的存儲單元，將從上述位線來看在下方的上述字線與該位線之間的交點位置形成的上述存儲單元作為偶數(shù)層的存儲單元，將按照在層重疊的方向即Z方向上排列的上述多個位線組的每個而構(gòu)成的、在上述Y方向上排列配置的多個XZ面的每一個作為垂直陣列面O 3，則上述各垂直陣列面O 3，共通地具有垂直地貫通上述各垂直陣列面O 3的上述多個字線，在上述各垂直陣列面O 3中，全部的偶數(shù)層的上述位線與在Z方向上相連的第I柱體共通地連接，并且，全部的奇數(shù)層的上述位線與在Z方向上相連的第2柱體共通地連接，上述交叉點型電阻變化非易失性存儲裝置400還具備按照上述多個垂直陣列面O 3的每一個設(shè)置的全局位線GBL ;按照上述垂直陣列面O 3的每一個設(shè)置、一端與上述第I柱體連接的多個第I位線選擇開關(guān)元件；按照上述垂直陣列面O 3的每一個設(shè)置、一端與上述第2柱體連接的多個第2位線選擇開關(guān)元件；按照上述垂直陣列面O 3的每一個設(shè)置、在與該垂直陣列面對應的上述第I位線選擇開關(guān)元件的另一端及與該垂直陣列面對應的上述第2位線選擇開關(guān)元件的另一端和與該垂直陣列面對應的上述全局位線GBL之間設(shè)置的、對在上述第I位線選擇開關(guān)元件及上述第2位線選擇開關(guān)元件和上述全局位線GBL之間流過的雙向的電流分別進行限制的雙向電流限制電路920 ;以及控制上述雙向電流限制電路的電流限制控制電路104 ;上述解碼步驟包含全局位線解碼/驅(qū)動步驟，通過全局位線解碼器/驅(qū)動器電路102，對上述多個全局位線GBL，供給用于對上述存儲單元進行選擇、寫入以及讀取的信號；以及字線解碼步驟，通過字線解碼器電路103，對上述多個字線，供給用于對上述存儲單元進行選擇、寫入及讀取的信號；在上述讀取步驟中，從通過上述全局位線解碼/驅(qū)動步驟和上述字線解碼步驟選出的存儲單元中讀取數(shù)據(jù)。由此，對于適合大存儲容量的多層結(jié)構(gòu)的交叉點型存儲單元陣列，也能夠適用本發(fā)明的非選擇字線電流施加方式。工業(yè)實用性本發(fā)明作為交叉點型電阻變化非易失性存儲裝置，特別是通過在讀取動作時對于選擇存儲單元所屬的存儲單元陣列模塊的非選擇字線組施加規(guī)定電流的簡便的結(jié)構(gòu)，擴大·寫入數(shù)據(jù)的讀取余量，能夠?qū)崿F(xiàn)能夠穩(wěn)定讀取的非易失性存儲裝置，因此，作為低成本且具有穩(wěn)定的存儲單元讀取特性的非易失性存儲裝置、例如作為以便攜終端為代表的各種電子設(shè)備的存儲裝置具有實用性。符號說明I、100、200存儲單元陣列10電阻變化元件11上部電極(第3電極)12第2電阻變化層(第2過渡金屬氧化物層、第2鉭氧化物層、第2鉿氧化物層、第2鋯氧化物層)13第I電阻變化層(第I過渡金屬氧化物層、第I鉭氧化物層、第I鉿氧化物層、第I鋯氧化物層)14下部電極21上部電極(第2電極)22電流控制層23下部電極(第I電極)24 字線25 位線26 28 柱體29電流控制元件30、260 267選擇存儲單元51存儲單元52、52a 52d 字線53、53a 53e 位線54偶數(shù)層位線柱體55奇數(shù)層位線柱體
57、65 68偶數(shù)層位線選擇開關(guān)元件58、61 64奇數(shù)層位線選擇開關(guān)元件70、70a、70b上部布線(字線)71、71a、71b、71c 下部布線(位線)73、101子位線選擇電路74、103字線解碼器電路90、92、94、96 N型電流限制元件
91、93、95、97 P型電流限制元件98,102全局位線解碼器/驅(qū)動器電路99、104電流限制控制電路105 寫入電路106讀取電路107數(shù)據(jù)輸入輸出電路108脈沖生成電路109控制電路110地址輸入電路111字線預解碼器電路130、135、136、140、141、144 PMOS 晶體管131、142、143 NMOS 晶體管132字線選擇開關(guān)電路(CMOS開關(guān)電路)133反相器(反轉(zhuǎn)邏輯電路)134緩沖電路145、146 開關(guān)元件148差動檢測電路158奇偶數(shù)層選擇開關(guān)元件190第I非選擇存儲單元組191第2非選擇存儲單元組192第3非選擇存儲單元組193第I非選擇存儲單元194第2非選擇存儲單元195第3非選擇存儲單元196電流檢測電路197讀出用電源198非選擇字線用電源199非選擇字線用電流源250存儲單元陣列模塊300主要部分400交叉點型電阻變化非易失性存儲裝置920雙向電流限制電路
權(quán)利要求
1.一種交叉點型電阻變化非易失性存儲裝置，具備 交叉點型的存儲單元陣列，配置有多個具有電阻變化元件和雙向的電流控制元件的存儲單元，上述各存儲單元形成于在X方向上延伸的多個位線與在Y方向上延伸的多個字線之間的交點位置，上述電阻變化元件通過施加極性不同的電壓而可逆地向低電阻狀態(tài)及高電阻狀態(tài)的至少2個狀態(tài)轉(zhuǎn)變，上述雙向的電流控制元件與上述電阻變化元件串聯(lián)連接，具有非線性的電流電壓特性； 解碼器電路，從上述多個位線中選擇至少一個位線，從上述多個字線中選擇至少一個字線，從而從上述存儲單元陣列中選擇至少一個存儲單元； 讀取電路，從所選出的存儲單元中讀取數(shù)據(jù)； 第I電流源，供給第I定電流；以及 控制電路，對從所選出的存儲單元的數(shù)據(jù)的讀取進行控制； 上述控制電路對上述解碼器電路、上述讀取電路及上述第I電流源進行控制，以使得在上述讀取電路進行數(shù)據(jù)的讀取時，向由上述解碼器電路選出的位線即選擇位線施加第I電壓，向由上述解碼器電路選出的字線即選擇字線施加第2電壓，向未被上述解碼器電路選出的字線即非選擇字線供給上述第I定電流，上述第I電壓是從上述讀取電路輸出的用于讀取的電壓。
2.如權(quán)利要求I所述的交叉點型電阻變化非易失性存儲裝置， 上述讀取電路與上述第I電流源連接于至少在上述數(shù)據(jù)的讀取時供給規(guī)定電壓的相同電源。
3.如權(quán)利要求I或2所述的交叉點型電阻變化非易失性存儲裝置， 上述交叉點型電阻變化非易失性存儲裝置還具備 第I開關(guān)電路，將上述第I電壓和數(shù)據(jù)的讀取之前的預充電用的第3電壓中的某個選擇性地與由上述解碼器電路選出的位線連接； 第2開關(guān)電路，將上述第2電壓和上述第3電壓中的某個選擇性地與由上述解碼器電路選出的字線連接；以及 第3開關(guān)電路，將上述第I定電流和上述第3電壓中的某個選擇性地與未被上述解碼器電路選出的字線連接。
4.如權(quán)利要求3所述的交叉點型電阻變化非易失性存儲裝置， 上述控制電路在第I步驟中對上述第I至第3開關(guān)電路進行控制，以使得經(jīng)由上述第I開關(guān)電路向上述選擇位線供給上述第3電壓，經(jīng)由上述第2開關(guān)電路向上述選擇字線供給上述第3電壓，經(jīng)由上述第3開關(guān)電路向上述非選擇字線供給第3電壓； 上述控制電路在第2步驟中對上述第I至第3開關(guān)電路進行控制，以使得經(jīng)由上述第I開關(guān)電路向上述選擇位線供給上述第I電壓，經(jīng)由上述第2開關(guān)電路向上述選擇字線供給上述第2電壓，經(jīng)由上述第3開關(guān)電路向上述非選擇字線供給上述第I定電流。
5.如權(quán)利要求4所述的交叉點型電阻變化非易失性存儲裝置， 在上述第I步驟中向上述非選擇字線供給的上述第3電壓，與在上述第2步驟中供給的來自上述第I電流源的電流所決定的上述非選擇字線的電壓大致相等。
6.如權(quán)利要求I 5中的任一項所述的交叉點型電阻變化非易失性存儲裝置， 上述交叉點型電阻變化非易失性存儲裝置具備多個上述存儲單元陣列；上述解碼器電路具有 字線解碼器電路，在上述多個存儲單元陣列中選擇規(guī)定字線；以及 字線預解碼器電路，對通過上述字線解碼器電路選出的字線控制電壓或電流的供給； 上述第I電流源，向上述字線預解碼器電路供給上述第I定電流； 上述字線預解碼器電路，經(jīng)由上述第3開關(guān)電路，與上述第I定電流或者上述第3電壓連接。
7.權(quán)利要求I 6中的任一項所述的交叉點型電阻變化非易失性存儲裝置， 上述讀取電路具備第IPMOS晶體管、第2PM0S晶體管、流通第2定電流的第2電流源、以及差動檢測電路； 上述差動檢測電路具有第I輸入端子和第2輸入端子，對上述第I輸入端子的電壓和與上述第2輸入端子連接的基準電壓進行比較并將其大小作為邏輯信號輸出； 上述第1PM0S晶體管具有源極端子、柵極端子和漏極端子，上述源極端子與上述第I電壓連接，上述柵極端子與上述漏極端子連接，上述漏極端子經(jīng)由上述第I開關(guān)電路與上述選擇位線連接； 上述第2PM0S晶體管具有源極端子、柵極端子和漏極端子，上述源極端子與上述第I電壓連接，上述柵極端子與上述第1PM0S晶體管的上述柵極端子連接，上述漏極端子與上述第2電流源的一個端子連接； 上述第2電流源的另一個端子與GND電壓連接； 上述差動檢測電路的第I輸入端子與上述第2PM0S晶體管的漏極端子連接。
8.如權(quán)利要求I 7中的任一項所述的交叉點型電阻變化非易失性存儲裝置， 將從上述位線來看在上方的上述字線與該位線之間的交點位置形成的上述存儲單元作為奇數(shù)層的存儲單元； 將從上述位線來看在下方的上述字線與該位線之間的交點位置形成的上述存儲單元作為偶數(shù)層的存儲單元； 將按照在層重疊的方向即Z方向上排列的上述多個位線組的每個而構(gòu)成的、在上述Y方向上排列配置的多個XZ面的每個作為垂直陣列面的情況下； 上述各垂直陣列面共通地具有垂直地貫通上述各垂直陣列面的上述多個字線； 在上述各垂直陣列面中，全部的偶數(shù)層的上述位線與在Z方向上相連的第I柱體共通地連接，并且，全部的奇數(shù)層的上述位線與在Z方向上相連的第2柱體共通地連接； 上述交叉點型電阻變化非易失性存儲裝置還具備 全局位線，按照上述多個垂直陣列面的每個而設(shè)置； 多個第I位線選擇開關(guān)元件，按照上述垂直陣列面的每個而設(shè)置，一端與上述第I柱體連接； 多個第2位線選擇開關(guān)元件，按照上述垂直陣列面的每個而設(shè)置，一端與上述第2柱體連接； 雙向電流限制電路，按照上述垂直陣列面的每個而設(shè)置，設(shè)置在與該垂直陣列面對應的上述第I位線選擇開關(guān)元件的另一端及與該垂直陣列面對應的上述第2位線選擇開關(guān)元件的另一端和與該垂直陣列面對應的上述全局位線之間，對在上述第I位線選擇開關(guān)元件及上述第2位線選擇開關(guān)元件和上述全局位線之間流過的雙向的電流分別進行限制；以及電流限制控制電路，控制上述雙向電流限制電路； 上述解碼器電路具有 全局位線解碼器/驅(qū)動器電路，對上述多個全局位線，供給用于對上述存儲單元進行選擇、寫入以及讀取的信號；以及 對上述多個字線供給用于對上述存儲單元進行選擇、寫入以及讀取的信號的字線解碼器電路及字線預解碼器電路； 上述讀取電路，從通過上述全局位線解碼器/驅(qū)動器和上述字線解碼器以及上述字線預解碼器選出的存儲單元中讀取數(shù)據(jù)。
9.一種交叉點型電阻變化非易失性存儲裝置的讀取方法， 該交叉點型電阻變化非易失性存儲裝置具備交叉點型的存儲單元陣列，該交叉點型的存儲單元陣列配置有多個具有電阻變化元件和雙向的電流控制元件的存儲單元，上述各存儲單元形成于在X方向上延伸的多個位線與在Y方向上延伸的多個字線之間的交點位置，上述電阻變化元件通過施加極性不同的電壓而可逆地向低電阻狀態(tài)及高電阻狀態(tài)的至少2個狀態(tài)轉(zhuǎn)變，上述雙向的電流控制元件與上述電阻變化元件串聯(lián)連接，具有非線性的電流電壓特性； 該交叉點型電阻變化非易失性存儲裝置的讀取方法包含以下步驟 解碼步驟，從上述多個位線中選擇至少一個位線，從上述多個字線中選擇至少一個字線，從而從上述存儲單元陣列中選擇至少一個存儲單元； 讀取步驟，從所選出的存儲單元中讀取數(shù)據(jù)；以及 電流供給步驟，在從所選出的存儲單元讀取數(shù)據(jù)時，向在上述解碼步驟中選出的位線即選擇位線施加用于上述讀取的第I電壓，向在上述解碼步驟中選出的字線即選擇字線施加第2電壓，向在上述解碼步驟中未被選出的字線即非選擇字線供給第I定電流。
10.如權(quán)利要求9所述的交叉點型電阻變化非易失性存儲裝置的讀取方法， 在上述電流供給步驟中，利用至少在上述數(shù)據(jù)的讀取時供給規(guī)定電壓的相同電源生成上述第I電壓與上述第I定電流。
11.如權(quán)利要求9或10所述的交叉點型電阻變化非易失性存儲裝置的讀取方法，還包含以下步驟 第I開關(guān)步驟，將上述第I電壓和數(shù)據(jù)的讀取前的預充電用的第3電壓中的某個選擇性地與在上述解碼步驟中選出的位線連接； 第2開關(guān)步驟，將上述第2電壓和上述第3電壓中的某個選擇性地與在上述解碼步驟中選出的字線連接；以及 第3開關(guān)步驟，將上述第I定電流和上述第3電壓中的某個選擇性地與在上述解碼步驟中未被選出的字線連接。
12.如權(quán)利要求11所述的交叉點型電阻變化非易失性存儲裝置的讀取方法， 在上述電流供給步驟中， 在第I步驟中，對上述第I至第3開關(guān)步驟的動作進行控制，以使得通過上述第I開關(guān)步驟向上述選擇位線供給上述第3電壓，通過上述第2開關(guān)步驟向上述選擇字線供給上述第3電壓，通過上述第3開關(guān)步驟向上述非選擇字線供給第3電壓； 在第2步驟中，對上述第I至第3開關(guān)步驟的動作進行控制，以使得通過上述第I開關(guān)步驟向上述選擇位線供給上述第I電壓，通過上述第2開關(guān)步驟向上述選擇字線供給上述第2電壓，通過上述第3開關(guān)步驟向上述非選擇字線供給上述第I定電流。
13.如權(quán)利要求12所述的交叉點型電阻變化非易失性存儲裝置的讀取方法， 在上述第I步驟中向上述非選擇字線供給的上述第3電壓，與在上述第2步驟中供給的來自上述第I電流源的電流所決定的上述非選擇字線的電壓大致相等。
14.如權(quán)利要求9 13中的任一項所述的交叉點型電阻變化非易失性存儲裝置的讀取方法， 上述解碼步驟包含以下步驟 字線解碼步驟，在上述多個存儲單元陣列中，選擇規(guī)定字線；以及 字線預解碼步驟，對通過上述字線解碼步驟選出的字線，控制電壓或電流的供給。
15.如權(quán)利要求9 14中的任一項所述的交叉點型電阻變化非易失性存儲裝置的讀取方法， 在上述讀取步驟中，使用第IPMOS晶體管、第2PM0S晶體管、流通第2定電流的第2電流源、以及差動檢測電路來讀取上述數(shù)據(jù)。
16.如權(quán)利要求9 15中的任一項所述的交叉點型電阻變化非易失性存儲裝置的讀取方法， 將從上述位線來看在上方的上述字線與該位線之間的交點位置形成的上述存儲單元作為奇數(shù)層的存儲單元； 將從上述位線來看在下方的上述字線與該位線之間的交點位置形成的上述存儲單元作為偶數(shù)層的存儲單元； 將按照在層重疊的方向即Z方向上排列的上述多個位線組的每個而構(gòu)成的、在上述Y方向上排列配置的多個XZ面的每個作為垂直陣列面的情況下； 上述各垂直陣列面共通地具有垂直地貫通上述各垂直陣列面的上述多個字線； 在上述各垂直陣列面中，全部的偶數(shù)層的上述位線與在Z方向上相連的第I柱體共通地連接，并且，全部的奇數(shù)層的上述位線與在Z方向上相連的第2柱體共通地連接； 上述交叉點型電阻變化非易失性存儲裝置還具備 全局位線，按照上述多個垂直陣列面的每個而設(shè)置； 多個第I位線選擇開關(guān)元件，按照上述垂直陣列面的每個而設(shè)置，一端與上述第I柱體連接； 多個第2位線選擇開關(guān)元件，按照上述垂直陣列面的每個而設(shè)置，一端與上述第2柱體連接；雙向電流限制電路，按照上述垂直陣列面的每個而設(shè)置，設(shè)置在與該垂直陣列面對應的上述第I位線選擇開關(guān)元件的另一端及與該垂直陣列面對應的上述第2位線選擇開關(guān)元件的另一端和與該垂直陣列面對應的上述全局位線之間，對在上述第I位線選擇開關(guān)元件及上述第2位線選擇開關(guān)元件和上述全局位線之間流過的雙向的電流分別進行限制；以及電流限制控制電路，控制上述雙向電流限制電路； 上述解碼步驟包含以下步驟 全局位線解碼/驅(qū)動步驟，對上述多個全局位線，供給用于對上述存儲單元進行選擇、寫入以及讀取的信號；以及字線解碼步驟，對上述多個字線，供給用于對上述存儲單元進行選擇、寫入以及讀取的信號 ; 在上述讀取步驟中，從在上述全局位線解碼/驅(qū)動步驟和上述字線解碼步驟中選出的存儲單元中讀取數(shù)據(jù)。
全文摘要
一種交叉點型電阻變化非易失性存儲裝置，具備在多個位線與多個字線的交點位置上形成的交叉點型的存儲單元陣列(200)、從存儲單元陣列(200)選擇至少一個存儲單元(51)的字線解碼器電路(103)、從所選擇的存儲單元讀取數(shù)據(jù)的讀取電路(106)、供給第1定電流的非選擇字線用電流源(199)、以及對來自所選擇的存儲單元的數(shù)據(jù)的讀取進行控制的控制電路(109)，控制電路(109)在讀取電路(106)進行數(shù)據(jù)讀取時，以向非選擇字線供給第1定電流的方式，對字線解碼器電路(103)、讀取電路(106)及非選擇字線用電流源(199)進行控制。
文檔編號G11C13/00GK102884584SQ20128000105
公開日2013年1月16日 申請日期2012年4月27日 優(yōu)先權(quán)日2011年5月11日
發(fā)明者東亮太郎, 島川一彥, 加藤佳一 申請人:松下電器產(chǎn)業(yè)株式會社