專利名稱：Sram的讀出電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及靜態(tài)隨機存取存儲器(SRAM)單元電路，尤其涉及對SRAM儲存單元中的數(shù)據(jù)進行讀取的讀出電路。
背景技術(shù)：
SRAM作為半導體存儲器中重要的一種，其具有很高的傳輸速度和較低的功耗，因此被廣泛地應用于各種集成電路中。整體上，SRAM單元包括單元陣列和外圍電路兩部分，其中單元陣列是SRAM單元的核心，其由SRAM存儲單元按照行和列排列而成；而外圍電路包括輸入輸出電路、時序產(chǎn)生電路、行譯碼電路以及放大讀出電路等，其中放大讀出電路將指定單元中的存儲數(shù)據(jù)進行采樣放大后，將其傳送至輸出緩沖器中。如圖I所示為一種現(xiàn)有的SRAM的讀出電路，其包括多數(shù)個存儲陣列塊，圖中只顯 示出兩個存儲陣列塊11、12，其電路行為相同，每一存儲陣列塊11包括復數(shù)個SRAM存儲單元，靈敏放大器SA電路模塊，以及鎖存電路模塊13、14，所述靈敏放大器SA對對應的存儲陣列中的單元數(shù)據(jù)進行采集放大并將數(shù)據(jù)鎖存，并通過區(qū)域使能信號Bank_SA_Enable對其進行選擇輸出，通過全局位線Global_Bit_Line將數(shù)據(jù)傳至輸出電路15進行輸出。然由于區(qū)域使能信號Bank_SA_Enable只有一個有效，因此電路結(jié)構(gòu)在A、B處存在數(shù)據(jù)讀出的競爭，因而降低了電路的讀出速度，同時也降低了電路的穩(wěn)定性。圖2所示為另一種現(xiàn)有的SRAM的讀出電路，其中電路16、17為同一組輸出電路中不同的列，其電路功能相同；電路18、19為同一列中不同的存儲陣列塊，其通過陣列靈敏放大器使能信號Bank_SA_Enable和陣列選擇信號Bank_SelectB對其進行選擇控制，其中，陣列靈敏放大器使能信號Bank_SA_Enable選擇開啟相應存儲器陣列塊的靈敏放大器SA,陣列選擇信號Bank_SelectB信號將PMOS管20、21開啟，使反相器22、23能夠正常工作；通過靈敏放大器SA采集放大后的信號通過反相器22、23分別傳送至取反的全局位線GlobalBit_Line和Global_Bit_LineB，經(jīng)由輸出電路24將數(shù)據(jù)送至輸出端。然該電路結(jié)構(gòu)使得單個輸出電路的布線復雜，增大了版圖面積，且電路在C處仍然存在數(shù)據(jù)讀取輸出的競爭，同樣降低了電路的讀出速度及電路的穩(wěn)定性。

實用新型內(nèi)容本實用新型的目的在于克服現(xiàn)有技術(shù)的缺陷，提供一種能提高電路讀出速度的SRAM的讀出電路，以消除鎖存電路模塊的競爭，提高電路的讀取速度和穩(wěn)定性，同時縮小電路的版圖面積。為實現(xiàn)上述目的，本實用新型提出如下技術(shù)方案一種SRAM的讀出電路，包括放大電路模塊，用于分別對復數(shù)SRAM存儲陣列塊中的數(shù)據(jù)進行放大并輸出至第一輸出接點和第二輸出接點；鉗位電路模塊，對所述第一輸出接點和第二輸出接點的電位在有效信號來之前拉伸至低電平；[0011]推挽電路模塊，將所述第一輸出接點和第二輸出接點的電位進行取相反的處理；選擇輸出電路模塊，選擇將所述第一輸出接點和第二輸出接點的數(shù)據(jù)分別傳送至全局位線上；輸出電路模塊，將全局位線上的數(shù)據(jù)進行選擇輸出；以及復數(shù)控制信號，控制所述模塊的開啟與斷開，包括放大器選擇信號，陣列放大器使能信號和陣列選擇信號。更近一步地，所述放大電路模塊包括復數(shù)靈敏放大器，所述每一靈敏放大器具有SA輸入端和SA輸出端，所述SA輸入端接由所述放大器選擇信號和陣列放大器使能信號通過邏輯運算的輸出信號。所述放大器選擇信號為靈敏放大器選擇信號，所述陣列放大器使能信號為陣列放 大器使能信號。所述靈敏放大器的SA輸出端包括第一 SA輸出端和第二 SA輸出端。所述每一第一 SA輸出端和第二 SA輸出端分別接第一 PMOS管的柵極和第二 PMOS管的柵極，其中所有第一 PMOS管的漏極共接于所述第一輸出接點，所有第二 PMOS管的漏極共接于所述第二輸出接點。所述鉗位電路模塊包括柵極共接于陣列放大器使能信號的第一 NMOS管和第二NMOS管，所述第一 NMOS管和第二 NMOS管的源極分別接所述第一輸出接點和第二輸出接點，其漏極接地。所述推挽電路模塊包括第三NMOS管和第四NMOS管，所述第三NMOS管的源極和第四NMOS管的柵極共同接于所述第一輸出接點，所述第四NMOS管的源極和第三NMOS管的柵極共同接于所述第二輸出接點，所述第三NMOS管和第四NMOS管的漏極接地。所述選擇輸出電路模塊包括第一 CMOS反相器和第二 CMOS反相器,所述第一輸出接點和第二輸出接點分別作為所述第一 CMOS反相器和第二 CMOS反相器的輸入端，第一CMOS反相器和第二 CMOS反相器的輸出端分別接信號取反的全局位線。所述第一 CMOS反相器和第二 CMOS反相器還包括開啟端，所述開啟端分別接第三PMOS管和第四PMOS管的漏極，第三PMOS管和第四PMOS管的柵極共接陣列選擇信號，源極接工作電壓。所述輸出電路模塊為RS觸發(fā)器電路，其兩輸入端分別接信號取反的全局位線。與現(xiàn)有技術(shù)相比，本實用新型所揭示的SRAM的讀出電路由于具有不存在鎖存電路的競爭，因此，使得數(shù)據(jù)的讀出速度及電路的穩(wěn)定性得到了進一步的提高，由于只在輸出電路模塊中僅有一級鎖存電路，使得易于信號走線，降低了版圖布線的難度，進而縮小了電路的版圖面積。

圖I是現(xiàn)有的SRAM的讀出電路的電路示意圖；圖2是另一現(xiàn)有的SRAM的讀出電路的電路不意圖；圖3是本實用新型SRAM的讀出電路的電路示意圖；圖4是圖3中的一個SRAM存儲陣列的電路示意圖。
具體實施方式
下面將結(jié)合本實用新型的附圖，對本實用新型實施例的技術(shù)方案進行清楚、完整的描述。圖3所示為本實用新型揭示的SRAM的讀出電路較佳實施方式的電路示意圖，圖中只顯示出一個SRAM列中的兩個SRAM陣列塊25、26加以說明，其他SRAM陣列塊中的讀出電路與圖中25、26中的讀出電路相同。 結(jié)合圖3、圖4所示，所述SRAM的讀出電路用于讀取SRAM陣列塊中的數(shù)據(jù)，其包括靈敏放大器電路模塊4,輸出信號的鉗位電路模塊5,推挽(Push-pull)電路模塊6,選擇輸出電路模塊7，輸出電路模塊8，以及復數(shù)控制所述模塊電路開啟工作及關(guān)斷的控制信號，這些控制信號包括陣列靈敏放大器使能信號Bank_SA_Enable (以下簡稱使能信號BSE)，靈敏放大器選擇信號SA_Sel,以及陣列選擇信號Bank_SelectB。
所述靈敏放大器電路模塊4用于分別對復數(shù)SRAM存儲陣列塊中的數(shù)據(jù)進行放大并輸出至第一、二輸出接點D、E,其中每一靈敏放大器SA具有一個SA輸入端40和SA輸出端41、42，所述SA輸入端40接使能信號BSE和靈敏放大器選擇信號SA_Sel邏輯與后的輸出信號，所述靈敏放大器的SA輸出端包括第一 SA輸出端41和第二 SA輸出端42,第一 SA輸出端41和第二 SA輸出端42分別接第一 PMOS管27、29和第二 PMOS管28、30的柵極，第
一PMOS管和第二 PMOS的源極接工作電壓Vdd，所有第一 PMOS管的漏極共接于第一輸出接點D，所述第二 PMOS管的漏極共接于第二輸出接點E。在靈敏放大器電路模塊4中，當使能信號BSE和靈敏放大器選擇信號SA_Sel都為高電平時，才能開啟靈敏放大器SA，而靈敏放大器選擇信號SA_Sel(對應圖3中的SA_SelO…SA_Seln)在同一時間只有一個是高電平，因此，每組讀出電路中對應存儲陣列塊中的靈敏放大器SA同一時間只有一個被選中開啟，其他則處于關(guān)閉狀態(tài),且被選中的靈敏放大器的第一、第二 SA輸出端分別輸出低電平和高電平,而未被選中的靈敏放大器的第一、第二 SA輸出端輸出都為高電平。所述鉗位電路模塊5包括與使能信號BSE相接的反相器51，接于反相器51輸出端的下拉NMOS管31、32，其中NMOS管31、32的柵極共接于反相器的輸出端，NMOS管31、32的源極分別接第一、第二輸出接點D、E，漏極接地。這樣在使能信號BSE為低電平時，反相器51的輸出為高，下拉NMOS管31、32打開，由于NMOS管31、32的漏極接地，因此，D、E兩點的電位被拉低；當使能信號BSE為高電平時，NMOS管31、32關(guān)斷，不再下拉D、E點的電位，保證了每次使能信號BSE的高電平來之前，第一、第二輸出接點D、E都保存在低電平的狀態(tài)。所述推挽電路模塊6包括下拉NMOS管37、38，其源極分別接入第一、第二輸出接點D、E，漏極接地，柵極交叉接另一 NMOS管38、37的源極，確保了當D、E點中的其中之一為高電位時，另一端則置于低電位的狀態(tài)。所述選擇輸出電路模塊7包括CMOS反相器71、72，PMOS管33、34，其中PMOS管33、34的柵極共接于陣列選擇信號Bank_SelectB上，所述PMOS管33、34的源極接工作電壓Vdd，漏接分別接CMOS反相器71、72的開啟端，所述第一、第二輸出接點D、E分別接CMOS反相器71、72的輸入端，當陣列選擇信號Bank_SelectB為低電平(低電平有效)時，PMOS管33,34開啟，CMOS反相器71、72處于開啟狀態(tài)，并將第一、第二輸出接點D、E上的數(shù)據(jù)傳送至取相反信號的全局位線Global_Bit_Line和Global_Bit_LineB上，由全局位線Global_Bit_Line和Global_Bit_LineB將數(shù)據(jù)通過輸出電路模塊8進行輸出。反之，當陣列選擇信號Bank_SelectB無效時，所述CMOS反相器71、72關(guān)閉，該SRAM陣列塊中的數(shù)據(jù)將不輸出。更進一步地，本實施例中的輸出電路8為RS觸發(fā)器電路，其輸入信號為取相反的全局位線Global_Bit_Line和Global_Bit_LineB上的數(shù)據(jù)信號，DOO為其輸出端。本實用新型SRAM的讀出電路的信號讀出過程為當陣列靈敏放大器使能信號Bank_SA_Enable為低電平時，鉗位電路模塊5中的NMOS管31、32打開，將第一、第二輸出接點D、E兩點的電位拉低到零；而當陣列靈敏放大器使能信號Bank_SA_EnabIe翻轉(zhuǎn)為高電平時，靈敏放大器選擇信號SA_Sel為高的靈敏放大器SA將被選擇打開，為方便說明，假設(shè)靈敏放大器選擇信號SA_SelO為高，則靈敏放大器SAl被打開，且假設(shè)靈敏放大器SAl的SA輸出端的中輸出為零的一端對應PMOS管27，則PMOS管27打開，PMOS管28、29、30斷開，第一輸出接點D的電位被拉高，由于D點的電位為高，在推挽電路模塊6中的NMOS管37、38的作用下，將第二輸出接點E點的電位確保拉低為零，由此將選中的靈敏放大器SAl的輸出數(shù)據(jù)傳送至第一、第二輸出接點D、E，再在陣列選擇信號Bank_SelectB為低信號時，使CMOS 反相器35、36正常工作，從而將D、E上的數(shù)據(jù)傳至全局位線Global_Bit_Line和Global_Bit_LineB,并通過輸出電路模塊8中的RS觸發(fā)器進行選擇輸出。本實用新型的技術(shù)內(nèi)容及技術(shù)特征已揭示如上，然而熟悉本領(lǐng)域的技術(shù)人員仍可能基于本實用新型的教示及揭示而作種種不背離本實用新型精神的替換及修飾，因此，本實用新型保護范圍應不限于實施例所揭示的內(nèi)容，而應包括各種不背離本實用新型的替換及修飾，并為本專利申請權(quán)利要求所涵蓋。
權(quán)利要求1.一種SRAM的讀出電路，其特征在于包括 放大電路模塊，用于分別對復數(shù)SRAM存儲陣列塊中的數(shù)據(jù)進行放大并輸出至第一輸出接點和第二輸出接點； 鉗位電路模塊，對所述第一輸出接點和第二輸出接點的電位在有效信號來之前拉伸至低電平； 推挽電路模塊，將所述第一輸出接點和第二輸出接點的電位進行取相反的處理； 選擇輸出電路模塊，選擇將所述第一輸出接點和第二輸出接點的數(shù)據(jù)分別傳送至全局位線上； 輸出電路模塊，將全局位線上的數(shù)據(jù)進行選擇輸出；以及 復數(shù)控制信號，控制所述模塊的開啟與斷開，包括放大器選擇信號，陣列放大器使能信號和陣列選擇信號。
2.根據(jù)權(quán)利要求I所述的SRAM的讀出電路，其特征在于所述放大電路模塊包括復數(shù)靈敏放大器，所述每一靈敏放大器具有SA輸入端和SA輸出端，所述SA輸入端接由所述放大器選擇信號和陣列放大器使能信號通過邏輯運算的輸出信號。
3.根據(jù)權(quán)利要求I或2所述的SRAM的讀出電路，其特征在于所述放大器選擇信號為靈敏放大器選擇信號，所述陣列放大器使能信號為陣列放大器使能信號。
4.根據(jù)權(quán)利要求2所述的SRAM的讀出電路，其特征在于所述SA輸出端包括第一SA輸出端和第二 SA輸出端。
5.根據(jù)權(quán)利要求4所述的SRAM的讀出電路，其特征在于所述每一第一SA輸出端和第二 SA輸出端分別接第一 PMOS管的柵極和第二 PMOS管的柵極，其中所有第一 PMOS管的漏極共接于所述第一輸出接點，所有第二 PMOS管的漏極共接于所述第二輸出接點。
6.根據(jù)權(quán)利要求I所述的SRAM的讀出電路，其特征在于所述鉗位電路模塊包括柵極共接于陣列放大器使能信號的第一 NMOS管和第二 NMOS管，所述第一 NMOS管和第二 NMOS管的源極分別接所述第一輸出接點和第二輸出接點，其漏極接地。
7.根據(jù)權(quán)利要求I所述的SRAM的讀出電路，其特征在于所述推挽電路模塊包括第三NMOS管和第四NMOS管，所述第三NMOS管的源極和第四NMOS管的柵極共同接于所述第一輸出接點，所述第四NMOS管的源極和第三NMOS管的柵極共同接于所述第二輸出接點，所述第三NMOS管和第四NMOS管的漏極接地。
8.根據(jù)權(quán)利要求I所述的SRAM的讀出電路，其特征在于所述選擇輸出電路模塊包括第一 CMOS反相器和第二 CMOS反相器，所述第一輸出接點和第二輸出接點分別作為所述第一CMOS反相器和第二 CMOS反相器的輸入端，第一 CMOS反相器和第二 CMOS反相器的輸出端分別接信號取反的全局位線。
9.根據(jù)權(quán)利要求8所述的SRAM的讀出電路，其特征在于所述第一CMOS反相器和第二CMOS反相器還包括開啟端，所述開啟端分別接第三PMOS管和第四PMOS管的漏極，第三PMOS管和第四PMOS管的柵極共接陣列選擇信號，源極接工作電壓。
10.根據(jù)權(quán)利要求I或8所述的SRAM的讀出電路，其特征在于所述輸出電路模塊為RS觸發(fā)器電路，其兩輸入端分別接信號取反的全局位線。
專利摘要本實用新型揭示了一種SRAM的讀出電路，其包括放大電路模塊，鉗位電路模塊，推挽電路模塊，選擇輸出電路模塊，輸出電路模塊；所述放大電路模塊放大并輸出SRAM陣列塊中數(shù)據(jù)，包括靈敏放大器，靈敏放大器的SA輸入端接靈敏放大器使能控制信號和靈敏放大器選擇信號，兩個SA輸出端所在的第一PMOS管和第二PMOS管的漏極分別共接于第一、第二輸出接點，所述鉗位電路模塊在有效信號來之前將第一、第二輸出接點的電位拉伸至低電平，所述推挽電路模塊將第一、第二輸出接點的電位進行取相反的處理后選擇輸出；本實用新型SRAM的讀出電路提高了電路的讀取速度及電路的穩(wěn)定性，縮小了電路的版圖面積。
文檔編號G11C11/417GK202615801SQ20122030175
公開日2012年12月19日 申請日期2012年6月26日 優(yōu)先權(quán)日2012年6月26日
發(fā)明者王林, 鄭堅斌, 吳守道 申請人:蘇州兆芯半導體科技有限公司