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三維存儲器結(jié)構(gòu)及其操作方法

文檔序號:6764251閱讀:324來源:國知局
三維存儲器結(jié)構(gòu)及其操作方法
【專利摘要】本發(fā)明公開了一種三維存儲器結(jié)構(gòu)及其操作方法,該三維存儲器結(jié)構(gòu)包括多個疊層結(jié)構(gòu)垂直形成于襯底上、多個電荷捕捉復(fù)合層位于該多個疊層結(jié)構(gòu)外圍、多個超薄通道、和一介電層填充于超薄通道外和疊層結(jié)構(gòu)之間。各疊層結(jié)構(gòu)包括相連接的底部柵極,多個柵極和柵極絕緣層交錯疊層于底部柵極上方,和兩條選擇線分隔地位于柵極的上方且獨立控制,該多個選擇線之間、選擇線和柵極之間以及選擇線的頂部是以柵極絕緣層絕緣。超薄通道位于電荷捕捉復(fù)合層外側(cè)和襯里式地位于疊層結(jié)構(gòu)之間,相鄰疊層結(jié)構(gòu)的相對側(cè)面的每兩超薄通道構(gòu)成一超薄U形通道。兩相鄰疊層結(jié)構(gòu)間有一字線選擇器區(qū)域包括多個超薄U形通道和一對字線選擇器位于超薄U形通道兩側(cè)以控制該多個超薄U形通道。
【專利說明】三維存儲器結(jié)構(gòu)及其操作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實施例是有關(guān)于三維存儲器結(jié)構(gòu)及其操作方法,且特別是有關(guān)于一種單柵極式的三維存儲器結(jié)構(gòu)及其操作方法。
【背景技術(shù)】
[0002]非易失性存儲器元件在設(shè)計上有一個很大的特性是,當存儲器元件失去或移除電源后仍能保存數(shù)據(jù)狀態(tài)的完整性。目前業(yè)界已有許多不同型態(tài)的非易失性存儲器元件被提出。不過相關(guān)業(yè)者仍不斷研發(fā)新的設(shè)計或是結(jié)合現(xiàn)有技術(shù),進行存儲單元平面的疊層以達到具有更高儲存容量的存儲器結(jié)構(gòu)。例如已有一些多層薄膜晶體管疊層的與非門(NAND)型閃存結(jié)構(gòu)被提出。
[0003]在提出的一些三維存儲器結(jié)構(gòu)中,除了有單柵極(Single-Gate)的存儲單元,還包括了雙柵極(double gate)的存儲單元,和環(huán)繞式柵極(surroundinggate)的存儲單元等等,使元件的開關(guān)速度與電流趨動都得以提升。然而,在追求尺寸微縮的電子世代,存儲單元中的電荷捕捉復(fù)合層(如ONO復(fù)合層)占的空間越多,縮小存儲單元尺寸時的考慮和困難就越多,對存儲單元縮小越不利。因此,比起單柵極存儲單元,雙柵極和環(huán)繞式柵極存儲單元中其電荷捕捉復(fù)合層(如ONO復(fù)合層)占較大空間會限制存儲單元尺寸微縮的能力。再者,對非易失性存儲器元件而言,電荷捕捉復(fù)合層本身就不容易縮小,若其厚度減至太薄,電荷保存能力(Charge retention)會有問題。因此縮小存儲單元尺寸時仍須使電荷捕捉復(fù)合層具有足以良好保存電荷的厚度。另外,縮小存儲單元尺寸不僅只是考慮電荷捕捉復(fù)合層,整體上需搭配考慮其他元件的設(shè)計規(guī)則也多,雙柵極和環(huán)繞式柵極存儲單元的元件設(shè)計復(fù)雜度較高也限制了三維存儲器尺寸微縮的發(fā)展,若要使其兼具小尺寸和良好的各種電子特性,其高度的設(shè)計困難度勢必耗費許多時間和大幅增加制造成本。
[0004]據(jù)此,相關(guān)設(shè)計者無不期望可以構(gòu)建出一三維存儲器結(jié)構(gòu),不但具有許多疊層平面而達到更高的儲存容量,更具有小尺寸和優(yōu)異的電子特性(如具有良好的數(shù)據(jù)保存可靠性),使縮小的存儲器結(jié)構(gòu)仍然可以被穩(wěn)定和快速的如進行擦除和編程等操作。再者,也希望能透過不過度復(fù)雜的步驟和低制造成本,就能制造出此三維存儲器結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明有關(guān)于一種三維存儲器結(jié)構(gòu),并對于此結(jié)構(gòu)提出一相關(guān)操作方法。本發(fā)明的實施例為一種單柵極式的三維存儲器結(jié)構(gòu),其特殊的設(shè)計不但具備優(yōu)異的電子特性和具有尺寸微縮的發(fā)展?jié)摿Γ僮鲿r亦可減少字線之間的干擾。
[0006]根據(jù)本發(fā)明的一實施例,提出一種三維存儲器結(jié)構(gòu)(3D memorystructure),包括多個疊層結(jié)構(gòu),垂直形成于一襯底上,各疊層結(jié)構(gòu)包括一底部柵極(bottom gate),該多個疊層結(jié)構(gòu)的底部柵極相互連接,多個柵極(gate)(作為字線)和多個柵極絕緣層(gateinsulator)交錯疊層于底部柵極上方,和兩條選擇線(selection lines)分隔地位于柵極的上方且獨立控制,該多個選擇線之間、選擇線和柵極之間以及選擇線的頂部是以柵極絕緣層絕緣;三維存儲器結(jié)構(gòu)還包括多個電荷捕捉復(fù)合層(charge trapping multilayers)位于該多個疊層結(jié)構(gòu)外圍并延伸至底部柵極上,多個超薄通道(ultra-thinchannels),位于電荷捕捉復(fù)合層外側(cè)和襯里式地位于疊層結(jié)構(gòu)之間(linedbetween the stackedstructures),和一介電層填充于超薄通道外和疊層結(jié)構(gòu)之間。
[0007]根據(jù)本發(fā)明的又一實施例,提出一種三維存儲器結(jié)構(gòu),包括第一指狀疊層件和第二指狀疊層件是垂直形成于襯底上,且第一、第二指狀疊層件是相對(對向)交錯設(shè)置,第一指狀疊層件至少包括第一疊層結(jié)構(gòu)和第二疊層結(jié)構(gòu)于xy平面上朝-X方向延伸,第二指狀疊層件至少包括第三疊層結(jié)構(gòu)和第四疊層結(jié)構(gòu)于xy平面上朝+X方向延伸,第三疊層結(jié)構(gòu)延伸于第一疊層結(jié)構(gòu)和第二疊層結(jié)構(gòu)之間,第二疊層結(jié)構(gòu)延伸于第三疊層結(jié)構(gòu)和第四疊層結(jié)構(gòu)之間,第一至第四疊層結(jié)構(gòu)中的各疊層結(jié)構(gòu)沿著z方向包括一底部柵極、多個柵極和多個柵極絕緣層交錯疊層于底部柵極上方、和兩選擇線獨立地位于該多個柵極的上方,其中第一至第四疊層結(jié)構(gòu)的該多個底部柵極相互連接。三維存儲器結(jié)構(gòu)還包括第一電荷捕捉復(fù)合層和第二電荷捕捉復(fù)合層,分別形成于該第一指狀疊層件和該第二指狀疊層件的外圍,并沿著Z方向延伸至該第一至該第四疊層結(jié)構(gòu)兩相鄰疊層結(jié)構(gòu)之間的該多個底部柵極上。三維存儲器結(jié)構(gòu)還包括多個超薄通道,相互間隔地位于第一和第二電荷捕捉復(fù)合層外側(cè)并向下延伸,位于第一至第四疊層結(jié)構(gòu)的相鄰該多個疊層結(jié)構(gòu)的相對側(cè)面的每兩個超薄通道構(gòu)成一超薄U形通道。三維存儲器結(jié)構(gòu)還包括多條字線選擇器(Word lineselectors),分別設(shè)置于第一至第四疊層結(jié)構(gòu)的各疊層結(jié)構(gòu)的尾端兩側(cè)并分別連接第一和第二電荷捕捉復(fù)合層。三維存儲器結(jié)構(gòu)還包括一介電層,填充于超薄通道和字線選擇器之外和第一和第二指狀疊層件之間。其中,三維存儲器結(jié)構(gòu)具有多個存儲單元(unit cells),各存儲單兀包括一電荷捕捉復(fù)合層和單一柵極。
[0008]根據(jù)本發(fā)明的一應(yīng)用例,提出一種芯片,包括多個如上述又一實施例中所述的三維存儲器結(jié)構(gòu)排成至少一列,且該多個三維存儲器結(jié)構(gòu)之間是獨立操作。
[0009]根據(jù)本發(fā)明的一實施例,提出一種操作方法。首先,提供一三維存儲器結(jié)構(gòu),包括多個疊層結(jié)構(gòu)形成于襯底上,各疊層結(jié)構(gòu)包括相連通的底部柵極,多條字線和多個絕緣層垂直交錯地疊層于底部柵極上方,和兩條選擇線獨立分隔地位于該多條字線上方,其中相鄰兩疊層結(jié)構(gòu)各具有一串行選擇線SSL和一接地選擇線GSL ;多個電荷捕捉復(fù)合層位于疊層結(jié)構(gòu)外圍并延伸至底部柵極上;多個超薄U形通道(ultra-thin U-shaped channels)位于電荷捕捉復(fù)合層外側(cè)和襯里式地位于疊層結(jié)構(gòu)之間,兩相鄰疊層結(jié)構(gòu)間有一字線選擇器區(qū)域?qū)?yīng)包括數(shù)個超薄U形通道和一對字線選擇器,其中該對字線選擇器對應(yīng)該多個超薄U形通道的前后兩側(cè)以控制該多個超薄U形通道;和多條位線設(shè)置于選擇線上方和垂直于字線。關(guān)閉欲編程的字線選擇器區(qū)域,開啟欲編程WLS區(qū)域之外的其他所有非編程WLS區(qū)域,其中通過開啟或關(guān)閉選擇的該對字線選擇器,以開啟或關(guān)閉對應(yīng)的字線選擇器區(qū)域內(nèi)的該多個U形超薄通道。開啟非編程WLS區(qū)域的串行選擇線和關(guān)閉其接地選擇線GSL,以及令非編程WLS區(qū)域的所有位線荷電至初始偏壓(如Vcc-Vt),之后關(guān)閉非編程WLS區(qū)域的串行選擇線SSL。通過對應(yīng)的該多個對字線選擇器,關(guān)閉非編程WLS區(qū)域和開啟欲編程WLS區(qū)域。令欲編程WLS區(qū)域的所有位線荷電至初始偏壓。于欲編程WLS區(qū)域中,令選擇的一或多條位線釋放電荷,施加高電壓于所選擇的字線和施加通道電壓(Vpass)于未選擇的字線,此時未選擇的位線是自我升壓(self-boosting)。之后對選擇的一或多個位進行編程。[0010]為了對本發(fā)明的上述及其他方面有更佳的了解,下文特舉實施例,并配合所附圖式,作詳細說明如下:
【專利附圖】

【附圖說明】
[0011]圖1A為依照本發(fā)明實施例的一三維存儲器結(jié)構(gòu)的上視圖。
[0012]圖1B為依圖1A的剖面線1B-1B所繪示的三維存儲器結(jié)構(gòu)的剖面示意圖。
[0013]圖2A為圖1A的三維存儲器結(jié)構(gòu)的標示存儲單元(unit cells)的示意圖。
[0014]圖2B為依圖2A的剖面線2B-2B所繪示的三維存儲器結(jié)構(gòu)的剖面示意圖。
[0015]圖3A為圖1A的三維存儲器結(jié)構(gòu)具遮蔽層的示意圖。
[0016]圖3B為依圖3A的剖面線3B-3B所繪示的三維存儲器結(jié)構(gòu)的剖面示意圖。
[0017]圖4A是如圖1A的三維存儲器結(jié)構(gòu)具字線選擇器的示意圖。
[0018]圖4B為依圖4A的剖面線4B-4B所繪示的剖面示意圖。
[0019]圖5A為圖4A的三維存儲器結(jié)構(gòu)的示意圖。
[0020]圖5B和圖5C分別為圖5A中沿剖面線5B-5B和5C-5C所繪示的剖面簡示圖。
[0021]圖6A是如圖1A的三維存儲器結(jié)構(gòu)具有層接點的示意圖。
[0022]圖6B為依圖6A中剖面線6B-6B所繪示的剖面示意圖。
[0023]圖6C為依圖6A中剖面線6C-6C所繪示的剖面示意圖。
[0024]圖7A是如圖1A的三維存儲器結(jié)構(gòu)具有位線的示意圖。
[0025]圖7B為依圖7A中沿位線方向的剖面示意圖。
[0026]圖8A是如圖1A的三維存儲器結(jié)構(gòu)具有接地線的示意圖。
[0027]圖8B是同圖7A中剖面方向的示意圖。
[0028]圖9A即結(jié)合圖7A位線和圖8A接地線的上視圖。
[0029]圖9B即結(jié)合圖7B位線和圖8B接地線的剖面示意圖。
[0030]圖1OA為本發(fā)明一實施例的三維存儲器結(jié)構(gòu)的剖面示意圖。
[0031]圖1OB為圖1OA的三維存儲器結(jié)構(gòu)的電容示意圖。
[0032]圖1lA為本發(fā)明另一實施例的三維存儲器結(jié)構(gòu)的剖面示意圖。
[0033]圖1IB為圖1IA的三維存儲器結(jié)構(gòu)的電容示意圖。
[0034]圖12為應(yīng)用本發(fā)明實施例的三維存儲器結(jié)構(gòu)的一種芯片結(jié)構(gòu)的上視圖。
[0035]圖13為應(yīng)用本發(fā)明實施例的三維存儲器結(jié)構(gòu)的另一種芯片結(jié)構(gòu)的上視圖。
[0036]圖14為應(yīng)用本發(fā)明實施例的三維存儲器結(jié)構(gòu)的再一種芯片結(jié)構(gòu)的上視圖。
[0037]圖15為如圖4A所示的三維存儲器結(jié)構(gòu)的2D平面圖。
[0038]圖16A至圖16C為如圖15所示的三維存儲器結(jié)構(gòu)的一種操作方法平面示意圖。
[0039]【主要元件符號說明】
[0040]10:襯底
[0041]11:第一疊層結(jié)構(gòu)
[0042]12:第二疊層結(jié)構(gòu)
[0043]13:第三疊層結(jié)構(gòu)
[0044]14:第四疊層結(jié)構(gòu)
[0045] Fl:第一指狀疊層件[0046]F2:第二指狀疊層件
[0047]15:底部柵極(UBG)
[0048]11G/12G/13G/14G:柵極
[0049]112/122/132/142:柵極絕緣層
[0050]114/124/134/144、115/125/135/145:選擇線
[0051]16:電荷捕捉復(fù)合層
[0052]170、171、171,、172、172,、173、173,、174 超薄通道
[0053]171+171、172+172'、173+173':超薄 U 形通道
[0054]180、181、182、182、182'、183、183'、184:字線選擇器(Word lineselectors,WLS)
[0055]19:介電層
[0056]21:遮蔽層
[0057]22:接地接點
[0058]24:高濃度摻雜的多晶硅部份
[0059]30:U 形區(qū)域
[0060]SSL:串行選擇線
[0061]GSL:接地選擇線
[0062]Lch:字線的通道長度
[0063]Wch:字線的通道寬度
[0064]LffLS:字線選擇器的通道長度
[0065]Tch:通道厚度
[0066]WLS-1、WLS-2、WLS_3:字線選擇器區(qū)域
[0067]11P/12P:低濃度摻雜或無摻雜的多晶硅部份
[0068]Layer 1-Lay er4:存儲層
[0069]L1/L2/L3/L4、R1/R2/R3/R4、L_Top/R_Top/L_Bottom/R_Bottom:層接線
[0070]Wl/ff2/ff3/ff4/ff5/ff6/ff7/W8:字線
[0071]BL1、BL2、BL3、BL4、...BLn:位線
[0072]BLc:位接觸點
[0073]GND-1:第一接地線
[0074]GND-2:第二接地線
【具體實施方式】
[0075]在本
【發(fā)明內(nèi)容】
的實施例中,是提出一種三維存儲器結(jié)構(gòu),其存儲單元主要包括單柵極和單側(cè)的電荷捕捉復(fù)合層。本
【發(fā)明內(nèi)容】
中,亦舉例說明此三維存儲器結(jié)構(gòu)的相關(guān)操作方法,但本發(fā)明并不以該多個操作步驟為限制。相較于雙柵極和環(huán)繞式柵極的三維存儲器,實施例的單柵極式三維存儲器結(jié)構(gòu)通過其特殊的設(shè)計不但仍具高儲存容量,更具有小尺寸和優(yōu)異的電子特性(如具有良好的數(shù)據(jù)保存可靠性),且操作時又可減少字線之間的干擾,對三維存儲器的尺寸微縮 的發(fā)展實為一大突破。
[0076]以下是提出相關(guān)實施例,以詳細說明本發(fā)明所提出的三維存儲器結(jié)構(gòu)及其操作方法。然而實施例中的敘述,如細部構(gòu)建、操作步驟和材料應(yīng)用等等,僅為舉例說明的用,并非對本發(fā)明欲保護的范圍做限縮。
[0077]<三維存儲器結(jié)構(gòu)>
[0078]請同時參照圖1A和圖1B。圖1A為依照本發(fā)明實施例的一三維存儲器結(jié)構(gòu)的上視圖。圖1B為依圖1A的剖面線1B-1B所繪示的三維存儲器結(jié)構(gòu)的剖面示意圖。其中,圖1A和圖1B例如分別呈現(xiàn)一 xy平面和一 zy平面。
[0079]實施例中,三維存儲器結(jié)構(gòu)具有多個疊層結(jié)構(gòu)11-14,垂直(如沿著z方向)形成于一襯底10,襯底10例如是具有氧化硅層的絕緣基板。如圖1A所示,三維存儲器結(jié)構(gòu)例如是(但不限制)包括兩相對(對向)交錯設(shè)置的一第一指狀疊層件Fl和一第二指狀疊層件F2。第一指狀疊層件Fl至少包括一第一疊層結(jié)構(gòu)11和一第二疊層結(jié)構(gòu)12,兩者例如是在xy平面上朝-X方向延伸;第二指狀疊層件F2至少包括一第三疊層結(jié)構(gòu)13和一第四疊層結(jié)構(gòu)14,兩者例如是于xy平面上朝+X方向延伸,第三疊層結(jié)構(gòu)13延伸于第一疊層結(jié)構(gòu)11和第二疊層結(jié)構(gòu)12之間,第二疊層結(jié)構(gòu)12延伸于第三疊層結(jié)構(gòu)13和第四疊層結(jié)構(gòu)14之間。
[0080]如圖1B所示,第一至第四疊層結(jié)構(gòu)11-14中,每個疊層結(jié)構(gòu)沿著z方向自底層往頂層依序包括一底部柵極(bottom gate) 15、多個柵極(gate) 11G/12G/13G/14G和多個柵極絕緣層(gate insulator) 112/122/132/142交錯疊層于底部柵極15上方、和兩選擇線(selection lines) 114/124/134/144 和 115/125/135/145 獨立地位于柵極11G/12G/13G/14G的上方。其中各疊層結(jié)構(gòu)的底部柵極15相互連接,形成例如是一U形底部柵極15 (U-shapedbottom gate, UBG),以作為一通道柵極(pass gate)。柵極11G/12G/13G/14G為三維存儲器結(jié)構(gòu)的字線。以第一疊層結(jié)構(gòu)11為例,兩選擇線114和115是分隔地和獨立控制地位于柵極IlG的上方,且選擇線114和選擇線115之間、選擇線和柵極IlG之間以及選擇線114和115的頂部是以一絕緣層(例如同柵極絕緣層112的材料,如Si02)絕緣。實施例中,柵極和選擇線是由導(dǎo)電材料制成,例如是重摻雜的多晶硅,選擇線該層的厚度不限制地例如是大于各柵極層的厚度。
[0081]實施例的三維存儲器結(jié)構(gòu)更包括電荷捕捉復(fù)合層(chargetrappingmultilayers) 16,位于疊層結(jié)構(gòu)11-14外圍并延伸至底部柵極15上。如圖1A所示,電荷捕捉復(fù)合層16分別形成于第一指狀疊層件Fl和第二指狀疊層件F2的外圍,并如圖1B所示沿著z方向延伸至第一至第四疊層結(jié)構(gòu)11-14兩相鄰疊層結(jié)構(gòu)之間的底部柵極15上。電荷捕捉復(fù)合層16在兩相鄰疊層結(jié)構(gòu)之間例如是呈一 U形剖面(圖1B)。電荷捕捉復(fù)合層16例如是0N0復(fù)合層或0Ν0Ν0復(fù)合層或BE-S0N0S復(fù)合層,在此不多作限制。
[0082]實施例的三維存儲器結(jié)構(gòu)更包括多個超薄通道(ultra-thin channels) 170、171、171' Λ?2Λ?2'、173、173,和174,位于電荷捕捉復(fù)合層16外側(cè)和襯里式地位于該多個疊層結(jié)構(gòu)之間(lined between the stacked structures)。如圖1A所不,該多個超薄通道在各疊層結(jié)構(gòu)處中,如X方向上相同y位置的多個超薄通道(170或171或171'或172...或174),是相隔一間距設(shè)置。如圖1B所示,該多個超薄通道是于電荷捕捉復(fù)合層16外側(cè)并向下延伸,兩相鄰疊層結(jié)構(gòu)的相對側(cè)面的兩個超薄通道構(gòu)成一超薄U形通道;如第一疊層結(jié)構(gòu)11和第三疊層結(jié)構(gòu)13之間的超薄通道171、171'構(gòu)成一超薄U形通道,第三疊層結(jié)構(gòu)13和第二疊層結(jié)構(gòu)12之間的超薄通道172、172'構(gòu)成一超薄U形通道,第二疊層結(jié)構(gòu)12和第四疊層結(jié)構(gòu)14之間的超薄通道173、173'構(gòu)成一超薄U形通道。一實施例中,電流在超薄U形通道中的流動方向如箭號所示。
[0083]實施例中,各疊層結(jié)構(gòu)中的兩條選擇線為兩條串行選擇線(stringselectionline, SSL)或是兩條接地選擇線(ground selection line, GSL),且兩相鄰疊層結(jié)構(gòu)間的電荷捕捉復(fù)合層16分別與一條SSL和一條GSL對應(yīng)連接。圖1B中,第一疊層結(jié)構(gòu)11的選擇線114、115和第二疊層結(jié)構(gòu)12的選擇線124、125例如是接地選擇線GSL,則第三疊層結(jié)構(gòu)13的選擇線134、135和第四疊層結(jié)構(gòu)14的選擇線144、145是串行選擇線SSL。而相鄰的第一疊層結(jié)構(gòu)11和第三疊層結(jié)構(gòu)13,其電荷捕捉復(fù)合層16 (超薄通道171和171'旁)分別與一條接地選擇線GSL(115)和一條串行選擇線SSL(134)對應(yīng)連接;同樣的,相鄰的第三疊層結(jié)構(gòu)13和第二疊層結(jié)構(gòu)12,其電荷捕捉復(fù)合層16 (超薄通道172和172'旁)分別與一條串行選擇線SSL(135)和一條接地選擇線GSL(124)對應(yīng)連接;相鄰的第二疊層結(jié)構(gòu)12和第四疊層結(jié)構(gòu)14,其電荷捕捉復(fù)合層(超薄通道173和173'旁)分別與一條接地選擇線GSL(125)和一條串行選擇線SSL(144)對應(yīng)連接。相鄰的一條串行選擇線SSL和一條接地選擇線GSL可作為對應(yīng)超薄U形通道的一組開關(guān)。例如相鄰的接地選擇線GSL(115)和串行選擇線SSL(134)可用以選擇打開第一疊層結(jié)構(gòu)11和第三疊層結(jié)構(gòu)13之間的超薄U形通道(171+171' );相鄰的串行選擇線SSL(135)和接地選擇線GSL(124)可用以選擇第三疊層結(jié)構(gòu)13和第二疊層結(jié)構(gòu)12之間的超薄U形通道(172+172');相鄰的接地選擇線GSL(155)和串行選擇線SSL(144)可用以選擇第二疊層結(jié)構(gòu)12和第四疊層結(jié)構(gòu)14之間的超薄U形通道(173+173')。
[0084]實施例中,各柵極IIG/12G/13G/14G的厚度為一通道長度(channe 11 ength) Lch如圖1B標示,通道寬度(channel width)Wch如圖1A標示。一實施例中,超薄通道170/171/171' /172/172' /173/173' /174 的厚度 Tch(圖 1B)例如約為 1/4 的通道長度 Lch。一實施例中,1/10通道長度Lch <通道厚度Tch < 1/2通道長度Lch ;各柵極的通道長度Lch是于范圍50A <Lch <300人。一實施例中,各超薄通道的通道厚度Tch不限制地例如約為
20A ~100A。
[0085]請同時參照圖2A和圖2B。圖2A為圖1A的三維存儲器結(jié)構(gòu)的標示存儲單元(unitcells)的示意圖。圖2B為依圖2A的剖面線2B-2B所繪示的三維存儲器結(jié)構(gòu)的剖面示意圖。其中,圖2A、圖2B中方框虛線是標示一存儲單元(unit cell)。圖2A、圖2B中和圖1A、圖1B相同的元件是沿用相同標號,且在此不再重復(fù)敘述。實施例中,位于字線(即柵極)和通道之間的電荷捕捉復(fù)合層16即為存儲元件(memory element)。實施例中,在y方向上(位線方向),各存儲單元只有一個電荷捕捉復(fù)合層和單一柵極。如圖1B、圖2B所示的實施例中,兩相鄰存儲單元是共享(share) —柵極(11G/12G/13G/14G)。相較于雙柵極和環(huán)繞式柵極的存儲單元,實施例所提出的單柵極存儲單元的三維存儲器結(jié)構(gòu)具有更佳的尺寸微縮能力,且微縮時電荷捕捉復(fù)合層16仍可維持在足以良好保存電荷(Charge retention)的厚度,以穩(wěn)定地保存數(shù)據(jù)。因此實施例的三維存儲器結(jié)構(gòu)不但可達到縮小尺寸和兼具良好電子特性的優(yōu)點,其化繁為簡的整體設(shè)計使工藝簡單,不會大幅增加制造成本。另外,相較于垂直柵極式(finger VG)三維存儲器,實施例所提出的三維存儲器結(jié)構(gòu)在相同工藝條件限制下是2倍的存儲器密度。
[0086]再者,如圖1A、圖2A所示,實施例的三維存儲器結(jié)構(gòu)更包括一介電層19,填充超薄通道外和疊層結(jié)構(gòu)之間。例如填充于第一至第四疊層結(jié)構(gòu)11-14的各疊層結(jié)構(gòu)之間,和超薄通道 170、171、171'、172、172'、173、173'與 174 之外。
[0087]一實施例的三維存儲器結(jié)構(gòu)中,可視實際應(yīng)用狀況,而決定是否于介電層19中更形成一遮蔽層(shielding layer)。請同時參照圖3A和圖3B。圖3A為圖1A的三維存儲器結(jié)構(gòu)具遮蔽層的示意圖。圖3B為依圖3A的剖面線3B-3B所繪示的三維存儲器結(jié)構(gòu)的剖面示意圖。圖3A、圖3B中和第1A、1B圖相同的元件是沿用相同標號,且在此不再重復(fù)敘述。如圖3A、圖3B所示,介電層19中更包括一遮蔽層21,延伸于相鄰兩疊層結(jié)構(gòu)間的該多個超薄通道之間,以降低相鄰兩疊層結(jié)構(gòu)間的電荷捕捉復(fù)合層之間的干擾。遮蔽層21例如是一U形通道遮蔽層(U-shaped channel shieldinglayer),連續(xù)地蜿蜓于相鄰兩疊層結(jié)構(gòu)的超薄通道之間。再者,遮蔽層21亦可包括一接地接點(ground contact) 22 ;遮蔽層21例如是由導(dǎo)電材料制成,例如是導(dǎo)電的多晶硅。實際應(yīng)用時,可依三維存儲器結(jié)構(gòu)電性表現(xiàn)作評估,亦可省略遮蔽層21的制作。沒有遮蔽層21整體結(jié)構(gòu)(在y方向上)的尺寸可以更縮小。
[0088]再者,如圖1A、圖2A所示,實施例的三維存儲器結(jié)構(gòu)更包括多條字線選擇器(Wordline selectors,WLS) 180、181、181'、182、182'、183、183'和 184,分別設(shè)置于第一至第四疊層結(jié)構(gòu)的各疊層結(jié)構(gòu)的尾端的兩側(cè),并分別連接電荷捕捉復(fù)合層16。請同時參照圖4A和圖4B。圖4A是如圖1A的三維存儲器結(jié)構(gòu)具字線選擇器的示意圖。圖4B為依圖4A的剖面線4B-4B所繪示的剖面示意圖。圖4A、圖4B中和圖1A、圖1B相同或類似的元件是沿用相同或類似的標號,且在此不再重復(fù)敘述。實施例中,如圖4A、圖4B所示的字線選擇器180、181、18廣、182、182'、183、183'和 184為多個單側(cè)島狀字線選擇器(single side islandWL selector),每一個單側(cè)島狀字線選擇器是形成于各疊層結(jié)構(gòu)尾端的一側(cè),并向下延伸至該疊層結(jié)構(gòu)的底部的絕緣層,且單側(cè)島狀字線選擇器的一頂部可(但不限制地)耦接至對應(yīng)的電荷捕捉復(fù)合層16。
[0089]請參照圖4A,實施例中于相鄰兩疊層結(jié)構(gòu)間的多個超薄U形通道例如是于xy平面上排列成m列Xn行的一矩陣(如圖4A中字線選擇器區(qū)域WLS-1-WLS-3區(qū)域共橫向的3列和直向的4行)。而位于同一列(row)的超薄U形通道的前后方是分別設(shè)置有一對(pair)字線選擇器,操作三維存儲器結(jié)構(gòu)時,是選擇成對的字線選擇器。如WLS-1區(qū)域中具有一對字線選擇器181和181',WLS-2區(qū)域中具有一對字線選擇器182和182',WLS3區(qū)域中具有一對字線選擇器183和183'。操作三維存儲器結(jié)構(gòu)是通過選擇該對字線選擇器來選擇該區(qū)的字線,例如若選擇字線選擇器182和182',則表示選擇到WLS-2區(qū)域中的四個超薄U形通道。自譯碼器(decorder)傳送過來的信2號欲傳送到WLS-2區(qū)域中的超薄U形通道,則選擇和開啟字線選擇器182和182'。相較于傳統(tǒng)如垂直柵極式(finger VG)三維存儲器其許多字線連接在一起,實施例所提出的三維存儲器結(jié)構(gòu),由于有字線選擇器的設(shè)置,其分區(qū)選擇方式可以大幅降低字線之間的干擾,僅兩相鄰存儲單元所共享的同一柵極線/字線會相互干擾。
[0090] 如圖4B所示,字線選擇器180、181、182^、183所設(shè)置的第一和第二疊層結(jié)構(gòu)11-12的尾端,為使字線選擇器180、181、182^、183可關(guān)閉,其絕緣層112/122之間對應(yīng)字線選擇器的多晶硅部份(11P/12P)必須是低摻雜或無摻雜。另外,一實施例中,字線選擇器例如是由一厚氧化層所制成,氧化層厚度例如是大于300 A,字線選擇器的通道長度(channel length) LWLS例如是大于I μ m,以適用于高壓操作。實施例中,于電荷捕捉復(fù)合層16外側(cè)至字線選擇器之間例如是一介電材料,可相同于介電層19的材料(例如是Si02或其他材料)。一實施例中,字線選擇器例如是單柵極設(shè)計(singlegate design)的一晶體管,如NMOS晶體管或PMOS晶體管,視設(shè)計需求而定。本發(fā)明并不以該多個數(shù)值或構(gòu)造為限制。
[0091]請參照圖5A-圖5C,圖5A為圖4A的三維存儲器結(jié)構(gòu)的示意圖,圖5B和圖5C分別為圖5A中沿剖面線5B-5B和5C-5C所繪示的剖面簡示圖。圖5A中,兩條剖面線5B-5B對應(yīng)第一疊層結(jié)構(gòu)11處并分別偏向選擇器180和181,從圖5B可看出前端的多晶硅部份是高濃度摻雜以作為字線(柵極11G)和選擇線114/115的區(qū)域,而對應(yīng)字線選擇器180、181的多晶硅部份是低濃度摻雜或無摻雜,而后端的的多晶硅部份24亦是高濃度摻雜而為層接點區(qū)域(layer contact area)(如后述)。圖5A中,剖面線5C-5C是位于選擇器180和181之間并對應(yīng)第一疊層結(jié)構(gòu)11中央處,因此圖5C則沒有出現(xiàn)對應(yīng)選擇線114/115的該多晶硅層(實施例中選擇線114和115是斷開一間距,如圖1B所示),其余部份同圖5B。[0092]再者,實施例的三維存儲器結(jié)構(gòu)更包括多條層接線(layer contact lines)分別形成于第一指狀疊層件Fl和一第二指狀疊層件F2的一側(cè),層接在線有多個層接點(layercontacts),分別與底部柵極、柵極和選擇線的各層耦接,信號可透過該多個層接點傳送至對應(yīng)的各層。請同時參照圖6A和圖6B。圖6A是如圖1A的三維存儲器結(jié)構(gòu)具有層接點的示意圖。圖6B為依圖6A中剖面線6B-6B所繪示的剖面示意圖。圖6A、圖6B中和圖1A、圖1B相同或類似的元件是沿用相同或類似的標號,且在此不再重復(fù)敘述。若三維存儲器結(jié)構(gòu)具有N層存儲層,則形成2N+4個層接點。以實施例具有四層存儲層Layerl-Layer4為例,2N個層接點是指層接線L1/L2/L3/L4和R1/R2/R3/R4上的8個(=2X4)層接點,4個層接點是指層接線L_Top/R_Top/L_Bottom/R_Bottom上的4個層接點,其中層接線L_Top上的層接點例如是耦接至選串行選擇線SSL,層接線R_Top上的層接點例如是耦接至選接地選擇線GSL,層接線L_Bottom和R_Bottom上的層接點是耦接至底部柵極(底部柵極為短接)。實施例中,由于有字線選擇器(180、181、181'、182、182'、183、183'和184)的設(shè)置,該多個層接線可以是平行位線、垂直字線的方向設(shè)置。
[0093]圖6C為依圖6A中剖面線6C-6C所繪示的剖面示意圖。請同時參照圖6A和圖6C。圖6C的元件同圖1B,請參考與對照前述說明,在此不再重復(fù)敘述。以圖6A、圖6C中的U形區(qū)域(U-shaped block) 30為例,超薄U形通道的左右兩側(cè)分別有W1/W2/W3/W4/W5/W6/W7/W8等字線,頂層有串行選擇線SSL和接地選擇線GSL,底層有底部柵極15。其中,字線Wl/W2/W3/W4的信號分別自層接線L1/L2/L3/L4傳送而來,字線W5/W6/W7/W8的信號分別自層接線R1/R2/R3/R4傳送而來,串行選擇線SSL和接地選擇線GSL的信號分別自層接
和R_Top傳送而來,底部柵極15的信號則來自層接線L_Bottom和/或R_Bottom。而字線選擇器(WLS)將控制這些信號(底部柵極信號除外)是否可以進入U形區(qū)域30。如選擇開啟字線選擇器182和182',則該多個信號可以進入U形區(qū)域30。就上視圖(圖6A)而言,字線選擇器是在層接線/層接點的后方設(shè)置(behindthe layer contacts)。實施例中,字線選擇器是設(shè)置在存儲器陣列區(qū)域內(nèi)(inside the memory array)。實施例中,多條字線選擇器共享一條層接線(請參考圖4A、圖6A)。
[0094]實施例的三維存儲器結(jié)構(gòu)更包括多條位線BLl-BLn與字線垂直(即垂直于該多個柵極的延伸方向),且各條位線是耦接排列于同一行(column)的各超薄U形通道。該多個位線BLl-BLn被耦接至頁緩沖器(page buffer)。請同時參照圖7A和圖7B。圖7A是如圖1A的三維存儲器結(jié)構(gòu)具有位線的示意圖。圖7B為依圖7A中沿位線方向的剖面示意圖。圖7A、圖7B中和圖1A-圖1B、圖2A-圖2B相同元件是沿用相同標號,且在此不再重復(fù)敘述。實施例中是以4條位線BL1-BL4垂直字線作說明,為了在減少工藝挑戰(zhàn)的情況下達到更高的存儲器密度,位線的各個位接觸點(bit linecontact)BLc可以是連接2個U形通道(圖7B),以簡化工藝,但實際應(yīng)用時并不以此方式為限。
[0095] 實施例的三維存儲器結(jié)構(gòu)更包括多條接地線耦接至頁緩沖器。請同時參照圖8A和圖8B。圖8A是如圖1A的三維存儲器結(jié)構(gòu)具有接地線的示意圖。圖8B是同圖7A中剖面方向的不意圖。圖8A、圖8B和圖1A-圖1B、圖7A-圖7B相同兀件是沿用相同標號,且在此不再重復(fù)敘述。實施例中,接地線包括第一接地線GND-1和第二接地線GND-2,第一接地線GND-1平行于位線(與柵極的延伸方向垂直)設(shè)置,且第一接地線GND-1是電性連接同一行(column)但不同列(row)位置的多個超薄通道。第二接地線GND-2垂直連接第一接地線GND-1,第二接地線GND-2則是電性連接位于同一疊層結(jié)構(gòu)兩側(cè)的超薄通道。類似于位接觸點,如圖8B所示,實施例中第二接地線GND-2的寬度是可覆蓋2個U形通道,以簡化工藝,但實際應(yīng)用時并不以此方式為限。圖9A即結(jié)合圖7A位線和圖8A接地線的上視圖。圖9B即結(jié)合圖7B位線和圖8B接地線的剖面示意圖。
[0096]上述實施例的三維存儲器結(jié)構(gòu)和傳統(tǒng)三維存儲器結(jié)構(gòu)在存儲元件排列和功能上有很大的差異。若相較于垂直柵極式(Finger VG)存儲器結(jié)構(gòu),其具有位線疊層層和雙柵極式島狀SSL,而實施例的三維存儲器結(jié)構(gòu)具有字線疊層層、單柵極存儲單元和單側(cè)島狀字線選擇器(single side island WLselector)。而實施例的三維存儲器結(jié)構(gòu)所設(shè)置的單側(cè)島狀字線選擇器,是視信號需傳遞的區(qū)域而選擇性地開啟該區(qū)域的該對字線選擇器,因此可以大幅降低字線之間的干擾;而實施例也因此可以設(shè)計共同的層接線,節(jié)省層接線所占的空間。再者,傳統(tǒng)三維存儲器結(jié)構(gòu)由于所有字線短接在一起,若欲操作某條字線,其他未被選擇的字線亦被施以電壓,因此所產(chǎn)生的電容為各字線電容的疊加(C = C1+C2+...Cn)總和。而阻容延遲(RC delay,導(dǎo)線鏈接在傳輸時因為電阻與電容產(chǎn)生的延遲效應(yīng))對存儲器結(jié)構(gòu)也是十分重要的,若電阻電容過高,不僅是造成信號傳遞的延遲也會產(chǎn)生信號干擾。解決RC-delay最簡單直接的方法就是設(shè)法降低電阻與電容。實施例的三維存儲器結(jié)構(gòu)通過分區(qū)設(shè)置字線選擇器,使得字線電容可以分成幾個獨立部分,選擇到的字線選擇器被施以電壓,其他未被選擇的字線選擇器則不需施以電壓,不但降低操作時的電容(ex:C = Cl orC2 or...Cn)而降低阻容延遲,節(jié)省功耗,也可加速信號傳遞和降低字線之間信號的干擾。
[0097]圖10A為本發(fā)明一實施例的三維存儲器結(jié)構(gòu)的剖面示意圖。其各元件請參考圖1B及其說明,且在此不再贅述。圖10B為圖10A的三維存儲器結(jié)構(gòu)的電容示意圖。由于兩相鄰存儲單元共享(share) —柵極,因此字線選擇器如標示W(wǎng)LSl的電容為C1+C2,標示W(wǎng)LS2的電容為C3+C4。然本發(fā)明并不以此為限,如工藝能力允許,共享柵極亦可區(qū)分開來且電性獨立(如SSL和GSL)。圖1lA為本發(fā)明另一實施例的三維存儲器結(jié)構(gòu)的剖面示意圖。圖1lB為圖1lA的三維存儲器結(jié)構(gòu)的電容示意圖。如圖1IA所示,在各疊層結(jié)構(gòu)中,各柵極層包括分隔開來且電性獨立的兩柵極塊。
[0098]實際應(yīng)用本發(fā)明的三維存儲器結(jié)構(gòu)時,可依應(yīng)用條件所需適當?shù)刈兓c修飾如上述圖1A的結(jié)構(gòu)。
[0099]圖12為應(yīng)用本發(fā)明實施例的三維存儲器結(jié)構(gòu)的一種芯片結(jié)構(gòu)的上視圖。相較于圖1A,如圖12所示的芯片,第一指狀疊層件Fl和第二指狀疊層件F2的四個疊層結(jié)構(gòu)是于X方向上延長,可以形成許多組存儲單元,同樣設(shè)置字線選擇器180/181/181' /182/182'/183/183' /184,經(jīng)選擇成對的字線選擇器來控制是否選擇對應(yīng)區(qū)域內(nèi)的字線。而多條層接線(layercontact lines)同樣如圖6A所示形成于第一指狀疊層件Fl和一第二指狀疊層件F2的旁側(cè)。
[0100]圖13為應(yīng)用本發(fā)明實施例的三維存儲器結(jié)構(gòu)的另一種芯片結(jié)構(gòu)的上視圖。其中,多個如圖1A所示的三維存儲器結(jié)構(gòu)是排成至少一列,且各三維存儲器結(jié)構(gòu)之間是獨立操作。圖14為應(yīng)用本發(fā)明實施例的三維存儲器結(jié)構(gòu)的再一種芯片結(jié)構(gòu)的上視圖。圖14和圖13不同的是指狀疊層件的設(shè)置方式。圖13中,每個三維存儲器結(jié)構(gòu),其第一和第二指狀疊層件都是相同的對向交錯設(shè)置方式。圖14中,相鄰的兩三維存儲器結(jié)構(gòu)中,其兩相鄰的第一指狀疊層件是呈鏡像設(shè)置,兩相鄰的第二指狀疊層件亦呈鏡像設(shè)置。圖13、圖14中,各個獨立操作的三維存儲器結(jié)構(gòu)具有對應(yīng)的多條層接線(如圖6A所示),鄰接疊層件的層接線可以共享,陣列效率可以更高。雖然如圖13所示的構(gòu)建其阻容延遲是如圖12所示結(jié)構(gòu)的阻容延遲的1/5,但需要更多空間設(shè)置更多數(shù)量的層接線和設(shè)置更多的層譯碼器(layerdecorder)。再者,如圖12所示的芯片可以設(shè)置更高密度的存儲單元。因此,實際應(yīng)用時本發(fā)明的三維存儲器結(jié)構(gòu)時,可考慮所需要制成芯片的尺寸和電性表現(xiàn)等各項規(guī)格而適當?shù)刈兓c設(shè)計。[0101]〈三維存儲器結(jié)構(gòu)的相關(guān)操作方法〉
[0102]以下是配合相關(guān)圖式敘述實施例的三維存儲器結(jié)構(gòu)的一種操作方法,但本發(fā)明并不以該操作方法為限。實施例的三維存儲器結(jié)構(gòu),請參考圖1A、圖1B、圖4A、圖6A和圖6C及前述相關(guān)說明。圖15為如圖4A所示的三維存儲器結(jié)構(gòu)的2D平面圖。需注意的是,為清楚顯示實施例的三維存儲器結(jié)構(gòu)的各元件,是將該多個元件延展開來而成為2D平面圖,此平面圖并非三維存儲器結(jié)構(gòu)的剖面圖示。
[0103]如圖15所示,各字線WL1-WL8是與位線BLl-BLn相互垂直設(shè)置。字線WL1-WL4和字線WL5-WL8是分屬兩疊層結(jié)構(gòu),其中z方向上字線WLl和WL8同層,字線WL2和WL7同層,字線WL3和WL6同一層,字線WL4和WL5同一層。字線下方有相連接的底部柵極UBG上方有獨立的兩選擇線SSL或GSL。兩疊層結(jié)構(gòu)間有第I到第η個超薄U形通道連接選擇線SSL、字線WL1-WL4和選擇線GSL、字線WL5-WL8。在WLS-1區(qū)域中具有一對字線選擇器181和181',WLS-2區(qū)域中具有一對字線選擇器182和182',WLS_3區(qū)域中具有一對字線選擇器183和183'。通過選擇該對字線選擇器來選擇該區(qū)的字線,例如若選擇字線選擇器182和182',則表示選擇到WLS-2區(qū)域中的η個超薄U形通道。
[0104]圖16Α至圖16C為如圖15所示的三維存儲器結(jié)構(gòu)的一種操作方法平面示意圖。假設(shè)若欲編程WLS-2區(qū)域中的字線WL5。
[0105]首先,開啟欲編程字線選擇器(WLS)區(qū)域之外的其他所有WLS區(qū)域,如開啟WLS-1和WLS-3區(qū)域(施加一高電壓Vhigh,如25V),關(guān)閉欲編程WLS-2區(qū)域,并施加一通道電壓(VpassjB 10V,Vpass >閾值電壓Vt)于WLS-1和WLS-3區(qū)域中所有的字線和底部柵極UBG,對接地選擇線GSL施加OV (GSL關(guān)閉)和對串行選擇線SSL施加電源電壓Vcc (SSL開啟),對所有的位線BLl-BLn施加電源電壓Vcc。接著,關(guān)閉WLS-1和WLS-3區(qū)域的串行選擇線SSL (SSL = OV),此時欲編程WLS-2區(qū)域外的所有鄰近WLS區(qū)域的位線都漂移地荷電在Vcc-Vt的偏壓,如圖16A所示。
[0106]接著,關(guān)閉WLS-1和WLS-3區(qū)域(WLS-l/WLS-3 = 0V),此時所有鄰近WLS-1和WLS-3區(qū)域的串行選擇線SSL都是0V。之后,開啟欲編程WLS-2區(qū)域(施加一高電壓Vhigh,如25V),對欲編程WLS-2區(qū)域中的所有的字線和底部柵極UBG施加一通道電壓(Vpass,如10V),對接地選擇線GSL和串行選擇線SSL分別施加OV和電源電壓Vcc,對所有的位線BLl-BLn施加電源電壓Vcc。此時(關(guān)閉SSL前)所選擇的欲編程WLS-2區(qū)域的所有位線都荷電至Vcc-Vt的偏壓,如圖16B所示。
[0107]假設(shè)選擇的位線是BL2/BL3/BL7。施加OV于選擇的位線BL2/BL3/BL7以釋放所有選擇位線BL2/BL3/BL7的電荷,其余未選擇的位線BL1/BL4/BL5/BL6/BL8通道則如前述步驟維持漂移在Vcc-Vt的偏壓。對欲編程WLS2區(qū)域中所選擇的字線(如欲編程WLS-2區(qū)域中的字線WL5)施加一高電壓(如25V),其余未選擇的字線是施加一通道電壓(Vpass,如10V),如圖16C所示。當選擇的位線是0V,此時未被選擇的該多個位線漂移通道會產(chǎn)生自我升壓(self-boosting)至更高的電壓。此時欲編程字線WL5和選擇位線BL2/BL3/BL7間的壓差(25V-0V)大于和未選擇位線BL1/BL4/BL5/BL6/BL8間的壓差。之后,被選擇的位,如欲編程WLS-2區(qū)域中字線WL5和位線BL2/BL3/BL7處,可進行編程例如FN穿隧(Fowler-Nordheim Tunneling)編程。由于欲編程WLS-2區(qū)域進行編程時WLS-1和WLS-3區(qū)域完全關(guān)閉,可確保欲編程WLS-2區(qū)域不受鄰近區(qū)域的干擾。
[0108]上述編程方法僅為舉例說明的用,通常領(lǐng)域知識者當可參考實施例和根據(jù)其領(lǐng)域的知識,變化和調(diào)整實施例的三維存儲器結(jié)構(gòu)的操作步驟,而進行編程、讀取和擦除的操作,本發(fā)明并不僅限于上述操作方法。而上述電壓值亦為舉例說明的用,通常領(lǐng)域知識者當參考實施例后,可視進行編程(/讀取/擦除)的操作時的實際應(yīng)用所需,對該多個電壓值進行適當?shù)恼{(diào)整。
[0109] 綜上所述,雖然本發(fā)明已以實施例揭露如上,然其并非用以限定本發(fā)明。本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識者,在不脫離本發(fā)明的精神和范圍內(nèi),當可作各種的更動與潤飾。因此,本發(fā)明的保護范圍當視隨附的權(quán)利要求范圍所界定的為準。
【權(quán)利要求】
1.一種三維存儲器結(jié)構(gòu)(3D memory structure),包括: 多個疊層結(jié)構(gòu),垂直形成于一襯底上,各該疊層結(jié)構(gòu)包括: 一底部柵極(bottom gate),其中該多個疊層結(jié)構(gòu)的該多個底部柵極相互連接; 多個柵極(gate)和多個柵極絕緣層(gate insulator)交錯疊層于該底部柵極上方;和 兩條選擇線(selection lines)分隔地位于該多個柵極上方且獨立控制,該多個選擇線之間、該多個選擇線和該柵極之間以及該多個選擇線的頂部是以該柵極絕緣層絕緣;多個電荷捕捉復(fù)合層(charge trapping multilayers),位于該多個疊層結(jié)構(gòu)外圍并延伸至該多個底部柵極上; 多個超薄通道(ultra-thin channels),位于該多個電荷捕捉復(fù)合層外側(cè)和襯里式地位于該多個疊層結(jié)構(gòu)之間(lined between the stacked structures);和一介電層,填充于該多個超薄通道外和該多個疊層結(jié)構(gòu)之間。
2.根據(jù)權(quán)利要求1所述的三維存儲器結(jié)構(gòu),其中各該疊層結(jié)構(gòu)中的兩該多條選擇線為兩條串行選擇線(string selection line, SSL)或是兩條接地選擇線(ground selectionline,GSL),其中兩該相鄰疊層結(jié)構(gòu)間的該多個電荷捕捉復(fù)合層分別與一 SSL和一 GSL對應(yīng)連接。
3.根據(jù)權(quán)利要求1所述的三維存儲器結(jié)構(gòu),其中在兩相鄰疊層結(jié)構(gòu)之間的該多個超薄通道向下延伸,而襯里式 地形成一超薄U形通道(ultra-thin U-shaped channels)于相鄰兩該多個疊層結(jié)構(gòu)之間。
4.根據(jù)權(quán)利要求1所述的三維存儲器結(jié)構(gòu),更包括多個層接點(Iayercontact),分別與該底部柵極、該多個柵極和該多個選擇線電性連接。
5.根據(jù)權(quán)利要求1所述的三維存儲器結(jié)構(gòu),其中該多個疊層結(jié)構(gòu)是在一xy平面上成指狀交錯排列(arranged as staggered fingers)。
6.一種三維存儲器結(jié)構(gòu)(3D memory structure),包括: 一第一指狀疊層件和一第二指狀疊層件是垂直形成于一襯底上,且該第一、第二指狀疊層件是相對(對向)交錯設(shè)置,該第一指狀疊層件至少包括一第一疊層結(jié)構(gòu)和一第二疊層結(jié)構(gòu)于一 xy平面上朝-X方向延伸,該第二指狀疊層件至少包括一第三疊層結(jié)構(gòu)和一第四疊層結(jié)構(gòu)于該xy平面上朝+X方向延伸,該第三疊層結(jié)構(gòu)延伸于該第一疊層結(jié)構(gòu)和該第二疊層結(jié)構(gòu)之間,該第一至該第四疊層結(jié)構(gòu)中的各該疊層結(jié)構(gòu)沿著z方向包括一底部柵極(bottom gate)、多個柵極(gate)和多個柵極絕緣層(gate insulator)交錯疊層于該底部柵極上方、和兩選擇線(selection lines)獨立地位于該多個柵極的上方,其中該第一至該第四疊層結(jié)構(gòu)的該多個底部柵極相互連接; 一第一電荷捕捉復(fù)合層和一第二電荷捕捉復(fù)合層,分別形成于該第一指狀疊層件和該第二指狀疊層件的外圍,并沿著z方向延伸至該第一至該第四疊層結(jié)構(gòu)兩相鄰疊層結(jié)構(gòu)之間的該多個底部柵極上; 多個超薄通道(ultra-thin channels),相互間隔地位于該第一和該第二電荷捕捉復(fù)合層外側(cè)并向下延伸,位于該第一至該第四疊層結(jié)構(gòu)的相鄰該多個疊層結(jié)構(gòu)的相對側(cè)面的每兩該超薄通道構(gòu)成一超薄U形通道; 多條字線選擇器(Word line selectors),分別設(shè)置于該第一至該第四疊層結(jié)構(gòu)的各該疊層結(jié)構(gòu)的尾端的兩側(cè)并分別連接該第一和該第二電荷捕捉復(fù)合層;和 一介電層,填充于該多個超薄通道和該多條字線選擇器之外和該第一和該第二指狀疊層件之間, 其中,該三維存儲器結(jié)構(gòu)具有多個存儲單元(unit cells),各該存儲單元包括單一該柵極和該第一和該第二電荷捕捉復(fù)合層的一部份。
7.根據(jù)權(quán)利要求6所述的三維存儲器結(jié)構(gòu),其中該第一至該第四疊層結(jié)構(gòu)的各該疊層結(jié)構(gòu)中的兩該多條選擇線為兩條串行選擇線(stringselection line, SSL)或是兩條接地選擇線(ground selection line, GSL),其中該第一至該第四疊層結(jié)構(gòu)的兩該相鄰疊層結(jié)構(gòu)間的該第一和該第二電荷捕捉復(fù)合層分別與其中一 SSL和其中一 GSL對應(yīng)連接。
8.根據(jù)權(quán)利要求6所述的三維存儲器結(jié)構(gòu),兩相鄰該多個疊層結(jié)構(gòu)間包括一字線選擇區(qū)域(WLS regions),每該字線選擇區(qū)域中具有該多個超薄U形通道,和一該對字線選擇器以控制對應(yīng)的該字線選擇區(qū)域。
9.根據(jù)權(quán)利要求6所述的三維存儲器結(jié)構(gòu),其中該多個超薄U形通道(ultra-thinU-shaped channels)是襯里式地形成于相鄰該多個疊層結(jié)構(gòu)的相對側(cè)面之間,且該多個超薄U形通道于該xy平面上構(gòu)成m列Xn行的一矩陣排列。
10.一種芯片,包括多個如權(quán)利要求6所述的三維存儲器結(jié)構(gòu)排成至少一列,且該多個三維存儲器結(jié)構(gòu)之間是獨立操作,其中相鄰的該多個三維存儲器結(jié)構(gòu),該多個第一指狀疊層件和該多個第二指狀疊層件具有相同的對向交錯設(shè)置方式。
11.一種三維存儲器結(jié)構(gòu)的操作方法,包括: 提供一三維存儲器結(jié)構(gòu),包括 多個疊層結(jié)構(gòu)形成于一襯底上,各該疊層結(jié)構(gòu)包括相連通的一底部柵極,多條字線和多個絕緣層垂直交錯地疊層于該底部柵極上方,和兩條選擇線獨立分隔地位于該多條字線上方,其中相鄰兩該疊層結(jié)構(gòu)各具有一串行選擇線SSL和一接地選擇線GSL ; 多個電荷捕捉復(fù)合層位于該多個疊層結(jié)構(gòu)外圍并延伸至該底部柵極上; 多個超薄U形通道(ultra-thin U-shaped channels)位于該多個電荷捕捉復(fù)合層外側(cè)和襯里式地位于該多個疊層結(jié)構(gòu)之間(lined between thestacked structures),兩相鄰該多個疊層結(jié)構(gòu)間有一字線選擇器區(qū)域(WLSregion)對應(yīng)包括該多個超薄U形通道和一對字線選擇器,其中該對字線選擇器對應(yīng)該多個超薄U形通道的前后兩側(cè)以控制該多個超薄U形通道;和 多條位線設(shè)置于該多個選擇線上方和垂直于該多條字線; 關(guān)閉欲編程的該字線選擇器區(qū)域,開啟欲編程WLS區(qū)域之外的其他所有非編程WLS區(qū)域,其中通過開啟或關(guān)閉選擇的該對字線選擇器,以開啟或關(guān)閉對應(yīng)的字線選擇器區(qū)域內(nèi)的該多個U形超薄通道; 開啟該多個非編程WLS區(qū)域的該多個串行選擇線和關(guān)閉該多個接地選擇線GSL,以及令該多個非編程WLS區(qū)域的所有位線荷電至一初始偏壓,之后關(guān)閉該多個非編程WLS區(qū)域的該多個串行選擇線SSL ; 通過對應(yīng)的該多個對字線選 擇器,關(guān)閉該多個非編程WLS區(qū)域和開啟該欲編程WLS區(qū)域; 令該欲編程WLS區(qū)域的所有位線荷電至該初始偏壓;于該欲編程WLS區(qū)域中,令選擇的該一或多條位線釋放電荷,施加高電壓于所選擇的該字線和施加通道電壓(Vpass)于未選擇的該多條字線,此時未選擇的該或該多條位線是自我升壓(self-boosting);和 對選擇的一或多個位進行編程。
12.根據(jù)權(quán)利要求11所述的操作方法,其中在開啟該多個非編程WLS區(qū)域的該多個串行選擇線的步驟中,是施加通道電壓(Vpass)于該多個非編程WLS區(qū)域所有的字線和該多個底部柵極UBG,對該多個接地選擇線GSL和該多個串行選擇線SSL分別施加OV和電源電壓(Vcc),令該多個非編程WLS區(qū)域的所有位線荷電至該初始偏壓,其中該初始偏壓為該電源電壓和閾值電壓(Vt)的差值。
13.根據(jù)權(quán)利要求11所述的操作方法,其中在令該編程WLS區(qū)域的所有位線荷電至該初始偏壓的步驟中,是施加通道電壓(Vpass)于該編程WLS區(qū)域所有的字線和該多個底部柵極UBG,對該多個接地選擇線GSL和該多個串行選擇線SSL分別施加OV和電源電壓(Vcc),令該編程WLS區(qū)域的所有位線荷電至該初始偏壓,其中該初始偏壓為該電源電壓和閾值電壓(Vt )的差值(Vcc-Vt)。
【文檔編號】G11C16/02GK103904080SQ201210586806
【公開日】2014年7月2日 申請日期:2012年12月28日 優(yōu)先權(quán)日:2012年12月28日
【發(fā)明者】陳士弘 申請人:旺宏電子股份有限公司
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