非揮發(fā)性存儲器的讀時序產生電路的制作方法
【專利摘要】本發(fā)明公開了一種非揮發(fā)性存儲器的讀時序產生電路，利用了標準時鐘下降沿分頻產生讀時鐘，再由半個周期后的標準時鐘上升沿來產生讀時序，實現了延遲時間由數字信號控制，省去了傳統采用的通過門延遲產生的另一個時鐘信號，消除了由于溫度、電壓、工藝角等因素對地址建立及內部寄存器鎖存數據所預留的時間的影響，防止內部鎖存器工作不穩(wěn)定從而導致的讀失效。
【專利說明】非揮發(fā)性存儲器的讀時序產生電路
【技術領域】
[0001]本發(fā)明涉及非揮發(fā)性存儲器設計領域，特別是指一種非揮發(fā)性存儲器的讀時序產生電路。
【背景技術】
[0002]NVM (Non-Volatile Memory:非揮發(fā)性存儲器)進行讀操作時需要幾個時鐘信號，從而能精確控制內部靈敏放大器分別經歷預充電、感應、比較輸出這幾個過程的時間長短。如圖1所示，是現有NVM實現讀操作的框圖，標準時鐘信號Pclk被分成兩路處理后提供給讀時序控制模塊:一路是經過分頻器，利用標準時鐘Pclk上升沿分頻得到讀時鐘Aclk提供給讀時序控制模塊；另一路通過模擬延遲產生另一個時鐘信號Rclk，然后通過Rclk的上升沿略晚于讀時鐘Aclk來產生讀時序(如圖3所示)。同時Aclk還提供給地址選擇模塊，地址選擇模塊對存儲陣列進行地址選擇，存儲陣列將數據輸出至靈敏放大器，讀時序控制模塊控制靈敏放大器進行數據輸出。其中，模擬延遲由兩個反相器串聯構成，如圖2所示，由兩個反相器串聯構成的模擬延遲，標準時鐘Pclk經過兩個反相器延遲后成為時鐘Rclk。上述NVM的時序圖如圖3所示，具有標準時鐘信號Pclk，經模擬延遲產生的時鐘Rclk，利用標準時鐘Pclk上升沿分頻產生的Aclk，以及地址選擇信號及數據輸出Do。Taa為所述的讀時序。圖中延遲時間Tacs是由模擬延遲產生，其長短會受電壓、溫度、工藝角的影響，在某些條件下可能會有Tacs時間過短的風險。

【發(fā)明內容】

[0003]本發(fā)明所要解決的技術問題在于提供一種非揮發(fā)性存儲器的讀時序產生電路，簡化電路，使存儲器的讀操作更穩(wěn)定。
[0004]為解決上述問題，本發(fā)明所述的非揮發(fā)性存儲器的讀時序產生電路，用于給存儲器提供控制時鐘信號，所述存儲器內部包含讀時序控制模塊，靈敏放大器、地址選擇模塊以及存儲陣列；地址選擇模塊選中存儲陣列中的地址，存儲陣列將選中地址的數據輸出至靈敏放大器，所述靈敏放大器同時還受讀時序控制模塊的控制；由靈敏放大器進行數據輸出；
[0005]所述讀時序控制模塊接收兩路控制時鐘，一路為外部標準時鐘直接輸入，另一路為外部標準時鐘經過一分頻器分頻為讀時鐘后輸入；
[0006]所述分頻器分頻后產生的讀時鐘還提供給所述地址選擇模塊。
[0007]較佳地，所述讀時序是分頻器利用標準時鐘的下降沿分頻產生，再由半個標準時鐘周期之后的標準時鐘上升沿產生讀時序；同時，利用讀時序的上升沿來建立地址信號，在地址信號建立完成后的第一個標準時鐘上升沿開始讀數據。
[0008]本發(fā)明所述的非揮發(fā)性存儲器的讀時序產生電路，減少了一個信號處理單元，簡化了輸入時鐘信號及相關電路，將時序中的一段模擬延遲改為數字實現的方式，消除了電壓、溫度、工藝角的影響?！緦＠綀D】

【附圖說明】
[0009]圖1是現有存儲器的讀操作框圖；
[0010]圖2是現有存儲器模擬延遲的實現示意圖；
[0011]圖3是現有存儲器實現讀操作的時序圖；
[0012]圖4是本發(fā)明存儲器的讀時序實現電路結構；
[0013]圖5是本發(fā)明的讀時序波形示意圖。
【具體實施方式】
[0014]本發(fā)明所述的非揮發(fā)性存儲器的讀時序產生電路其框圖如圖4所示，在存儲器內部有讀時序控制模塊，靈敏放大器、地址選擇模塊以及存儲陣列；地址選擇模塊對存儲陣列進行地址選擇，存儲陣列將選中地址的數據輸出至靈敏放大器，所述靈敏放大器同時還受讀時序控制模塊的控制；由靈敏放大器進行數據輸出。
[0015]所述讀時序控制模塊接收兩路控制時鐘，一路為外部標準時鐘Pclk直接輸入，另一路為外部標準時鐘Pclk經過一分頻器分頻處理后的讀時鐘Aclk提供給讀時序控制模塊。
[0016]所述分頻器分頻后產生的讀時鐘Aclk還提供給所述地址選擇模塊。
[0017]上述讀時序產生電路在工作時，產生的時序如圖5所示，其中Pclk為標準時鐘，Aclk為讀時鐘，Tpclk為標準時鐘周期，Taa為讀時序(即內部靈敏放大器預充電、感應、t匕較輸出的時間總和)，Tcy為讀周期，Address為數據地址，Tacs是為了地址建立及內部寄存器鎖存數據所預留的時間(延遲)，Do為NVM數據輸出(Data Out)。
[0018]讀時鐘Aclk的產生:根據實際需求，通過標準時鐘Pclk的下降沿分頻產生。
[0019]讀時序Taa的產生:當讀時鐘Aclk為高時，利用Pclk的第一個上升沿觸發(fā)。
[0020]延遲時間Tacs的數字信號控制:從讀時鐘Aclk的上升沿到標準時鐘Pclk的上升沿共經歷時間為半個Tpclk周期，實現了延遲時間Tacs的數字實現方式。
[0021]數據讀出:在NVM為讀模式時，輸入時鐘信號Pclk及Aclk，結合地址時鐘信號，SP可輸出數據。
[0022]以上僅為本發(fā)明的優(yōu)選實施例，并不用于限定本發(fā)明。對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
【權利要求】
1.一種非揮發(fā)性存儲器的讀時序產生電路，用于給存儲器提供控制時鐘信號，所述存儲器內部包含讀時序控制模塊、靈敏放大器、地址選擇模塊以及存儲陣列；地址選擇模塊選中存儲陣列中的地址，存儲陣列將選中地址的數據輸出至靈敏放大器，讀時序控制模塊控制靈敏放大器進行數據輸出；其特征在于: 所述讀時序控制模塊接收兩路控制時鐘，一路為外部標準時鐘直接輸入，另一路為外部標準時鐘經過一分頻器分頻為讀時鐘后輸入； 所述分頻器分頻后產生的讀時鐘還提供給所述地址選擇模塊。
2.如權利要求1所述的非揮發(fā)性存儲器的讀時序產生電路，其特征在于:所述讀時鐘是分頻器利用標準時鐘的下降沿分頻產生，再由半個標準時鐘周期之后的標準時鐘上升沿產生讀時序。
3.如權利要求2所述的非揮發(fā)性存儲器的讀時序產生電路，其特征在于:讀數據時，利用產生的讀時序的上升沿來建立地址信號，在地址信號建立完成后的第一個標準時鐘上升沿開始讀數據。
【文檔編號】G11C7/06GK103871444SQ201210546444
【公開日】2014年6月18日 申請日期:2012年12月14日 優(yōu)先權日:2012年12月14日
【發(fā)明者】沈文超, 劉芳芳 申請人:上海華虹宏力半導體制造有限公司