專利名稱：Sram的讀出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)単元電路，尤其涉及對(duì)SRAM儲(chǔ)存單元中的數(shù)據(jù)進(jìn)行讀取的讀出電路。
背景技術(shù)：
SRAM作為半導(dǎo)體存儲(chǔ)器中重要的ー種，其具有很高的傳輸速度和較低的功耗，因此被廣泛地應(yīng)用于各種集成電路中。整體上，SRAM単元包括單元陣列和外圍電路兩部分，其中単元陣列是SRAM単元的核心，其由SRAM存儲(chǔ)單元按照行和列排列而成；而外圍電路包括輸入輸出電路、時(shí)序產(chǎn)生電路、行譯碼電路以及放大讀出電路等，其中放大讀出電路將指定單元中的存儲(chǔ)數(shù)據(jù)進(jìn)行采樣放大后，將其傳送至輸出緩沖器中。
如圖I所示為ー種現(xiàn)有的SRAM的讀出電路，其包括多數(shù)個(gè)存儲(chǔ)陣列塊，圖中只顯示出兩個(gè)存儲(chǔ)陣列塊11、12，其電路行為相同，每一存儲(chǔ)陣列塊11包括復(fù)數(shù)個(gè)SRAM存儲(chǔ)單元，靈敏放大器SA電路模塊，以及鎖存電路模塊13、14，所述靈敏放大器SA對(duì)對(duì)應(yīng)的存儲(chǔ)陣列中的単元數(shù)據(jù)進(jìn)行采集放大并將數(shù)據(jù)鎖存，并通過(guò)區(qū)域使能信號(hào)Bank_SA_Enable對(duì)其進(jìn)行選擇輸出，通過(guò)全局位線Global_Bit_Line將數(shù)據(jù)傳至輸出電路15進(jìn)行輸出。然由于區(qū)域使能信號(hào)Bank_SA_Enable只有ー個(gè)有效，因此電路結(jié)構(gòu)在A、B處存在數(shù)據(jù)讀出的競(jìng)爭(zhēng)，因而降低了電路的讀出速度，同時(shí)也降低了電路的穩(wěn)定性。圖2所示為另ー種現(xiàn)有的SRAM的讀出電路，其中電路16、17為同一組輸出電路中不同的列，其電路功能相同；電路18、19為同一列中不同的存儲(chǔ)陣列塊，其通過(guò)陣列靈敏放大器使能信號(hào)Bank_SA_Enable和陣列選擇信號(hào)Bank_SelectB對(duì)其進(jìn)行選擇控制，其中，陣列靈敏放大器使能信號(hào)Bank_SA_Enable選擇開(kāi)啟相應(yīng)存儲(chǔ)器陣列塊的靈敏放大器SA,陣列選擇信號(hào)Bank_SelectB信號(hào)將PMOS管20、21開(kāi)啟，使反相器22、23能夠正常工作；通過(guò)靈敏放大器SA采集放大后的信號(hào)通過(guò)反相器22、23分別傳送至取反的全局位線GlobalBit_Line和Global_Bit_LineB，經(jīng)由輸出電路24將數(shù)據(jù)送至輸出端。然該電路結(jié)構(gòu)使得單個(gè)輸出電路的布線復(fù)雜，增大了版圖面積，且電路在C處仍然存在數(shù)據(jù)讀取輸出的競(jìng)爭(zhēng)，同樣降低了電路的讀出速度及電路的穩(wěn)定性。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的缺陷，提供一種能提高電路讀出速度的SRAM的讀出電路，以消除鎖存電路模塊的競(jìng)爭(zhēng)，提高電路的讀取速度和穩(wěn)定性，同時(shí)縮小電路的版圖面積。為實(shí)現(xiàn)上述目的，本發(fā)明提出如下技術(shù)方案ー種SRAM的讀出電路，包括放大電路模塊，用于分別對(duì)復(fù)數(shù)SRAM存儲(chǔ)陣列塊中的數(shù)據(jù)進(jìn)行放大并輸出至第ー輸出接點(diǎn)和第二輸出接點(diǎn)；鉗位電路模塊，對(duì)所述第一輸出接點(diǎn)和第二輸出接點(diǎn)的電位在有效信號(hào)來(lái)之前拉伸至低電平；
推挽電路模塊，將所述第一輸出接點(diǎn)和第二輸出接點(diǎn)的電位進(jìn)行取相反的處理；選擇輸出電路模塊，選擇將所述第一輸出接點(diǎn)和第二輸出接點(diǎn)的數(shù)據(jù)分別傳送至全局位線上；輸出電路模塊，將全局位線上的數(shù)據(jù)進(jìn)行選擇輸出；以及復(fù)數(shù)控制信號(hào)，控制所述模塊的開(kāi)啟與斷開(kāi)，包括放大器選擇信號(hào)，陣列放大器使能信號(hào)和陣列選擇信號(hào)。更近一歩地，所述放大電路模塊包括復(fù)數(shù)靈敏放大器，所述每ー靈敏放大器具有SA輸入端和SA輸出端，所述SA輸入端接由所述放大器選擇信號(hào)和陣列放大器使能信號(hào)通過(guò)邏輯運(yùn)算的輸出信號(hào)。所述放大器選擇信號(hào)為靈敏放大器選擇信號(hào)，所述陣列放大器使能信號(hào)為陣列放大器使能信號(hào)?！に鲮`敏放大器的SA輸出端包括第一 SA輸出端和第二 SA輸出端。所述每ー第一 SA輸出端和第二 SA輸出端分別接第一 PMOS管的柵極和第二 PMOS管的柵極，其中所有第一PMOS管的漏極共接于所述第一輸出接點(diǎn)，所有第二PMOS管的漏極共接于所述第二輸出接點(diǎn)。所述鉗位電路模塊包括柵極共接于陣列放大器使能信號(hào)的第一 NMOS管和第二NMOS管，所述第一 NMOS管和第二 NMOS管的源極分別接所述第一輸出接點(diǎn)和第二輸出接點(diǎn)，其漏極接地。所述推挽電路模塊包括第三NMOS管和第四NMOS管，所述第三NMOS管的源極和第四NMOS管的柵極共同接于所述第一輸出接點(diǎn)，所述第四NMOS管的源極和第三NMOS管的柵極共同接于所述第二輸出接點(diǎn)，所述第三NMOS管和第四NMOS管的漏極接地。所述選擇輸出電路模塊包括第一 CMOS反相器和第二 CMOS反相器,所述第一輸出接點(diǎn)和第二輸出接點(diǎn)分別作為所述第一 CMOS反相器和第二 CMOS反相器的輸入端，第一CMOS反相器和第二 CMOS反相器的輸出端分別接信號(hào)取反的全局位線。所述第一 CMOS反相器和第二 CMOS反相器還包括開(kāi)啟端，所述開(kāi)啟端分別接第三PMOS管和第四PMOS管的漏極，第三PMOS管和第四PMOS管的柵極共接陣列選擇信號(hào)，源極接工作電壓。所述輸出電路模塊為RS觸發(fā)器電路，其兩輸入端分別接信號(hào)取反的全局位線。與現(xiàn)有技術(shù)相比，本發(fā)明所掲示的SRAM的讀出電路由于具有不存在鎖存電路的競(jìng)爭(zhēng)，因此，使得數(shù)據(jù)的讀出速度及電路的穩(wěn)定性得到了進(jìn)ー步的提高，由于只在輸出電路模塊中僅有ー級(jí)鎖存電路，使得易于信號(hào)走線，降低了版圖布線的難度，進(jìn)而縮小了電路的版圖面積。


圖I是現(xiàn)有的SRAM的讀出電路的電路示意圖；圖2是另一現(xiàn)有的SRAM的讀出電路的電路不意圖；圖3是本發(fā)明SRAM的讀出電路的電路示意圖；圖4是圖3中的ー個(gè)SRAM存儲(chǔ)陣列的電路示意圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明的附圖，對(duì)本發(fā)明實(shí)施例的技術(shù)方案進(jìn)行清楚、完整的描述。圖3所示為本發(fā)明掲示的SRAM的讀出電路較佳實(shí)施方式的電路示意圖，圖中只顯示出ー個(gè)SRAM列中的兩個(gè)SRAM陣列塊25、26加以說(shuō)明，其他SRAM陣列塊中的讀出電路與圖中25、26中的讀出電路相同。 結(jié)合圖3、圖4所示，所述SRAM的讀出電路用于讀取SRAM陣列塊中的數(shù)據(jù)，其包括靈敏放大器電路模塊4,輸出信號(hào)的鉗位電路模塊5,推挽(Push-pull)電路模塊6,選擇輸出電路模塊7，輸出電路模塊8，以及復(fù)數(shù)控制所述模塊電路開(kāi)啟工作及關(guān)斷的控制信號(hào)，這些控制信號(hào)包括陣列靈敏放大器使能信號(hào)Bank_SA_Enable (以下簡(jiǎn)稱使能信號(hào)BSE)，靈敏放大器選擇信號(hào)SA_Sel,以及陣列選擇信號(hào)Bank_SelectB。所述靈敏放大器電路模塊4用于分別對(duì)復(fù)數(shù)SRAM存儲(chǔ)陣列塊中的數(shù)據(jù)進(jìn)行放大并輸出至第一、ニ輸出接點(diǎn)D、E,其中姆ー靈敏放大器SA具有ー個(gè)SA輸入端40和SA輸出端41、42，所述SA輸入端40接使能信號(hào)BSE和靈敏放大器選擇信號(hào)SA_Sel邏輯與后的輸出信號(hào)，所述靈敏放大器的SA輸出端包括第一 SA輸出端41和第二 SA輸出端42，第一 SA輸出端41和第二 SA輸出端42分別接第一 PMOS管27、29和第二 PMOS管28、30的柵極，第一 PMOS管和第二 PMOS的源極接工作電壓Vdd，所有第一 PMOS管的漏極共接于第一輸出接點(diǎn)D，所述第二 PMOS管的漏極共接于第二輸出接點(diǎn)E。在靈敏放大器電路模塊4中，當(dāng)使能信號(hào)BSE和靈敏放大器選擇信號(hào)SA_Sel都為高電平時(shí)，才能開(kāi)啟靈敏放大器SA，而靈敏放大器選擇信號(hào)SA_Sel(對(duì)應(yīng)圖3中的SA_SelO…SA_Seln)在同一時(shí)間只有ー個(gè)是高電平，因此，每組讀出電路中對(duì)應(yīng)存儲(chǔ)陣列塊中的靈敏放大器SA同一時(shí)間只有一個(gè)被選中開(kāi)啟，其他則處于關(guān)閉狀態(tài),且被選中的靈敏放大器的第一、第二 SA輸出端分別輸出低電平和高電平,而未被選中的靈敏放大器的第一、第二 SA輸出端輸出都為高電平。所述鉗位電路模塊5包括與使能信號(hào)BSE相接的反相器51，接于反相器51輸出端的下拉NMOS管31、32，其中NMOS管31、32的柵極共接于反相器的輸出端，NMOS管31、32的源極分別接第一、第二輸出接點(diǎn)D、E，漏極接地。這樣在使能信號(hào)BSE為低電平吋，反相器51的輸出為高，下拉NMOS管31、32打開(kāi)，由于NMOS管31、32的漏極接地，因此，D、E兩點(diǎn)的電位被拉低；當(dāng)使能信號(hào)BSE為高電平吋，NMOS管31、32關(guān)斷，不再下拉D、E點(diǎn)的電位，保證了每次使能信號(hào)BSE的高電平來(lái)之前，第一、第二輸出接點(diǎn)D、E都保存在低電平的狀態(tài)。所述推挽電路模塊6包括下拉NMOS管37、38，其源極分別接入第一、第二輸出接點(diǎn)D、E，漏極接地，柵極交叉接另ー NMOS管38、37的源極，確保了當(dāng)D、E點(diǎn)中的其中之ー為高電位時(shí)，另一端則置于低電位的狀態(tài)。所述選擇輸出電路模塊7包括CMOS反相器71、72，PMOS管33、34，其中PMOS管33、34的柵極共接于陣列選擇信號(hào)Bank_SelectB上，所述PMOS管33、34的源極接工作電壓Vdd，漏接分別接CMOS反相器71、72的開(kāi)啟端，所述第一、第二輸出接點(diǎn)D、E分別接CMOS反相器71、72的輸入端，當(dāng)陣列選擇信號(hào)Bank_SelectB為低電平(低電平有效)吋，PMOS管33,34開(kāi)啟，CMOS反相器71、72處于開(kāi)啟狀態(tài)，并將第一、第二輸出接點(diǎn)D、E上的數(shù)據(jù)傳送至取相反信號(hào)的全局位線Global_Bit_Line和Global_Bit_LineB上，由全局位線Global_ Bit_Line和Global_Bit_LineB將數(shù)據(jù)通過(guò)輸出電路模塊8進(jìn)行輸出。反之，當(dāng)陣列選擇信號(hào)Bank_SelectB無(wú)效時(shí)，所述CMOS反相器71、72關(guān)閉，該SRAM陣列塊中的數(shù)據(jù)將不輸出。更進(jìn)ー步地，本實(shí)施例中的輸出電路8為RS觸發(fā)器電路，其輸入信號(hào)為取相反的全局位線Global_Bit_Line和Global_Bit_LineB上的數(shù)據(jù)信號(hào)，DOO為其輸出端。本發(fā)明SRAM的讀出電路的信號(hào)讀出過(guò)程為當(dāng)陣列靈敏放大器使能信號(hào)Bank_SA_Enable為低電平吋，鉗位電路模塊5中的NMOS管31、32打開(kāi)，將第一、第二輸出接點(diǎn)D、E兩點(diǎn)的電位拉低到零；而當(dāng)陣列靈敏放大器使能信號(hào)Bank_SA_Enable翻轉(zhuǎn)為高電平時(shí)，靈敏放大器選擇信號(hào)SA_Sel為高的靈敏放大器SA將被選擇打開(kāi)，為方便說(shuō)明，假設(shè)靈敏放大器選擇信號(hào)SA_SelO為高,則靈敏放大器SAl被打開(kāi),且假設(shè)靈敏放大器SAl的SA輸出端的中輸出為零的一端對(duì)應(yīng)PMOS管27，則PMOS管27打開(kāi)，PMOS管28、29、30斷開(kāi)，第一輸出接點(diǎn)D的電位被拉高，由于D點(diǎn)的電位為高，在推挽電路模塊6中的NMOS管37、38的作用下，將第二輸出接點(diǎn)E點(diǎn)的電位確保拉低為零，由此將選中的靈敏放大器SAl的輸出數(shù)據(jù)傳送至第一、第二輸出接點(diǎn)D、E，再在陣列選擇信號(hào)Bank_SelectB為低信號(hào)吋，使CMOS反相器35、36正常工作，從而將D、E上的數(shù)據(jù)傳至全局位線Global_Bit_Line和Global_Bit_LineB，并通過(guò)輸出電路模塊8中的RS觸發(fā)器進(jìn)行選擇輸出。 本發(fā)明的技術(shù)內(nèi)容及技術(shù)特征已掲示如上，然而熟悉本領(lǐng)域的技術(shù)人員仍可能基于本發(fā)明的教示及掲示而作種種不背離本發(fā)明精神的替換及修飾，因此，本發(fā)明保護(hù)范圍應(yīng)不限于實(shí)施例所掲示的內(nèi)容，而應(yīng)包括各種不背離本發(fā)明的替換及修飾，并為本專利申請(qǐng)權(quán)利要求所涵蓋。
權(quán)利要求
1.一種SRAM的讀出電路，其特征在于包括 放大電路模塊，用于分別對(duì)復(fù)數(shù)SRAM存儲(chǔ)陣列塊中的數(shù)據(jù)進(jìn)行放大并輸出至第一輸出接點(diǎn)和第二輸出接點(diǎn)； 鉗位電路模塊，對(duì)所述第一輸出接點(diǎn)和第二輸出接點(diǎn)的電位在有效信號(hào)來(lái)之前拉伸至低電平； 推挽電路模塊，將所述第一輸出接點(diǎn)和第二輸出接點(diǎn)的電位進(jìn)行取相反的處理； 選擇輸出電路模塊，選擇將所述第一輸出接點(diǎn)和第二輸出接點(diǎn)的數(shù)據(jù)分別傳送至全局位線上； 輸出電路模塊，將全局位線上的數(shù)據(jù)進(jìn)行選擇輸出；以及 復(fù)數(shù)控制信號(hào)，控制所述模塊的開(kāi)啟與斷開(kāi)，包括放大器選擇信號(hào)，陣列放大器使能信號(hào)和陣列選擇信號(hào)。
2.根據(jù)權(quán)利要求I所述的SRAM的讀出電路，其特征在于所述放大電路模塊包括復(fù)數(shù)靈敏放大器，所述每一靈敏放大器具有SA輸入端和SA輸出端，所述SA輸入端接由所述放大器選擇信號(hào)和陣列放大器使能信號(hào)通過(guò)邏輯運(yùn)算的輸出信號(hào)。
3.根據(jù)權(quán)利要求I或2所述的SRAM的讀出電路，其特征在于所述放大器選擇信號(hào)為靈敏放大器選擇信號(hào)，所述陣列放大器使能信號(hào)為陣列放大器使能信號(hào)。
4.根據(jù)權(quán)利要求2所述的SRAM的讀出電路，其特征在于所述SA輸出端包括第一SA輸出端和第二 SA輸出端。
5.根據(jù)權(quán)利要求4所述的SRAM的讀出電路，其特征在于所述每一第一SA輸出端和第二 SA輸出端分別接第一 PMOS管的柵極和第二 PMOS管的柵極，其中所有第一 PMOS管的漏極共接于所述第一輸出接點(diǎn)，所有第二 PMOS管的漏極共接于所述第二輸出接點(diǎn)。
6.根據(jù)權(quán)利要求I所述的SRAM的讀出電路，其特征在于所述鉗位電路模塊包括柵極共接于陣列放大器使能信號(hào)的第一 NMOS管和第二 NMOS管，所述第一 NMOS管和第二 NMOS管的源極分別接所述第一輸出接點(diǎn)和第二輸出接點(diǎn)，其漏極接地。
7.根據(jù)權(quán)利要求I所述的SRAM的讀出電路，其特征在于所述推挽電路模塊包括第三NMOS管和第四NMOS管，所述第三NMOS管的源極和第四NMOS管的柵極共同接于所述第一輸出接點(diǎn)，所述第四NMOS管的源極和第三NMOS管的柵極共同接于所述第二輸出接點(diǎn)，所述第三NMOS管和第四NMOS管的漏極接地。
8.根據(jù)權(quán)利要求I所述的SRAM的讀出電路，其特征在于所述選擇輸出電路模塊包括第一 CMOS反相器和第二 CMOS反相器，所述第一輸出接點(diǎn)和第二輸出接點(diǎn)分別作為所述第一CMOS反相器和第二 CMOS反相器的輸入端，第一 CMOS反相器和第二 CMOS反相器的輸出端分別接信號(hào)取反的全局位線。
9.根據(jù)權(quán)利要求8所述的SRAM的讀出電路，其特征在于所述第一CMOS反相器和第二CMOS反相器還包括開(kāi)啟端，所述開(kāi)啟端分別接第三PMOS管和第四PMOS管的漏極，第三PMOS管和第四PMOS管的柵極共接陣列選擇信號(hào)，源極接工作電壓。
10.根據(jù)權(quán)利要求I或8所述的SRAM的讀出電路，其特征在于所述輸出電路模塊為RS觸發(fā)器電路，其兩輸入端分別接信號(hào)取反的全局位線。
全文摘要
本發(fā)明揭示了一種SRAM的讀出電路，其包括放大電路模塊，鉗位電路模塊，推挽電路模塊，選擇輸出電路模塊，輸出電路模塊；所述放大電路模塊放大并輸出SRAM陣列塊中數(shù)據(jù)，包括靈敏放大器，靈敏放大器的SA輸入端接靈敏放大器使能控制信號(hào)和靈敏放大器選擇信號(hào)，兩個(gè)SA輸出端所在的第一PMOS管和第二PMOS管的漏極分別共接于第一、第二輸出接點(diǎn)，所述鉗位電路模塊在有效信號(hào)來(lái)之前將第一、第二輸出接點(diǎn)的電位拉伸至低電平，所述推挽電路模塊將第一、第二輸出接點(diǎn)的電位進(jìn)行取相反的處理后選擇輸出；本發(fā)明SRAM的讀出電路提高了電路的讀取速度及電路的穩(wěn)定性，縮小了電路的版圖面積。
文檔編號(hào)G11C11/417GK102708918SQ20121021287
公開(kāi)日2012年10月3日 申請(qǐng)日期2012年6月26日 優(yōu)先權(quán)日2012年6月26日
發(fā)明者吳守道, 王林, 鄭堅(jiān)斌 申請(qǐng)人:蘇州兆芯半導(dǎo)體科技有限公司