專利名稱：存儲器裝置和用于驅(qū)動存儲器裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器裝置和用于驅(qū)動存儲器裝置的方法。
背景技術(shù)：
有許多種類的包含半導體的存儲器裝置。例如，可以給出動態(tài)隨機存取存儲器(DRAM)、靜態(tài)隨機存取存儲器(SRAM)、電可擦除和可編程只讀存儲器(EEPR0M)、閃速存儲器(閃存)等。易失性存儲器裝置的典型示例是DRAM。DRAM的存儲器單元包括寫和讀晶體管和電容器，并且通過將電荷保持在存儲器単元中設置的電容器中來存儲數(shù)據(jù)(參見非專利文獻I)。但是，因為即使在開關(guān)晶體管處于截止狀態(tài)時泄漏電流仍在開關(guān)晶體管中流動，所以需要按數(shù)十毫秒的間隔時間執(zhí)行重寫(刷新)操作來進行數(shù)據(jù)保持，這導致功耗的增加。 非專利文獻I中描述的DRAM采用ー種減少一個存儲器単元占用的區(qū)域并且還保持晶體管的有效溝道長度以不至于因在存儲器単元中形成三維晶體管而導致短溝道效應。例如，公開ー種結(jié)構(gòu)，其中在形成晶體管的溝道部分的區(qū)域中形成U形垂直長槽，沿著槽中的壁部表面形成柵絕緣層，以及形成柵電極以填充該槽。但是，常規(guī)DRAM仍需要按幾十毫秒的間隔來刷新以便保持數(shù)據(jù)，這導致功耗的增カロ。此外，其中的晶體管頻繁地導通和截止；因此，晶體管的劣化也是問題。非易失性存儲器裝置的典型示例是閃存。閃存包括柵電極與晶體管中的溝道形成區(qū)域之間的浮動柵極，并通過將電荷保持在浮動柵極中來存儲數(shù)據(jù)。因此，閃存是有優(yōu)勢的，因為數(shù)據(jù)保持期間長且無需易失性存儲器裝置中所需的刷新操作(參見專利文獻I)。但是，存儲器裝置中包括的柵絕緣層因?qū)懭霑r的隧道電流(tunneling current)而劣化，以致存儲器裝置在許多次寫操作之后失效。再者，向浮動柵極注入電荷以及從其中移出電荷需要相對較高的電壓和相對較長的時間；因此，提高寫和擦除操作的速度是不容易的。[參考文獻]
[專利文獻]
[專利文獻I]日本專利申請公開No. S57-105889。[非專利文獻]
[非專利文獻 l]Kinam Kim, "Technology for sub-50nm DRAM and NAND FlashManufacturing ， International Electron Devices Meeting, 2005. IEDM TechnicalDigest, Dec. 2005，pp. 333-336。

發(fā)明內(nèi)容
使用半導體的許多存儲器裝置通過采用其中將多個電源電位用于驅(qū)動的配置來提高它們的數(shù)據(jù)寫入速度。例如，在通過用作寫入數(shù)據(jù)的開關(guān)的晶體管將電荷存儲在電容器中的許多裝置中，晶體管中的源極和柵極的電位之差需要足夠大以便高速地將數(shù)據(jù)寫入存儲器裝置。相應地，用于驅(qū)動晶體管的柵極的電源電位和將數(shù)據(jù)寫入電容器的信號的電源電位是必不可少的，以及此外，用于驅(qū)動柵極的電源電位需要高于將數(shù)據(jù)寫入電容器的信號的電源電位。多個電源電位是使用電壓變換器(也稱為變換器)生成的。電壓變換器的變換效率低于I ;相應地，隨著存儲器裝置中使用的變換器的數(shù)量増加，存儲器中的電功率的使用效率下降。鑒于前文的技術(shù)背景，完成本發(fā)明。本發(fā)明的實施例的目的在于提供ー種不犧牲寫入速度的情況下降低功耗的存儲器裝置。本發(fā)明的實施例的另ー個目的在于提供ー種用于驅(qū)動存儲器裝置的方法。為了實現(xiàn)目的，使用自舉電路(bootstrap circuit)而不使用電壓變換器,從而能夠形成僅通過等于用于數(shù)據(jù)寫入的信號的電位的單個電位就能夠操作的存儲器裝置。具體地來說，將電源電位從電源輸入到晶體管的柵極和第一電容器的一個電極所連接的第一結(jié)點，以便將電荷累積在第一結(jié)點中。然后，將等于電源電位的電位施加于第一電容器的另ー·個電極，以使晶體管的柵極的電位由于電容耦合而變?yōu)楦哂陔娫措娢弧＞w管的柵極的電位增大使得晶體管能夠被導通，并且將具有等于電源電位或接地電位的輸入數(shù)據(jù)信號經(jīng)晶體管輸入到結(jié)點，由此完成數(shù)據(jù)寫入。這種數(shù)據(jù)寫入機制能夠使用單個電位操作存儲器裝置，晶體管的柵極的電位高于電源電位能夠減少電壓變換器的數(shù)量且提高寫入速度，這對減少存儲器裝置的功耗給予貢獻。本發(fā)明的實施例是ー種存儲器裝置，其包括控制器，該控制器配置成根據(jù)寫信號從電源電位對第一結(jié)點的輸入操作、電位在第一結(jié)點處的保持操作和根據(jù)寫信號的電位在第一結(jié)點處的接地操作中選擇操作；第一電容器，其包括連接到第一結(jié)點的一個電極；延遲電路，其配置成將寫信號延遲并將延遲的寫信號輸出到第一電容器的另ー個電極；第一晶體管(n溝道常截止晶體管)，其包括連接到第一結(jié)點的柵電極、將輸入數(shù)據(jù)信號輸入到的第一電極以及連接到存儲輸入數(shù)據(jù)信號的第二結(jié)點的第二電極；以及讀取電路，其連接到第二結(jié)點。在該存儲器裝置中，第二結(jié)點連接到第二電容器的電極之一和讀取電路中包含的第二晶體管的柵電扱。第二電容器的另ー個電極接地。該讀取電路根據(jù)讀信號輸出與第ニ結(jié)點處保持的電位對應的信號。本發(fā)明的實施例的存儲器裝置使用等于作為數(shù)據(jù)寫入的信號的電位的電位，從而實現(xiàn)高速寫入操作。相應地，能夠減少電壓變換器的數(shù)量，并且能夠降低存儲器裝置的功耗。根據(jù)本發(fā)明的存儲器裝置中使用的控制器優(yōu)選地包括電源與第一結(jié)點之間的開關(guān)，該開關(guān)根據(jù)寫信號向第一結(jié)點輸入電源電位或接地電位；以及ニ極管，該ニ極管連接在電源與開關(guān)之間以使從電源到第一結(jié)點的方向是ニ極管的正向。在采用控制器的上述電路配置的情況中，能夠形成具有相對較簡單的電路的控制器。因此，能夠提供功耗降低而不使用復雜化的電路的存儲器裝置。存儲器裝置中使用的第一晶體管的源電極和漏電極的其中之一電連接到保持數(shù)據(jù)的第二結(jié)點。因此，第一晶體管優(yōu)選地是具有小截止態(tài)電流(off-state current)的晶體管。例如，溝道寬度的每個微米上第一晶體管的截止態(tài)電流優(yōu)選地等于或低于I X10—17A/ u m0
優(yōu)選地，使用在半導體層中包括氧化物半導體的晶體管作為第一晶體管。包括其中形成溝道的氧化物半導體層的晶體管具有少量的載流子，并且由此能夠具有極其小的截止態(tài)電流。本發(fā)明的另ー個實施例是用于驅(qū)動存儲器裝置的方法，其包括如下的第一至第五步驟。第一歩驟是將具有等于電源電位的電位的第一寫信號輸入到控制器和延遲電路，從而控制器響應第一寫信號將電源電位輸入到第一結(jié)點，從而在第一電容器的ー個電極連接的第一結(jié)點處保持與電源電位對應的電荷。第二步驟是將由延遲電路進行延遲的第一寫信號輸入到第一電容器的另ー個電極，從而使連接到第一晶體管的柵電極的第一結(jié)點處的電位高于電源電位。第三步驟是將輸入數(shù)據(jù)信號輸入到第一晶體管的第一電極，從而將與輸入數(shù)據(jù)信號的電位對應的電荷寫入第一晶體管的第二電極和ー個第二電容器的電極連接的第二結(jié)點，其中該第二電容器的另ー個電極接地。第四步驟是將具有接地電位的第二寫信號輸入到控制器和延遲電路，從而將柵電極接地，并利用第一晶體管具有接地的柵電極將輸入數(shù)據(jù)信號保持在第二結(jié)點處。第五步驟是將讀信號輸入到讀取電路，該讀取電路包括具有連接到第二結(jié)點的柵電極的第二晶體管，從而確定第二晶體管的導通態(tài)和截止態(tài)，并由此讀取第二結(jié)點處的電位。

利用本發(fā)明，能夠提供一種在不犧牲寫入速度的情況下降低功耗的存儲器裝置。再者，能夠提供用于驅(qū)動該存儲器裝置的方法。


在附圖中
圖I圖示根據(jù)本發(fā)明的實施例的存儲器裝置；
圖2圖示根據(jù)本發(fā)明的實施例的存儲器裝置的一部分；
圖3圖示根據(jù)本發(fā)明的實施例的存儲器裝置的一部分；
圖4A和圖4B是根據(jù)本發(fā)明的存儲器裝置的時序 圖5圖示根據(jù)本發(fā)明的實施例的存儲器裝置的一部分；
圖6圖示根據(jù)本發(fā)明的實施例的存儲器裝置的一部分；
圖7A至圖7E示出氧化物材料的晶體結(jié)構(gòu)；
圖8A至圖8C示出氧化物材料的晶體結(jié)構(gòu)；
圖9A至圖9C示出氧化物材料的晶體結(jié)構(gòu)；
圖IOA和圖IOB各圖示氧化物的結(jié)構(gòu)；
圖11示出通過計算獲得的遷移率的柵極電壓相關(guān)性；
圖12A至圖12C示出通過計算獲得的漏極電流和遷移率的柵極電壓相關(guān)性；
圖13A至圖13C示出通過計算獲得的漏極電流和遷移率的柵極電壓相關(guān)性；
圖14A至圖14C示出通過計算獲得的漏極電流和遷移率的柵極電壓相關(guān)性；
圖15A和圖15B圖示計算中使用的晶體管的橫截面結(jié)構(gòu)；以及 圖16A至圖16D圖示本發(fā)明的實施例中使用的晶體管的橫截面結(jié)構(gòu)。
具體實施例方式下文中，將參考附圖詳細地描述本發(fā)明的實施例。注意本發(fā)明并不局限于下文描述，并且本領(lǐng)域技術(shù)人員容易地理解，在不背離本發(fā)明精神和范圍的前提下可以采用多種方式修改其模式和細節(jié)。因此，本發(fā)明應該不局限于下文對實施例的描述。注意，在下文描述的本發(fā)明的結(jié)構(gòu)中，相同的部分或具有相似功能的部分在不同附圖中以相同的參考標記表示，并且不重復其描述。注意，在本說明書中描述的每個附圖中，在一些情況下為了清晰的目的，將每個組件的尺寸、層厚度或區(qū)域放大。因此，本發(fā)明的實施例不局限于這種比例。當例如使用相反極性的晶體管時或在電路操作中改變電流的方向吋，“源極”和“漏扱”的功能可以互換。因此，在本說明書中能分別使用術(shù)語“源扱”和“漏扱”來表示漏極和源扱。再者在本說明書中，在一些情況中，將晶體管的源極和漏極的其中之一稱為“第一電極”，以及將源極和漏極的其中另ー個稱為“第二電扱”。注意，在本說明書等中，術(shù)語“電連接”包括經(jīng)由“具有任何電功能的物體”連接組件的情況。對于“具有任何電功能的物體”沒有具體限定，只要能夠在經(jīng)由該物體連接的組件之間傳送和接收電信號即可。除了電極和布線外，“具有任何電功能的物體”的示例包括 如晶體管的開關(guān)元件、電阻器、線圈、電容器以及具有多種功能的元件。注意，在本說明書等中的結(jié)點表示能夠使電路中包含的元件之間進行電連接的元件(例如，布線)。因此，I連接的結(jié)點”是指電連接到d且可以視為具有與d相同的電位的布線。注意，即使在布線的一部分中插入能夠進行電連接的一個或多個元件(例如，開關(guān)、晶體管、電容器、電感器、電阻器或ニ極管)吋，只要它具有與メ相同的電位，則該布線仍可被視為“A連接的結(jié)點”。注意，術(shù)語“電壓”一般表示兩個點處的電位之差(也稱為電位差)。但是，在ー些情況中，電壓和電位的值均在電路圖等中使用伏特(V)表示，以致難以在它們之間進行區(qū)別。因此，在此說明書中，除非另行指定，否則ー個點處的電位與參考電位之間的電位差有時稱為該點處的電壓。(實施例I)
在本實施例中，將描述本發(fā)明的實施例的存儲器裝置。圖I中圖示了本實施例的存儲
器裝置。圖I中的存儲器裝置包括控制器151、延遲電路153、讀取電路155、第一電容器157、第一晶體管159和第二電容器161?？刂破?51的輸出端、第一電容器157的第一電極和第一晶體管159的柵電極彼此電連接以形成保持電荷的第一結(jié)點(Ml)。此外,第一晶體管159的第二電極、第二電容器161的電極之ー和讀取電路155的輸入端彼此電連接以形成保持電荷的第二結(jié)點(M2)。第ニ電容器161的另ー個電極接地。將寫信號(0S_WE)輸入到控制器151，并且根據(jù)寫信號的電位，將電源電位(Vdd)或接地電位輸入到第一結(jié)點。當將電源電位輸入到第一結(jié)點時，在連接到第一結(jié)點的第一電容器中累積與電源電位對應的電荷。注意，在本說明書中，從控制器151向第一結(jié)點輸入電源電位到在第一結(jié)點和第一電容器中累積與電源電位對應的電荷的期間稱為“預充電期間”。在本實施例中，當將H-電平信號作為寫信號(0S_WE)輸入到控制器151時，第一結(jié)點連接到電源。當將L-電平信號作為寫信號(0S_WE)輸入到控制器151時，第一結(jié)點接地?？刂破?51還具有保持累積在電連接到第一結(jié)點的第一電容器中的電荷的功能。存儲器裝置中能夠使用的控制器不限于具有上述結(jié)構(gòu)的控制器，并且可以具有其中在H-電平信號作為寫信號輸入時，第一結(jié)點接地而在輸入L-電平信號時，第一結(jié)點連接到電源的結(jié)構(gòu)。注意，此處的H-電平和L-電平信號分別是具有等于電源電位的電位的信號以及具有等于接地電位的電位的信號。通過作為H-電平信號輸入具有等于電源電位的電位的信號和作為L-電平信號輸入具有等于接地電位的電位的信號，能夠減少存儲器裝置中的電壓變換器的數(shù)量，從而能夠降低功耗。此處，使用表述“等于電源電位或接地電位的電位”來表示該電位不是利用改變電壓的電路(如電壓變換器)來改變電源電位或接地電位的電位而獲得的電位。相應地，即便作為電源電位的電位輸入因布線等降低而變成不是剛好等于電源電位的電位，該電位仍作為具有等于電源電位的電位的電位來處理。這同樣適用于本實施例中描述的其他信號。當將H-電平信號作為輸入數(shù)據(jù)信號輸入到存儲器裝置時，存儲器裝置保持與電源電位對應的電荷來存儲數(shù)據(jù)?！懶盘?0S_WE)輸入到延遲電路153。延遲電路153將輸入的寫信號延遲并將延遲的寫信號輸出到第一電容器157的另ー個電極。延遲電路153將寫信號延遲的時間至少等于或長于根據(jù)輸入到控制器151的寫信號將電源電位輸入到第一結(jié)點以及在第一結(jié)點中累積與電源電位對應的電荷所需的時間。圖2圖示控制器151和延遲電路153的具體電路配置的示例。圖2所示的控制器151包括ニ極管201、倒相器(inverter)202和第一開關(guān)晶體管203。ニ極管201設在電源與第一結(jié)點之間，并連接以使從電源到第一結(jié)點的方向是ニ極管201的正向。ニ極管201還具有保持累積在電連接到第一結(jié)點的第一電容器中的電荷的功能。將寫信號(0S_WE)輸入到倒相器202，然后將寫信號的倒相的值輸出到第一開關(guān)晶體管203的柵電扱。第一開關(guān)晶體管203的第一電極接地，以及其第二電極電連接到ニ極管201的負極。當將H-電平信號作為寫信號(0S_WE)輸入時，倒相器202產(chǎn)生的L-電平信號被輸入到第一開關(guān)晶體管203的柵電極，從而將第一開關(guān)晶體管截止。由此，將電源電位輸入到第一結(jié)點(Ml)以使第一結(jié)點處的電位等于電源電位。當將L-電平信號作為寫信號輸入時，倒相器產(chǎn)生的H-電平信號被輸入到第一開關(guān)晶體管203,從而將第一開關(guān)晶體管導通。由此，將接地電位輸入到第一結(jié)點，并釋放累積的電荷。圖2所示的延遲電路153包括電阻器205、電容器207和緩沖電路209。將寫信號(0S_WE)輸入到電阻器205。電阻器205電連接到具有ー個接地的電極的電容器207和緩沖電路209的輸入端。緩沖電路209的輸出端電連接到第一電容器157。如圖I所不,第一電容器157的一個電極電連接到控制器151的輸出端和第一晶體管159的柵電極。經(jīng)控制器151,將電源電位輸入到第一電容器157的ー個電極。第一電容器157的另ー個電極電連接到延遲電路153的輸出端，并且將延遲的寫信號從延遲電路153輸入到第一電容器157的該另ー個電極。將輸入數(shù)據(jù)信號(Data)輸入到第一晶體管159的第一電極。第一晶體管159的第二電極形成第二結(jié)點(M2)，其中保持輸入數(shù)據(jù)信號。因此，優(yōu)選地，第一晶體管159的第一電極與第二電極之間的截止態(tài)電流是小的。溝道寬度每微米的截止態(tài)晶體管的泄漏電流優(yōu)選地等于或低于10 aA(lX10-17 A)，進ー步優(yōu)選地等于或低于I aA(lX10_18 A)，以及進一步優(yōu)選地等于或低于100 yA (1X10—22 A)。此處，例如，將使用氧化物半導體的晶體管應用于第一晶體管159。使用氧化物半導體的晶體管具有顯著小的截止態(tài)電流的特征。由于此原因，能夠在第一晶體管159截止時將第二結(jié)點處的電位保持極其長的期間。在存儲器裝置包括第二電容器161時，能夠更容易地保持供給到第二結(jié)點的電荷。在附圖中，將字母符號“OS”置于第一晶體管159的電路符號下方以便指示第一晶體管159是使用氧化物半導體的晶體管。經(jīng)由第一晶體管159，將輸入數(shù)據(jù)信號(Data)輸入到第二結(jié)點，并且在第二電容器161中累積與輸入數(shù)據(jù)信號對應的電荷。讀取電路155是電連接到第二結(jié)點的電路，其根據(jù)讀信號(0S_RD)讀取與第二結(jié)點處保持的電荷對應的信號，并將讀取的信號作為輸出信號Q輸出。讀取電路155連接到·未示出且由電源電位驅(qū)動的電源。因此，此實施例的存儲器裝置無需設有用于生成電位的電壓變換器等，從而促成功耗的降低。本實施例中的讀取電路155包括晶體管，其柵極電連接到第一晶體管159的第二電極和第二電容器161的電極。利用此結(jié)構(gòu)，讀取電路中的晶體管的柵電極連接到第二結(jié)點，這使得從第二結(jié)點流到讀取電路的截止態(tài)電流極小。相應地，第二結(jié)點能夠長時間地保持電荷。例如，讀取電路155可以具有圖3所示的電路配置。圖3中的讀取電路155包括具有電連接到第二結(jié)點(M2)的柵電極的第二晶體管301、具有與第二晶體管301相同導電類型的第三晶體管303和具有與第二晶體管301和第三晶體管303不同導電類型的第四晶體管305。在本實施例中，第二晶體管301和第三晶體管303是n溝道晶體管，以及第四晶體管305是p溝道晶體管。第二晶體管301的柵電極電連接到第一晶體管159的第二電極和第二電容器161的電極，并形成其中保持電荷的第二結(jié)點(M2)。第二晶體管301的第一電極接地，以及其第ニ電極電連接到第三晶體管303的第一電極。第三晶體管303的第二電極電連接到第四晶體管305的第一電極，以及第四晶體管305的第二電極電連接到電源。將讀信號(0S_RD)輸入到第三晶體管303的柵電極和第四晶體管305的柵電扱。因為第三晶體管303和第四晶體管305具有不同的導電類型，所以當?shù)谌w管303和第四晶體管305的其中之一導通時，其中另ー個截止。第三電容器307的一個電極接地。第三電容器307的另ー個電極電連接到第三晶體管303的第二電極、第四晶體管305的第一電極和倒相器309，以形成第三結(jié)點(M3)。倒相器309的輸入端電連接到第三結(jié)點(M3)。因此，將第三結(jié)點處的電位輸入到倒相器309。倒相器309的輸出端用作讀取電路155的輸出端。因此，從倒相器309輸出的值作為存儲器裝置中保持的值被讀出。讀取電路155的配置不限于上文描述的配置，讀取電路155可以是使用比較器等的電路，只要它是能夠確定第二結(jié)點(M2)處保持的電荷的量的電路即可。接下來，將描述用于驅(qū)動本實施例的存儲器裝置的方法。圖4A和圖4B是根據(jù)本發(fā)明的驅(qū)動存儲器裝置的時序圖。圖4A是本實施例的存儲器裝置的寫入操作的時序圖。在時序圖中，Vs表示從電源輸入到控制器的電位，以及0S_WE表不寫信號的電位。再者，Al表不第一電容器157的另ー個電極的電位，Data表不輸入數(shù)據(jù)信號的電位，Ml表不第一結(jié)點的電位，以及M2表不第二結(jié)點的電位。在初始狀態(tài)中，第一結(jié)點接地，以使連接到第一結(jié)點的第一電容器157中不累積電荷。因此，第一結(jié)點處的電位是接地電位。相似地，將第二結(jié)點(M2)處的電位設為接地電位。電源在初始狀態(tài)中是導通的(H-電平電位)。注意，H-電平信號的電位是電源電位Vdd0將描述用于將數(shù)據(jù)寫入存儲器裝置的方法。在寫入存儲器裝置的第一步驟中，將作為寫信號(0S_WE)的H-電平信號輸入到控制器151和延遲電路153。當H-電平信號輸入到控制器吋，電源電位被輸入到第一結(jié)點，然 后第一結(jié)點處的電位(Ml)上升到電源電位Vdd (參見圖4A中的期間Tl)。當將電源電位Vdd輸入到第一結(jié)點時，在連接到第一結(jié)點的第一電容器157中累積與電源電位Vdd對應的電荷，并且預充電期間(圖4A中的期間Tl)結(jié)束。在下面的第二步驟中，由延遲電路153將輸入到該延遲電路的寫信號(H-電平信號)延遲，并輸入到第一電容器157的另ー個電極(Al)(參見圖4A中的期間T2)。響應H-電平信號輸入到第一電容器157的另ー個電極,第一電容器157的該另ー個電極的電位上升輸入信號的電位，即，上升等于H-電平信號的電位(=電源電位Vdd)的電位。對此響應，由于與第一電容器157的該另ー個電極電容I禹合,所以第一電容器157的一個電極也上升了電源電位Vdd。此時，預充電期間中累積的與電源電位對應的電荷被累積在第一電容器157中。控制器151中包含的ニ極管保持第一結(jié)點中累積的電荷。因此，當輸入來自延遲電路153的延遲的信號時，第一電容器157的一個電極的電位達到通過將延遲的輸入信號導致的電荷加上預充電期間中累積對應于電源電位Vdd的電荷而獲得的電位，理想地為2Vdd。換言之，在第二步驟中執(zhí)行借助于電容耦合提升第一結(jié)點處的電位所采用的自舉操作。在下面的第三步驟中，響應第一結(jié)點的電位上升，第一晶體管159被導通，然后經(jīng)由第一晶體管159將輸入數(shù)據(jù)信號輸入到第二結(jié)點(M2)(參見圖4A中的期間T2和期間T3)。作為輸入數(shù)據(jù)信號將電源電位或接地電位輸入到第一晶體管159的第一電極(源電極)。為了導通第一晶體管159，對第一晶體管的柵電極需要高于電源電位的電位。但是，如果使用電壓變換器來實現(xiàn)高電位的輸入，則會增加功耗。再者，因為電壓變換器的變換效率不是100%，所以使用電壓變換器導致電功率損耗。但是，本實施例的存儲器裝置能夠在沒有電壓變換器的情況下利用上述自舉操作來向第一晶體管159的柵電極輸入高電位，從而實現(xiàn)高速操作。因為能夠減少電壓變換器的數(shù)量，所以能夠形成降低功耗的電路。當?shù)谝痪w管159導通時，輸入數(shù)據(jù)信號經(jīng)由第一晶體管159輸入到第二結(jié)點，并且在第二電容器中累積與輸入數(shù)據(jù)信號對應的電荷。作為輸入數(shù)據(jù)信號，輸入電源電位或接地電位。此處，將輸入電源電位(H-電平信號)視為寫入數(shù)據(jù)“1”，以及將輸入接地電位(L-電平信號)視為寫入數(shù)據(jù)“O”。通過選擇性地輸入數(shù)據(jù)的其中之一，能夠?qū)位數(shù)據(jù)寫入到存儲器裝置。此時，由于自舉操作的原因，無論輸入數(shù)據(jù)信號的電位(電源電位或接地電位)如何，第一晶體管159的柵電極的電位是2Vdd,所以第一晶體管159的第一電極(源電極)與柵電極的電位之差足夠以高速將第一晶體管159導通。因此，對存儲器裝置的寫入操作能夠以高速執(zhí)行。將輸入數(shù)據(jù)信號輸入到第一晶體管159的第一電極所處的時間可以是通過自舉操作提升第一結(jié)點處的電位之前的任何時間。在本實施例中，輸入數(shù)據(jù)信號在第一步驟中將寫信號(0S_WE)的電位設為H電平的同時被輸入。此處，將數(shù)據(jù)寫入存儲器裝置被完成。在接下來的步驟中，將數(shù)據(jù)保持在存儲器裝置中，并將電源切斷，下文將對此予以描述。
·
在第四步驟中，將L-電平信號作為寫信號輸入到控制器151和延遲電路153。響應L-電平信號作為寫信號輸入到控制器，控制器151將接地電位輸入到第一結(jié)點。由此，第一結(jié)點中累積的電荷被釋放，以使第一結(jié)點處的電位變?yōu)榻拥仉娢?參見圖4A中的期間T4)。對此響應，電連接到第一結(jié)點的第一晶體管159的柵電極的電位變?yōu)榻拥仉娢?，并且第一晶體管159被截止，這停止輸入數(shù)據(jù)信號向第二結(jié)點輸入。第一晶體管159是其中在氧化物半導體上形成溝道的晶體管。相應地，該晶體管具有極小的截止態(tài)電流。即使第一晶體管159被截止且對第二結(jié)點的輸入數(shù)據(jù)信號的輸入停止，第二結(jié)點中累積的電荷仍能夠長時間保持。因此，即使電源被切斷且對存儲器裝置的電功率的輸入停止，寫入第二結(jié)點的數(shù)據(jù)仍能夠長時間保持。電功率的提供對于數(shù)據(jù)保持不是必不可少的；相應地，能夠減少功耗。通過上述操作，數(shù)據(jù)能夠被保持在存儲器裝置中。接下來，將描述用于讀取保持在存儲器裝置中的數(shù)據(jù)的操作。圖4B是讀取存儲器裝置中保持的數(shù)據(jù)的時序圖。在本實施例中，將使用圖3所示的電路作為讀取電路155來提供讀取操作的描述。在圖4B的時序圖中，Vs表不電源的電位，0S_RD表不讀信號的電位，M3表不第三電容器307的另ー個電極，以及Q表不存儲器裝置的輸出的電位。該存儲器裝置輸出與第ニ結(jié)點處保持的電荷對應的信號。注意，圖4B的時序圖示出將H-電平信號存儲在存儲器裝置中的情況中的操作。在讀取操作之前，作為讀信號(0S_RD)輸入L-電平信號。相應地，作為n溝道晶體管的第三晶體管303處于截止態(tài)。另ー方面，作為p溝道晶體管的第四晶體管305處于導通態(tài)。當?shù)谒木w管305導通吋，電源電連接到第三電容器307，使得與電源電位對應的電荷累積在第三電容器307中(參見圖4B中的期間T5)。注意，因為在電源導通之前，第三電容器307中累積的電荷的量是無限的，所以時序圖中以虛線將此類狀態(tài)表示為無限大狀態(tài)(X)
在讀取存儲器裝置中存儲的數(shù)據(jù)時，首先將讀信號(0S_RD)設為H-電平信號(期間T6)。響應H-電平信號的輸入，作為p溝道晶體管的第四晶體管305被截止，而作為n溝道晶體管的第三晶體管303被導通。因此，第三電容器307與電源斷開電連接，并由此第三電容器中累積的電荷流到第三晶體管303。此時，因為第三電容器303是導通的，所以第三電容器307中累積的電荷經(jīng)由第三晶體管303流進第二晶體管301。此時，如果在第二結(jié)點M2處保持H-電平信號，并將H-電平信號輸入到第二晶體管301的柵電扱，則第二晶體管301導通，并且第三電容器307中累積的電荷流動并經(jīng)第二晶體管301釋放到接地電位中。因此，第三電容器307的另ー個電極的電位變?yōu)長電平(參見圖4B中的期間T6)。然后，將L-電平信號輸入到倒相器309,并從倒相器309輸出H-電平信號。因為倒相器309的輸出作為存儲器裝置的輸出被提取，所以從存儲器裝置輸出H-電平信號。此處，將描述另一方面在第二結(jié)點處保持L-電平信號的情況。在第二結(jié)點處保持L-電平信號的情況中，第二晶體管301截止。即使作為讀信號·輸入H-電平信號以導通第三晶體管303時，第三電容器307仍未連接到接地電位，且保持累積的電荷。因此，第三電容器中累積的電荷(電源電位=H-電平信號)被輸入到倒相器309，然后從倒相器309的輸出變?yōu)長-電平。相應地，存儲器裝置輸出L-電平信號。通過上述的操作，讀取電路155根據(jù)第二晶體管301的導通/截止態(tài)讀取第二晶體管301的柵電極中保持的電荷，并讀取與第二結(jié)點處保持的數(shù)據(jù)對應的信號。通過上述操作，存儲器裝置讀取了數(shù)據(jù)。在讀取操作完成之后，將讀信號返回到L-電平(參見圖4B中的期間17)。在作為讀信號輸入L-電平信號的情況中，作為p溝道晶體管的第四晶體管305是導通的，并在第三電容器307中累積與電源電位對應的電荷。在作為讀信號輸入L-電平信號期間，無論第二結(jié)點處保持的電位如何，從存儲器裝置的輸出是L電平。因此，從存儲器裝置讀取數(shù)據(jù)僅在讀信號是H電平的期間執(zhí)行。由于此原因，在H-電平信號不作為讀信號輸入的期間從存儲器的輸出在時序圖中表示為無限大(X)。為了進ー步減少功耗，讀取電路155可以具有這樣的結(jié)構(gòu)在電源與第四晶體管305之間設置開關(guān)以在讀信號處于L電平吋，即在未執(zhí)行讀取操作時，切斷電源與其他元件之間的連接。本實施例的存儲器裝置是利用自舉電路并由此在操作中僅使用等于作為數(shù)據(jù)寫入的信號的電位的電位的存儲器裝置。具體來說，將供電電位從電源輸入到晶體管的柵極和第一電容器的一個電極連接的第一結(jié)點，以便將電荷累積在第一結(jié)點中。然后，將等于電源電位的電位施加于第一電容器的另ー個電極，以使晶體管的柵極的電位變?yōu)楦哂陔娫措娢?。晶體管的柵極的電位高于電源電位能夠?qū)崿F(xiàn)高速數(shù)據(jù)寫入，并且能夠減少電壓變換器的數(shù)量，從而降低存儲器裝置的功耗。本實施例的存儲器裝置使用其中在氧化物半導體層中形成溝道層的晶體管作為形成保持數(shù)據(jù)的結(jié)點的晶體管。因此，減少截止態(tài)電流，從而該存儲器裝置能夠長時間保持所存儲的數(shù)據(jù)。本實施例的存儲器裝置使用延遲電路來以ー個信號控制自舉電路和數(shù)據(jù)輸入電路，從而能夠以相對簡單的電路配置形成功耗降低的電路。
本實施例的存儲器裝置能夠適當?shù)嘏c任意其他實施例組合。(實施例2)
在本實施例中，將描述實施例I中的存儲器裝置中包含的控制器的結(jié)構(gòu)，此結(jié)構(gòu)不同于實施例I中的結(jié)構(gòu)。圖5是本實施例的存儲器裝置中包含的控制器的電路圖。在本實施例中，實施例I中描述的點不予重復，而將主要描述與實施例I中那些不同的點。除了圖2所示的元件外，圖5中的控制器151在ニ極管201與電源之間具有第二開關(guān)晶體管503，第二開關(guān)晶體管503具有與第一開關(guān)晶體管203不同的導電類型。經(jīng)倒相器202將寫信號(0S_WE)輸入到第二晶體管503的柵電扱。第二開關(guān)晶體管503的第一電極電連接到電源，以及第二開關(guān)晶體管503的第二電極經(jīng)ニ極管201電連·接到第一結(jié)點Ml。第一開關(guān)晶體管203是確定第一結(jié)點是否接地的開關(guān)。第二開關(guān)晶體管503是確定第一結(jié)點與電源之間的連接狀態(tài)的開關(guān)。還經(jīng)倒相器202將寫信號輸入到第一開關(guān)晶體管203的柵電扱。因為第一開關(guān)晶體管203和第二開關(guān)晶體管503是具有不同導電類型的晶體管，所以當?shù)谝婚_關(guān)晶體管203和第二開關(guān)晶體管503的其中之一導通時，另ー個截止。因此，當?shù)谝唤Y(jié)點接地且釋放電荷時，第一結(jié)點與電源之間的電連接被切斷。當?shù)谝唤Y(jié)點連接到電源時，不輸入接地電位。利用此結(jié)構(gòu)，能夠防止在第一結(jié)點接地的時間期間將電荷從電源輸入到第一結(jié)點，這樣能夠?qū)崿F(xiàn)功耗的降低。圖6圖示具有不同結(jié)構(gòu)的控制器電路。與圖5中的控制器比較，圖6中的控制器包括NOR電路701以代替倒相器202，其中經(jīng)由NOR電路701將寫信號輸入到第一開關(guān)晶體管203和第二開關(guān)晶體管503。不僅寫信號，而且包括電阻器和電容器的延遲電路703延遲的寫信號和延遲電路153延遲的寫信號均被輸入到NOR電路701。延遲電路703具有比延遲電路153更長的延遲時間。延遲電路將輸入信號延遲的時間能夠通過公知的調(diào)整方法來調(diào)整；但是，本實施例中的延遲電路的延遲時間優(yōu)選地通過更改延遲電路的電容器的電容來進行調(diào)整。該延遲電路的延遲時間還可以通過改變電阻器的電阻來改變；但是，用于通過改變電容調(diào)整延遲時間的方法能夠更穩(wěn)定地調(diào)整電路的延遲時間。當輸入到NOR電路701的三個信號中至少ー個是H-電平信號時，NOR電路701輸出L-電平信號。即，當這些信號中至少ー個是H-電平信號時，第二開關(guān)晶體管503導通以將第一結(jié)點電連接到電源。正如實施例I中描述的，當從延遲電路153將延遲的寫信號輸入到第一電容器157時，由于電容耦合，第一結(jié)點(Ml)處的電位上升。此時，為了導通具有連接到第一結(jié)點的柵電極的第一晶體管159，第一結(jié)點需要保持與電源電位對應的電荷，換言之，并非需要將接地電位而是需要將電源電位輸入到第一結(jié)點。如圖6中所示的電路中所示，不僅可以通過直接輸入寫信號0S_WE，而且可以通過將延遲電路153延遲的寫信號和延遲電路703延遲的寫信號輸入到NOR電路701來延長NOR電路輸出L-電平信號的期間。因為當延遲電路153延遲的信號輸入到第一電容器157時，這些信號中至少任何一個被輸入到NOR電路701，所以能夠在將由延遲電路153延遲的信號輸入到第一電容器157時,確定地將電源電位輸入到第一結(jié)點。再者，利用其中設置具有比延遲電路153更長的延遲時間的延遲電路703的結(jié)構(gòu)，還能夠在將來自延遲電路153的信號輸入到第一電容器157之后向NOR電路701輸入信號。相應地，由于電容耦合所致的電位提升能夠明確地導通第一晶體管159，并且能夠?qū)?shù)據(jù)寫入存儲器裝置。本實施例中描述的控制器比實施例I中描述的控制器包含更多的開關(guān)晶體管，并且能夠在未從電源輸入電位的期間斷開第一結(jié)點Ml與電源之間的連接。相應地，包含本實施例中描述的任何一個控制器的存儲器裝置比實施例I中描述的存儲器裝置具有更低的功耗。在本實施例中，使用多個延遲電路，延長將包括由延遲電路153和703延遲的信號的信號輸入到NOR電路701的期間是可能的。因此，能夠延展將電源電位輸入到第一晶體管 159的期間，這樣允許明確地將電源電位輸入到第一晶體管159，直到自舉操作完成為止。本實施例能夠適當?shù)嘏c任意其他實施例組合。(實施例3)
在本實施例中，將描述上文實施例中描述的存儲器裝置(非易失性隨機存取存儲器)中使用的在氧化物半導體層中形成溝道的晶體管。首先，下文將詳細地描述氧化物半導體。氧化物半導體包括選自In、Ga、Sn和Zn的至少ー種元素。作為氧化物半導體，例如可以使用如下的任何ー種氧化銦；氧化錫；氧化鋅；ニ元金屬氧化物，如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物或In-Ga基氧化物；ニ兀金屬氧化物，如Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物或In-Lu-Zn基氧化物；以及四元金屬氧化物，如In-Sn-Ga-Zn基氧化物、In—Hf—Ga-Zn 基氧化物、In-Al-Ga-Zn 基氧化物、In-Sn-Al-Zn 基氧化物、In-Sn-Hf-Zn基氧化物或In-Hf-Al-Zn基氧化物。此處注意，例如，In-Ga-Zn基氧化物表示包含In、Ga和Zn作為其主要組分的氧化物，并且對In:Ga:Zn的比例沒有限定。再者，In-Ga-Zn基氧化物可以包含In、Ga和Zn以外的金屬兀素。例如，可以使用具有如下原子比的In-Ga-Zn基氧化物In: Ga: Zn = 1:1:1(=1/3:1/3:1/3)或 In:Ga:Zn = 2:2:1 (= 2/5:2/5:1/5)或其成分接近上面的成分的任何氧化物。作為備選，可以使用具有如下原子比的In-Sn-Zn基氧化物In:Sn:Zn =1:1:1 (=1/3:1/3:1/3)、 In:Sn:Zn = 2:1:3 (= 1/3:1/6:1/2)或 In:Sn:Zn = 2:1:5 (=1/4:1/8:5/8),或其成分接近上面的成分的任何氧化物。但是，成分不限于上文描述的那些，可以具體根據(jù)所需的半導體特征(例如，遷移率、閾值電壓和變化(variation))來使用具有適合成分的材料。為了獲得所需的半導體特征，優(yōu)選地，應將載流子含量、雜質(zhì)含量、缺陷密度、金屬元素對氧的原子比、原子間距離、密度等設為適合的值。例如，可以在使用In-Sn-Zn基氧化物的情況中相對容易地獲得高遷移率。但是，在使用In-Ga-Zn基氧化物的情況中還可以通過降低體積塊中的缺陷密度來提高遷移率。注意,例如,表述“包含原子比為In:Ga:Zn = a: b: c (a+b+c = I)的In、Ga和Zn的氧化物成分接近于包含原子比為In:Ga:Zn = A: B: C (A+B+C = I)的In、Ga和Zn的氧化物成分”表示a、b和c滿足如下的關(guān)系(a-A)2+(b-B)2+(c-C)2 并且r可以是例如0.05。這同樣適用于其他氧化物。氧化物半導體可以是單晶體或非單晶體的。在后一種情況中，氧化物半導體可以是非晶體或多晶體。再者，該氧化物半導體還可以具有包含有結(jié)晶性的部分的非晶體結(jié)構(gòu)或非非晶體結(jié)構(gòu)。在非晶態(tài)的氧化物半導體中，可以相對容易地獲得平坦表面，以便在使用氧化物 半導體制造晶體管吋，能夠減少界面散射，以及能夠相對容易地獲得相對較高的遷移率。在具有結(jié)晶性的氧化物半導體中，體積塊中的缺陷能進ー步減少，并且在表面平坦度得到提高時，能夠獲得比非晶態(tài)中的氧化物半導體更高的遷移率。為了提高表面平坦度，優(yōu)選地在平坦表面上形成氧化物半導體。具體來說，優(yōu)選地在平均表面粗造度(兄)小于或等于I nm，優(yōu)選地小于或等于0.3 nm的表面上形成該氧化物半導體。注意，平均表面粗造度(兄)是通過將JIS B 0601定義的中心線平均粗造度延展到三維中以便能夠?qū)⑵鋺糜诒砻娑@得的。兄可以表示為“從參考表面到指定的表面的偏移量的絕對值的平均值”，是由如下的公式(I)定義的。[公式I]
= ij" I/ I I /はI-'卜 Z11 HMv{I)
在上面的公式中，5；表示要測量的平面的面積(由坐標U1, ^1) > Cr1, f2) > Cr2, Y1)和Cr2，_F2)表示的四個點定義的四角形區(qū)域)，；表示要測量的平面的平均高度。慫可以使用原子力顯微鏡(AFM)來測量。此處，將描述CAAC-OS (c-軸對齊的晶體氧化物半導體)薄膜，這是氧化物半導體的晶體結(jié)構(gòu)的實施例。CAAC-OS薄膜不是完全單晶體的，也不是完全非晶體的。CAAC-OS薄膜是具有晶體-非晶體混合相結(jié)構(gòu)的氧化物半導體薄膜，其中在非晶體相中包含晶體部分和非晶體部分。注意在大多數(shù)情況中，晶體部分鑲在其一邊小于100 nm的立方體內(nèi)。根據(jù)利用透射電子顯微鏡(TEM)獲得的觀察圖像，CAAC-OS薄膜中非晶體部分與晶體部分之間的邊界并不明顯。再者，利用TEM，未發(fā)現(xiàn)CAAC-OS中的顆粒邊界。因此，在CAAC-OS薄膜中，抑制了由于顆粒邊界所致的電子遷移率的降低。在CAAC-OS薄膜中包含的每個晶體部分中，c軸沿著與其上形成CAAC-OS薄膜的表面的法線矢量或CAAC-OS薄膜的上表面的法向矢量平行的方向?qū)R，形成從垂直于a-b平面的方向觀看到的三角形或六角形原子排列，并且當從與c軸垂直的方向觀看時，金屬原子以分層方式排列或金屬原子和氧原子以分層方式排列。注意，在晶體部分之間，一個晶體部分的a軸和b軸的方向可能與另ー個晶體部分的a軸和b軸的方向不同。在本說明書中，簡單術(shù)語“垂直”包括從85°至95°的范圍。此外，簡單術(shù)語“平行”包括從-5°至5°的范圍。在CAAC-OS薄膜中，晶體部分的分布不一定是均勻的。例如，在晶體生長從氧化物半導體薄膜的表面?zhèn)冗M行的情況中，氧化物半導體層的上表面附近中晶體部分的比例高于一些情況中其上形成氧化物半導體層的表面附近中晶體部分的比例。再者，當向CAAC-OS薄膜添加雜質(zhì)等時，一些情況中，晶體部分變?yōu)榉蔷w。因為CAAC-OS薄膜中包含的晶體部分的c軸沿著與其上形成CAAC-OS薄膜的表面的法線矢量或CAAC-OS薄膜的上表面的法向矢量平行的方向?qū)R，所以具體根據(jù)CAAC-OS薄膜的形狀(形成CAAC-OS薄膜所在的表面的橫截面形狀或CAAC-OS薄膜的表面的橫截面形狀)，這些c軸的方向可能彼此不同。晶體部分是通過薄膜形成或執(zhí)行晶體化的處理，如薄膜形成之后熱處理而形成。利用CAAC-OS薄膜，可以減少因可見光或紫外線光照射而導致晶體管的電特征的變化。由此，能夠形成具有高可靠性的晶體管。·接下來，將參考圖7A至7E、圖8A至8C和圖9A至9C詳細地描述CAAC-OS薄膜的晶體結(jié)構(gòu)。在圖7A至7E、圖8A至8C和圖9A至9C中，垂直方向?qū)赾軸方向，以及與c軸方向垂直的平面對應于a-b平面。在本實施例中，表述“上半部”和“下半部”分別是指a-b平面上方的上半部和a-b平面下方的下半部。而且，在圖7A至7E中，圓圍繞的0表示四配位0和雙圓表示三配位O。圖7A圖示包含一個六配位In原子和鄰接In原子的六個四配位氧(下文稱為四配位0)原子的結(jié)構(gòu)A。此處，包含ー個金屬原子和與之鄰接的多個氧原子的結(jié)構(gòu)稱為小基團。結(jié)構(gòu)A實際是八面體結(jié)構(gòu)，出于簡明的目的，圖示為平面結(jié)構(gòu)。注意，結(jié)構(gòu)A的上半部和下半部的每個一半部分中各存在三個四配位0原子。在結(jié)構(gòu)A的小基團中，電荷是O。圖7B圖示包含一個五配位Ga原子、鄰接Ga原子的三個三配位氧(下文稱為三配位0)原子和鄰接Ga原子的兩個四配位0原子的結(jié)構(gòu)B。所有三配位0原子于a-b平面上。結(jié)構(gòu)B的上半部和下半部的每個一半部分中各存在一個四配位0原子。In原子也可以具有結(jié)構(gòu)B，因為In原子可以具有五個配位體。在結(jié)構(gòu)B的小基團中，電荷是O。圖7C圖示包含一個四配位Zn原子和鄰接Zn原子的四個四配位0原子的結(jié)構(gòu)C。在結(jié)構(gòu)C中，上半部中存在一個四配位0原子以及下半部存在三個四配位0原子。作為備選，在結(jié)構(gòu)C中，上半部中可以存在三個四配位0原子以及下半部可以存在一個四配位0原子。在結(jié)構(gòu)C的小基團中，電荷是O。圖7D圖示包含一個六配位Sn原子和鄰接Sn原子的六個四配位0原子的結(jié)構(gòu)D。在結(jié)構(gòu)D中，上半部和下半部的每個一半部分中各存在三個四配位0原子。在結(jié)構(gòu)D的小基團中，電荷是+1。圖7E圖示包含兩個Zn原子的結(jié)構(gòu)E。在結(jié)構(gòu)E中，上半部和下半部的每個一半部分中各存在一個四配位0原子。在結(jié)構(gòu)E的小基團中，電荷是-I。在本實施例中，多個小基團形成中等基團，以及多個中等基團形成大基團(也稱為單位晶胞)?，F(xiàn)在，將描述小基團之間的鍵合規(guī)則。圖7A中相對于六配位In原子的上半部的三個0原子沿著向下方向各具有三個鄰接的In原子，下半部中的三個O原子沿著向上方向各具有三個鄰接的In原子。圖7B中相對于五配位Ga原子的上半部的一個O原子沿著向下方向各具有一個鄰接的Ga原子，下半部中的一個O原子沿著向上方向各具有一個鄰接的Ga原子。圖7C中相對于四配位Zn原子的上半部的一個O原子沿著向下方向具有一個鄰接的Zn原子，下半部中的三個O原子沿著向上方向各具有三個鄰接的Zn原子。以此方式，金屬原子上方的四配位O原子的數(shù)量等于鄰接四配位O原子中每個四配位O原子且位于其下方的金屬原子的數(shù)量。相似地，金屬原子上方的四配位O原子的數(shù)量等于鄰接四配位O原子中每個四配位O原子且位于其上方的金屬原子的數(shù)量。因為四配位O原子的配位數(shù)量是4，所以鄰接該O原子且位于其下方的金屬原子的數(shù)量與鄰接該O原子且位于其上方的金屬原子的數(shù)量之和是4。相應地，當金屬原子上方的四配位O原子的數(shù)量與另一個金屬原子下方的四配位O原子的數(shù)量之和是4時，包含這些金屬原子的兩個類型的小基團能夠被鍵合?！だ?在下半部中通過三個四配位O原子鍵合六配位金屬(In或Sn)原子的情況中，將其鍵合到五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。沿著c軸方向，通過四配位O原子將配位數(shù)量是4、5或6的金屬原子鍵合到另一個金屬原子。除了上文以外，可以通過將多個小基團組合以使分層結(jié)構(gòu)的總電荷是O來以不同的方式形成中等基團。圖8A圖示In-Sn-Zn-O基材料中包含的中等基團A的模型。圖8B圖示包含三個中等基團的大基團B。注意，圖8C圖示從c軸方向觀察圖8B中的分層結(jié)構(gòu)的情況中的原子排列。在中等基團A中，省略三配位O原子，并以圓圖示四配位O原子；圓中的數(shù)字示出四配位O原子的數(shù)量。例如，圓圈住的3表示各存在于相對于Sn原子的上半部和下半部的每個一半部分中的三個四配位O原子。相似地，在中等基團A中，圓圈住的I表示各存在于相對于In原子的上半部和下半部的每個一半部分中的一個四配位O原子。中等基團A還圖示在下半部中鄰接一個四配位O原子以及在上半部中鄰接三個四配位O原子的Zn原子，和在上半部中鄰接一個四配位O原子和在下半部中鄰接三個四配位O原子的Zn原子。在In-Sn-Zn-O基材料的分層結(jié)構(gòu)中包含的中等基團A中，按從頂部起的順序，上半部和下半部中每一半部分中鄰接三個四配位O原子的Sn原子通過四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接一個四配位O原子的In原子。注意，在Sn原子與In原子之間的總共4個四配位O原子(由圓圈住的I和3示出)中，一個四配位O原子被Sn原子和In原子共有。這同樣適用于其他金屬-氧-金屬鍵合。通過一個四配位O原子將In原子鍵合到在上半部中鄰接三個四配位O原子的Zn原子。Zn原子通過相對于Zn原子的下半部中的一個四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接三個四配位O原子的In原子。通過一個四配位O原子，In原子鍵合到包含兩個Zn原子的小基團，并鄰接上半部中的一個四配位O原子。此含Zn的小基團通過相對于該小基團的下半部中的一個四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接三個四配位O原子的Sn原子。鍵合多個此類中等基團，從而形成大基團。此處，三配位O原子的電荷和四配位O原子的一個鍵的電荷可以分別假定為-O. 667和-O. 5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷和(五配位或六配位)Sn原子的電荷分別是+3、+2和+4。相應地，含Sn原子的小基團中的電荷是+1。因此，需要抵銷+1的-I電荷來形成含Sn原子的分層結(jié)構(gòu)。與具有-I電荷的結(jié)構(gòu)一樣，可以提供如結(jié)構(gòu)E中所示的含兩個Zn的小基團。例如，利用含兩個Zn原子的一個小基團，可以抵銷含Sn原子的一個小基團的電荷，以使分層結(jié)構(gòu)的總電荷可以為O。當重復大基團B時，可以獲得In-Sn-Zn-O基晶體(In2SnZn3O8)15注意，所獲得的In-Sn-Zn-O基晶體的分層結(jié)構(gòu)可以表示為組成式，In2SnZn2O7(ZnO)w ( 是 O 或自然數(shù))。
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這同樣適用于使用In-Sn-Zn-O基材料以外的氧化物半導體的情況。例如，圖9A圖示In-Ga-Zn-O基材料的分層結(jié)構(gòu)中包含的中等基團L的模型。在In-Ga-Zn-O基材料的分層結(jié)構(gòu)中包含的中等基團L中，按從頂部起的順序，通過一個四配位O原子，在上半部和下半部中每一半部分中鄰接三個四配位O原子的In原子鍵合到上半部中鄰接一個四配位O原子的Zn原子。Zn原子通過相對于Zn原子的下半部中的三個四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接一個四配位O原子的Ga原子。Ga原子通過相對于Ga原子的下半部中的一個四配位O原子鍵合到在上半部和下半部中每一半部分中鄰接三個四配位O原子的In原子。鍵合多個此類中等基團，從而形成大基團。圖9B圖示包含三個中等基團的大基團M。注意，圖9C圖示從c軸方向觀察圖9B中的分層結(jié)構(gòu)的情況中的原子排列。此處，因為(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷和(五配位)Ga原子的電荷分別是+3、+2和+3，所以含有In原子、Zn原子和Ga原子中任一個的小基團的電荷是O。因此，具有此類小基團的組合的中等基團的總電荷總是為O。為了形成In-Ga-Zn-O基材料的分層結(jié)構(gòu)，可以不僅使用中等基團L而且使用其中In原子、Ga原子和Zn原子的排列不同于中等基團L的排列的中等基團來形成大基團。當重復圖9B所示的大基團時，可以獲得In-Ga-Zn基氧化物的晶體。注意，所獲得的In-Ga-Zn基氧化物的分層結(jié)構(gòu)可以表示為組成式，InGaO3(ZnO)J/ 是自然數(shù))。例如，在η = I (InGaZnO4)的情況中，可以獲得圖IOA所示的晶體結(jié)構(gòu)。注意在圖IOA中的晶體結(jié)構(gòu)中，因為Ga原子和In原子各具有如圖7Β所示的5個配位體，所以可以用In來替代Ga。例如，在/ 二 2 (InGaZn2O5)的情況中，可以獲得圖IOB所示的晶體結(jié)構(gòu)。注意在圖IOB中的晶體結(jié)構(gòu)中，因為Ga原子和In原子各具有如圖7Β描述的5個配位體，所以可以用In來替代Ga。在使用In-Zn-O基材料作為氧化物半導體的情況中，其原子比是Ιη/Ζη = O. 5至50,優(yōu)選地，Ιη/Ζη = I至20,更為優(yōu)選地，Ιη/Ζη = I. 5至15。當Zn的原子比處于上面優(yōu)選的范圍中時，能夠提高上述半導體元件的場效應遷移率。此處，當化合物的原子比是In:Zn:O = Χ·7··Ζ，滿足關(guān)系Z ) I. 5Ζ+7。注意，優(yōu)選地，通過減少作為電子施主的雜質(zhì)(如水份和氫氣)來純化氧化物半導體。具體來說，通過二次離子質(zhì)譜(SIMS)測量的純化的氧化物半導體中氫的含量是5Χ IO19個/cm3或更低，優(yōu)選為5 X IO18個/cm3或更低，進一步優(yōu)選為5 X IO17個/cm3或更低，再進一步優(yōu)選為I X IO16個/cm3或更低。通過霍爾效應測量測得的該氧化物半導體層的載流子密度小于I X IO14個/cm3,優(yōu)選為I X IO12個/cm3,進一步優(yōu)選為I X IO11個/cm3。此處，描述該氧化物半導體層中的氫含量分析。半導體層的氫含量通過SIMS來測量。眾所周知的，理論上要通過SMS分析在使用不同材料形成的疊層之間的樣本表面附近或界面的附近獲取正確數(shù)據(jù)是困難的。因此，在通過SIMS分析氫含量沿著厚度方向在層中的分布的情況中，采用其中值沒有很大改變且基本恒定的層區(qū)域中的平均值作為氫含量。再者，在層的厚度小的情況中，由于相鄰層的氫含量的影響，在一些情況中無法找到獲取幾乎恒定值的區(qū)域。在該情況中，采用氫含量的最大值或最小值作為該層的氫含量。而且，在層的區(qū)域中不存在最大值或最小值的情況中，采用拐點處的值作為氫含量。除了靶中的氫含量外，在通過濺射形成氧化物半導體層時，重要的是盡可能地減少濺射室內(nèi)的水和氫。具體來說，下面方法是有效的在沉積之前烘干濺射室的內(nèi)部；減少濺射室中引入的氣體中的水和氫含量；以及防止排氣系統(tǒng)中排出的室內(nèi)的氣體回流。

優(yōu)選地在氧氣氣氛中通過濺射形成氧化物半導體層。此時，襯底加熱溫度設為高于或等于100 ° C且低于或等于600 ° C，優(yōu)選地高于或等于150 ° C且低于或等于550° C，進一步優(yōu)選地高于或等于200 ° C且低于或等于500 ° C。氧化物半導體層的厚度大于或等于I nm且小于或等于40 nm，優(yōu)選地大于或等于3 nm且小于或等于20 nm。獲得的氧化物半導體層中的雜質(zhì)含量隨著薄膜形成中襯底加熱溫度的提高而降低。再者，氧化物半導體層中的原子排列是順序的，且其密度被增加，從而可能形成多晶體或CAAC。在沒有稀有氣體而使用氧氣氣氛時，氧化物半導體層中不包含如稀有氣體原子的非必要原子，從而可能形成多晶體或CAAC。注意可以使用包含氧氣和稀有氣體的混合氣體氣氛。在該情況中，氧氣的百分比高于或等于30 vol. %,優(yōu)選地高于或等于50 vol. %,進一步優(yōu)選地高于或等于80 vol. %。注意，隨著氧化物半導體層越薄，晶體管的短溝道效應降低。但是，當氧化物半導體層太薄時，界面散射增強；因此，可能降低場效應遷移率。在通過濺射方法將In-Ga-Zn-O基材料層形成為氧化物半導體層的情況中，優(yōu)選地使用具有如下原子比的In-Ga-Zn-O革巴In:Ga:Zn的原子比是1:1:1、4:2:3、3:1:2、1:1:2、2:1:3或3:1:4。當使用具有前文提到的原子比的In-Ga-Zn-O靶來形成氧化物半導體薄膜時，容易地形成多晶體層或CAAC-OS層。在通過濺射方法將In-Sn-Zn-O基材料層形成為氧化物半導體層的情況中，優(yōu)選地使用具有如下原子比的In-Sn-Zn-O革巴In:Sn:Zn的原子比是1:1:1、4:2:3、3:1:2、1:1:2、3:1:4、2:1:3、1:2:2或20:45:35。當使用具有前文提到的原子比的In-Sn-Zn-O革巴來形成氧化物半導體薄膜時，容易地形成多晶體層或CAAC-OS層。接下來，執(zhí)行熱處理。熱處理在減壓氣氛中、惰性氣體氣氛中或氧化氣氛中執(zhí)行。通過熱處理，可以減少氧化物半導體層中的雜質(zhì)含量。熱處理優(yōu)選地以這樣的方式來執(zhí)行在減壓氣氛或惰性氣體氣氛中執(zhí)行熱處理之后，保持溫度不變將氣氛切換到氧化氣氛，并進一步執(zhí)行熱處理。在減壓氣氛中或惰性氣體氣氛中執(zhí)行熱處理時，能夠減少氧化物半導體層中的雜質(zhì)含量；但是，同時導致氧空位。通過在氧化氣氛中的熱處理，能夠減少所導致的氧空位。通過除了在薄膜形成時加熱襯底外對氧化物半導體層執(zhí)行熱處理，能夠顯著地降低薄膜中的雜質(zhì)水平。由此，能夠增加晶體管的場效應遷移率，以接近稍后要描述的理想場效應遷移率。<在氧化物半導體層中形成溝道的晶體管>
將參考圖16A至圖16D描述在氧化物半導體層中形成溝道的晶體管。圖16A至圖16D是分別圖示晶體管的結(jié)構(gòu)的示例的橫截面示意圖。圖16A中所示的晶體管包括導電層601(a)、絕緣層602(a)、氧化物半導體層603 (a)、導電層605a (a)、導電層605b (a)和絕緣層606 (a)。導電層601(a)在元件形成層600(a)上設置。在元件形成層600 (a)中嵌入嵌入式絕緣體612a (a)和嵌入式絕緣體612b (a)。絕緣層602(a)在導電層601(a)下設置。
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氧化物半導體層603(a)與導電層601 (a)疊加，其間設置絕緣層602(a)。氧化物半導體層603 (a)包括區(qū)域604a (a)和區(qū)域604b (a)。區(qū)域604a (a)和區(qū)域604b (a)設成彼此隔開，并且是添加摻雜物的區(qū)域。區(qū)域604a(a)和區(qū)域604b(a)之間的區(qū)域用作溝道形成區(qū)域。區(qū)域604a (a)與導電層605a (a)和絕緣層616a (a)疊加，以及604b (a)與導電層605b (a)和絕緣層616b(a)疊加。導電層605a(a)和導電層605b (a)與氧化物半導體層603 (a)疊加，并且電連接到氧化物層603 (a)。絕緣層606 (a)在氧化物半導體層603 (a)、絕緣層602 (a)和導電層601 (a)上設置。圖16B中所示的晶體管包括導電層601(b)、絕緣層602(b)、氧化物半導體層603 (b)、導電層605a(b)、導電層605b (b)和絕緣層606 (b)。導電層601(b)在元件形成層600(b)上設置。嵌入式絕緣體612a(b)和嵌入式絕緣體612b (b)嵌在元件形成層600 (a)中。絕緣層602(b)在導電層601(b)下設置。導電層605a (b)和導電層605b (b)各在氧化物半導體層603(b)上設置。氧化物半導體層603(b)包括區(qū)域604a (b)和區(qū)域604b (b)。區(qū)域604a (b)和區(qū)域604b (b)設成彼此隔開，并且是添加摻雜物的區(qū)域。區(qū)域604a(b)和區(qū)域604b(b)之間的區(qū)域用作溝道形成區(qū)域。區(qū)域604a (b)與導電層605a (b)疊加，以及604b (b)與導電層605b (b)疊加。氧化物半導體層603(b)電連接到導電層605a (b)和導電層605b (b)。氧化物半導體層603(b)與導電層601(b)疊加，其間設置絕緣層602(b)。絕緣層606(b)在導電層601(b)上方設置。圖16C中所示的晶體管包括導電層601(c)、絕緣層602(c)、氧化物半導體層603 (c)、導電層 605a(c)和導電層 605b (C)。氧化物半導體層603 (C)包括區(qū)域604a (c)和區(qū)域604b (c)。區(qū)域604a (c)和區(qū)域604b (c)彼此隔開地來設置，并且是添加摻雜物的區(qū)域。區(qū)域604a(c)和區(qū)域604b(c)之間的區(qū)域用作溝道形成區(qū)域。氧化物半導體層603(c)在元件形成層600(c)上設置。區(qū)域604a (c)和區(qū)域604b (c)并不一定被設置。導電層605a(c)和導電層605b(c)在氧化物半導體層603 (c)上設置并與之電連接。彼此面對的導電層605a(c)和導電層605b(c)的側(cè)表面是逐漸縮小的形狀。
導電層605a(c)疊加區(qū)域604a(c)的一部分；但是，本發(fā)明并不必然地局限于此結(jié)構(gòu)。當導電層605a(C)疊加區(qū)域604a(c)的一部分時，導電層605a(C)與區(qū)域604a(c)之間的電阻可以是低的。作為備選，區(qū)域604a(C)可以全部地與導電層605a(c)疊加。導電層605b(c)與區(qū)域604b(c)的一部分疊加；但是，本實施例并不局限于此。當導電層605b (c)與區(qū)域604b (c)的一部分疊加時，導電層605b (c)與區(qū)域604b (c)之間的電阻可以是低的。作為備選，區(qū)域604b (c)可以全部地與導電層605b (c)疊加。絕緣層602 (C)在氧化物半導體層603 (C)、導電層605a (C)和導電層605b (c)上設置。導電層601 (C)與氧化物半導體層603(c)疊加，其間設置絕緣層602(c)。氧化物半導體層603(c)中與導電層601(c)疊加的區(qū)域連同其間設置的絕緣層602(c)用作溝道形成區(qū)域。
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圖16D中所示的晶體管包括導電層601(d)、絕緣層602(d)、氧化物半導體層603(d)、導電層 605a (d)和導電層 605b (d)。導電層605a (d)和導電層600b (d)在兀件形成層600(d)上設置。彼此面對的導電層605a(d)和導電層605b(d)的側(cè)表面是逐漸縮小的形狀。 氧化物半導體層603 (d)包括區(qū)域604a (d)和區(qū)域604b (d)。區(qū)域604a (d)和區(qū)域604b (d)彼此隔開地來設置，并且是添加摻雜物的區(qū)域。區(qū)域604a(d)和區(qū)域604b(d)之間的區(qū)域用作溝道形成區(qū)域。氧化物半導體層603(d)在導電層605a (d)、導電層605b (d)和元件形成層600(d)上方設置，并且電連接到導電層605a(d)和導電層605b(d)。區(qū)域604a (d)和區(qū)域604b (d)并不一定被設置。區(qū)域604a (d)電連接到導電層605a (d)。區(qū)域604b (d)電連接到導電層605b (d)。絕緣層602 (d)在氧化物半導體層603 (d)上設置。導電層601 (d)與氧化物半導體層603(d)疊加，其間設置絕緣層602(d)。氧化物半導體層603(d)中與導電層601(d)疊加的區(qū)域連同設在其間的絕緣層602(d)用作溝道形成區(qū)域。再者，描述圖16A至圖16D中所示的組件。例如，元件形成層600 (a)至600 (d)可以是絕緣層，具有絕緣表面的襯底等。再者，可以使用其上預先形成元件的層作為元件形成層600(a)至600(d)。導電層601 (a)至601(d)各作為晶體管的柵極來實現(xiàn)功能。注意，作為晶體管的柵極來實現(xiàn)功能的層可以稱為柵電極或柵接線。對于導電層601(a)至601 (d)，例如使用如鑰、鎂、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧的金屬或包含任意這些金屬材料作為主要組分的層是可能的。導電層601 (a)至601(d)還可以通過將這些材料的層層疊而形成。絕緣層602(a)至602(d)的每個絕緣層具有晶體管的柵絕緣層的功能。每個絕緣層602(a)至602(d)可以是例如氧化硅層、氮化硅層、氧氮化硅層、氮化硅氧化硅層、氧化鋁層、氮化鋁層、氮氧化鋁層、氮化鋁氧化鋁層、氧化鉿層或氧化鑭層。絕緣層602(a)至602(d)還可以通過將這些材料層疊而形成。在前文提到的層中間，優(yōu)選地使用包含屬于13族的元素的那些層。使用包含13族元素的絕緣層促成絕緣層與氧化物半導體層之間的界面的優(yōu)選狀態(tài)。包含屬于13族的元素的材料的其他示例包括，氧化鎵、氧化鎵鋁和氧化鋁鎵。注意，氧化鋁鎵是指其中按原子百分比計鋁的量大于鎵的量的物質(zhì)，以及氧化鎵鋁是指按原子百分比計鎵的量大于或等于鋁的量的物質(zhì)?？梢允褂酶谎醪牧?，如Al2Ox (X = 3 + a，其中a大于O且小于I)、Ga2Ox (x = 3 + a，其中a大于O且小于I)或GaxAl2_x03+a (x大于O且小于2以及a大于O且小于I)表示的材料。作為絕緣層602 (a)至602 (d)的疊層結(jié)構(gòu)，表示包含具有不同成分的氧化鎵的層疊的兩個層。作為備選，可以通過將包含Ga2Ox表示的氧化鎵的絕緣層與包含Al2Ox的絕緣層層疊來形成絕緣層602 (a)至602(d)還可以通過將這些材料層疊而形成。例如，當晶體管的溝道長度是30 nm時，每個氧化物半導體層603 (a)至603 (d)的厚度可以約為5 nm。在此情況中，如果氧化物半導體層603(a)至603 (d)是CAAC氧化物半導體層，則能夠抑制晶體管中的短溝道效應。

將摻雜η型或P型導電的摻雜物添加到區(qū)域604a(a)至604a(d)以及區(qū)域604b(a)至604b(d)，這些區(qū)域各作為晶體管的源極或漏極來實現(xiàn)功能。作為摻雜物，使用例如周期表中13族的一個或多個元素(例如，硼)、周期表中15族的一個或多個元素(例如，氮、磷和砷)以及稀有氣體的一個或多個元素(例如，氦、氬和氙)是可能的。注意，作為晶體管的源極來實現(xiàn)功能的區(qū)域可以稱為源區(qū)域，以及作為晶體管的漏極來實現(xiàn)功能的區(qū)域可以稱為漏區(qū)域。將摻雜物添加到區(qū)域604a (a)至604a (d)和區(qū)域604b (a)至604b (d)減少了區(qū)域604a (a)至604a(d)與區(qū)域604b(a)至604b (d)與導電層之間的接觸電阻；相應地，能夠縮減晶體管的尺寸。導電層605a (a)至605a (d)和導電層605b (a)和605b (d)各作為晶體管的源電極或漏電極來實現(xiàn)功能。注意，源電極可以稱為源極、源極布線，以及漏電極可以稱為漏極布線。導電層605a (a)至605a (d)和導電層605b (a)和605b (d)中每一個可以是例如，如鋁、鎂、鉻、銅、鉭、鈦、鑰或鎢的金屬的層；或包含任意上面的金屬材料中作為主要組分的合金的層。例如，導電層605a(a)至605a(d)和導電層605b(a)和605b (d)中每一個可以使用包含銅、鎂和鋁的合金的層來形成。作為備選，導電層605a(a)至605a(d)和導電層605b (a)和605b (d)中每一個可以使用這些材料層的層疊來形成。例如，導電層605a(a)至605a (d)和導電層605b (a)和605b (d)中每一個可以使用包含銅、鎂和鋁的合金的層與包含銅的層的層疊而形成。作為備選，導電層605a (a)至605a (d)和導電層605b (a)和605b (d)中每一個可以是包含導電性金屬氧化物的層。導電性金屬氧化物的示例是氧化銦、氧化錫、氧化鋅、氧化銦-氧化錫以及氧化銦-氧化鋅。注意，可以在這些導電性金屬氧化物中包含氧化硅。絕緣層606 (a)和606 (b)的每個絕緣層可以是可應用于絕緣層602 (a)至602 (d)的材料的層。作為備選，絕緣層606(a)和606(b)的每個絕緣層可以使用可應用于絕緣層606(a)和606(b)的材料的層層疊而形成。例如，絕緣層606 (a)和606 (b)的每個絕緣層可以是氧化硅層、氧化鋁層等。例如，使用氧化鋁層作為絕緣層606 (a)和606(b)能夠更有效地防止雜質(zhì)(水)進入氧化物半導體層603 (a)和603(b)以及有效地防止氧化物半導體層603(a)和 603(b)釋放氧。
作為備選，作為溝道保護層實現(xiàn)功能的絕緣層可以形成為具有能夠用于實現(xiàn)絕緣層602 (a)至602(b)的材料的疊層結(jié)構(gòu)。此外，可以在元件形成層600 (a)至600 (d)上形成基底層，以及可以在基底層上形成晶體管?；讓涌梢允抢缈蓱糜诮^緣層602(a)至602(d)的材料的層。作為備選，基底層可以是可應用于絕緣層602(a)至602(d)的材料的層的層疊。例如，當基底層是氧化鋁層和氧化硅層的層疊時，能夠阻止基底層中包含的氧經(jīng)由氧化物半導體層603(a)至603(d)釋放。當與氧化物半導體層603 (a)至603 (d)接觸的絕緣層包含過量的氧時，容易地將氧提供到氧化物半導體層603(a)至603(d)。因此，能夠減少氧化物半導體層603 (a)至603(d)和絕緣層中與每個氧化物半導體層603(a)至603 (d)之間的界面處的氧缺陷，這促成氧化物半導體層603(a)至603(d)的載流子濃度進一步降低。即使氧化物半導體層603(a)至603(d)制備成使得其中包含過量氧，與氧化物半導體層603 (a)至603 (d)接觸的絕緣層仍能夠阻止氧從氧化物半導體層603(a)至603(d)釋放。接下來，將參考圖11和圖12A至12C描述在氧化物半導體層中形成其溝道的晶體管的理論場效應遷移率。由于多種原因，絕緣柵晶體管的實際測量的場效應遷移率可能低于其理論場效應遷移率；此現(xiàn)象不只是出現(xiàn)在使用氧化物半導體的情況中。降低遷移率的原因之一是半導體內(nèi)的缺陷或半導體與絕緣薄膜之間的界面處的缺陷。當使用Levinson模型時，可以在理論上計算基于半導體內(nèi)不存在缺陷的假定的場效應遷移率。假定半導體中存在電位勢壘(例如，顆粒邊界)，則將測量的場效應遷移率μ表示為如下公式(2)。[公式2]
權(quán)利要求
1.一種半導體裝置，包括 晶體管，包括柵極、第一端和第二端； 電源，用于供應電源電位； 自舉電路，用于將所述電源電位輸入到所述柵極； 第一線路，用于輸入第一信號以控制所述自舉電路；以及 第二線路，用于將第二信號輸入到所述第一端， 其中所述第一信號具有等于所述電源電位的電位，以及 其中所述第二信號具有等于所述電源電位或接地電位的電位。
2.如權(quán)利要求I所述的半導體裝置， 其中所述自舉電路包括延遲電路和電容器，以及 其中所述延遲電路配置成將所述第一信號延遲并將所延遲的第一信號輸入到所述電容器。
3.如權(quán)利要求2所述的半導體裝置，其中所述自舉電路配置成在所述電源電位被輸入到所述柵極時通過所述延遲的第一信號導致的所述電容器的電容耦合來增大所述柵極的電位。
4.如權(quán)利要求I所述的半導體裝置，還包括 讀取電路，用于讀取所述第二端連接的結(jié)點中存儲的數(shù)據(jù)；以及 第三線路，用于輸入第三信號以控制所述讀取電路， 其中所述第三信號具有等于所述電源電位的電位。
5.如權(quán)利要求I所述的半導體裝置，其中所述晶體管具有包含氧化物半導體的溝道形成區(qū)域。
6.如權(quán)利要求5所述的半導體裝置，其中所述氧化物半導體包含銦。
7.如權(quán)利要求I所述的半導體裝置，其中所述半導體裝置是存儲器裝置。
8.一種半導體裝置，包括 電源，用于供應電源電位； 控制器，電連接到所述電源； 晶體管，包括柵極、第一端和第二端，所述柵極電連接到所述控制器； 第一線路，電連接到所述控制器； 延遲電路，電連接到所述第一線路； 第一電容器，電連接在所述延遲電路與所述柵極之間；以及 第二線路，電連接到所述第一端。
9.如權(quán)利要求8所述的半導體裝置，其中所述控制器配置成將所述電源電位輸入到所述柵極。
10.如權(quán)利要求8所述的半導體裝置， 其中所述第一線路配置成將第一信號輸入到所述控制器和所述延遲電路，以及 其中所述第一信號具有等于所述電源電位的電位。
11.如權(quán)利要求8所述的半導體裝置， 其中所述第二線路配置成將第二信號輸入到所述第一端，以及 其中所述第二信號具有等于所述電源電位的電位。
12.如權(quán)利要求8所述的半導體裝置，還包括 讀取電路，電連接到所述第二端；以及 第三線路，電連接到所述讀取電路并配置成將第三信號輸入到所述讀取電路， 其中所述第三信號具有等于所述電源電位的電位。
13.如權(quán)利要求12所述的半導體裝置，還包括 第二電容器，包括第一電極和第二電極， 其中所述第二電容器的所述第一電極電連接到所述第二端和所述讀取電路。
14.如權(quán)利要求13所述的半導體裝置，其中所述第二電容器的所述第二電極接地。
15.如權(quán)利要求13所述的半導體裝置，其中所述晶體管具有包含氧化物半導體的溝道形成區(qū)域。
16.如權(quán)利要求15所述的半導體裝置，其中所述氧化物半導體包含銦。
17.如權(quán)利要求8所述的半導體裝置，其中所述半導體裝置是存儲器裝置。
18.一種半導體裝置，包括 電源，用于供應電源電位； 第一晶體管，包括柵極、第一端和第二端； 控制器，包括二極管和第二晶體管，其中， 所述二極管電連接在所述電源與所述第一晶體管的所述柵極之間；以及所述第二晶體管包括柵極、第一端和第二端，所述第二晶體管的所述第二端經(jīng)由所述二極管電連接到所述電源； 第一電容器，電連接到所述第一晶體管的所述柵極； 第一線路，電連接到所述第二晶體管的所述柵極； 第一延遲電路，電連接在所述第一線路與所述第一電容器之間；以及 第二線路，電連接到所述第一晶體管的所述第一端。
19.如權(quán)利要求18所述的半導體裝置，其中所述第二晶體管的所述第一端接地。
20.如權(quán)利要求18所述的半導體裝置，其中所述控制器還包括倒相器，所述倒相器電連接在所述第一線路與所述第二晶體管的所述柵極之間。
21.如權(quán)利要求18所述的半導體裝置， 其中所述控制器還包括第三晶體管，所述第三晶體管包括柵極、第一端和第二端， 其中所述第三晶體管的所述第一端和所述第二端分別電連接到所述電源和所述二極管， 其中所述第三晶體管的所述柵極電連接到所述第二晶體管的所述柵極，以及 其中所述第二晶體管的極性與所述第三晶體管的極性不同。
22.如權(quán)利要求21所述的半導體裝置，還包括倒相器，其中所述倒相器電連接在所述第一線路與所述第二晶體管的所述柵極之間。
23.如權(quán)利要求21所述的半導體裝置，其中所述控制器還包括 NOR電路，電連接在所述第二晶體管的所述柵極與所述第一線路之間；以及 第二延遲電路，電連接在所述NOR電路與所述第一線路之間。
24.如權(quán)利要求23所述的半導體裝置，其中所述NOR電路電連接到所述第一延遲電路。
25.如權(quán)利要求18所述的半導體裝置，其中所述第一線路配置成將第一信號輸入到所述控制器和所述第一延遲電路，以及 其中所述第一信號具有等于所述電源電位的電位。
26.如權(quán)利要求18所述的半導體裝置， 其中所述第二線路配置成將第二信號輸入到所述第一晶體管的所述第一端，以及 其中所述第二信號具有等于所述電源電位的電位。
27.如權(quán)利要求18所述的半導體裝置，還包括 讀取電路，電連接到所述第一晶體管的所述第二端；以及 第三線路，電連接到所述讀取電路并配置成將第三信號輸入到所述讀取電路， 其中所述第三信號具有等于所述電源電位的電位。
28.如權(quán)利要求27所述的半導體裝置，還包括 第二電容器，包括第一電極和第二電極， 其中所述第二電容器的所述第一電極電連接到所述第一晶體管的所述第二端和所述讀取電路。
29.如權(quán)利要求28所述的半導體裝置，其中所述第二電容器的所述第二電極接地。
30.如權(quán)利要求18所述的半導體裝置，其中所述第一晶體管具有包含氧化物半導體的溝道形成區(qū)域。
31.如權(quán)利要求30所述的半導體裝置，其中所述氧化物半導體包含銦。
32.如權(quán)利要求18所述的半導體裝置，其中所述半導體裝置是存儲器裝置。
全文摘要
根據(jù)本發(fā)明的存儲器裝置能夠利用單個電位來工作，據(jù)此能夠免去電壓變換器的使用，從而促成功耗的降低。此類操作能夠利用連接到晶體管的柵極電容器的電容耦合進行數(shù)據(jù)寫入來實現(xiàn)。即，通過將由延遲電路提供的信號輸入到電容器來引起電容耦合，該延遲電路配置成將具有等于電源電位的寫信號延遲。通過電容耦合增大柵極的電位使得晶體管能夠與從電源施加到柵極的電源電位關(guān)聯(lián)地被導通。經(jīng)由晶體管將等于電源電位或接地電位的信號輸入到結(jié)點來寫入數(shù)據(jù)。
文檔編號G11C11/4063GK102789808SQ20121014918
公開日2012年11月21日 申請日期2012年5月15日 優(yōu)先權(quán)日2011年5月20日
發(fā)明者遠藤正己 申請人:株式會社半導體能源研究所