專利名稱：一種具有冗余電路的相變存儲(chǔ)器及其實(shí)現(xiàn)冗余的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及相變存儲(chǔ)器，特別涉及一種具有冗余電路的相變存儲(chǔ)器及其實(shí)現(xiàn)冗余的方法。
背景技術(shù)：
相變存儲(chǔ)器是一種基于相變材料的存儲(chǔ)器，通過在相變材料上施加一個(gè)較長時(shí)間并且強(qiáng)度中等的電脈沖，可使相變材料由非晶態(tài)轉(zhuǎn)換為晶態(tài)，這個(gè)過程稱之為置位過程。由于晶態(tài)具有低電阻值，通常將其定義為數(shù)據(jù)“ 1”。通過在相變材料上施加一個(gè)強(qiáng)度高但作用時(shí)間短促的電脈沖，可使相變材料由晶態(tài)轉(zhuǎn)換為非晶態(tài)，這個(gè)過程稱之為重置過程。非晶態(tài)具有高電阻值，通常將其定義為數(shù)據(jù)“0”。
考慮到相變存儲(chǔ)器的數(shù)據(jù)保持特性，即由于非晶態(tài)可以通過長時(shí)間熱活化結(jié)晶的這個(gè)自發(fā)結(jié)晶的過程轉(zhuǎn)換為晶態(tài)，因此相變材料的常態(tài)為晶態(tài)(即數(shù)據(jù)“1”)，也就是存儲(chǔ)的數(shù)據(jù)“0”在較長的時(shí)間后可能會(huì)自發(fā)的轉(zhuǎn)換為數(shù)據(jù)“1”。因此需要注意數(shù)據(jù)“1”的真實(shí)性。
現(xiàn)有的相變存儲(chǔ)器包含寫入電路和存儲(chǔ)陣列，在實(shí)現(xiàn)冗余時(shí)是將存儲(chǔ)陣列中部分的行或列用作冗余行或冗余列，而冗余行或列是用來取代存儲(chǔ)陣列中有缺陷的行或列；其中用來存儲(chǔ)具體行列替換信息的冗余行稱為信息行。一般的，方法是在由寫入電路在信息行中存儲(chǔ)地址，當(dāng)相變存儲(chǔ)器要進(jìn)行讀寫操作的時(shí)候，首先要把讀寫的存儲(chǔ)單元地址和信息行中存儲(chǔ)的地址進(jìn)行比較，以確定該存儲(chǔ)單元是否需要被替換。這樣導(dǎo)致讀寫時(shí)間變長， 影響了存儲(chǔ)器的存儲(chǔ)速度。發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種具有冗余電路的相變存儲(chǔ)器及其實(shí)現(xiàn)冗余的方法，以提高相變存儲(chǔ)器的讀寫速度。
根據(jù)上述目的的第一個(gè)方面，本發(fā)明提供了一種具有冗余電路的相變存儲(chǔ)器，包括寫入電路和存儲(chǔ)陣列，還包括P個(gè)冗余行或Q個(gè)冗余列、多個(gè)信息存儲(chǔ)電路、行或列開關(guān)選擇電路。
所述P個(gè)冗余行或Q個(gè)冗余列與存儲(chǔ)陣列的行或列連續(xù)排列。
所述存儲(chǔ)陣列的每一行控制線連接有P+1個(gè)行開關(guān)或每一列控制線連接有Q+1個(gè)列開關(guān)；所述第0個(gè)行開關(guān)或列開關(guān)串聯(lián)在所在行或列控制線上；第1到第P個(gè)行開關(guān)或第1到第Q個(gè)列開關(guān)的一端連接到所在行或列控制線，另一端依次連接到所在行或列的下 1到P行或1到Q列控制線上。
所述每一個(gè)行開關(guān)或每一個(gè)列開關(guān)對應(yīng)連接一個(gè)信息存儲(chǔ)電路；所述行或列開關(guān)選擇電路與所有信息存儲(chǔ)電路相連；所述所有信息存儲(chǔ)電路與寫入電路相連。
當(dāng)測試出存儲(chǔ)陣列某一行或列有缺陷時(shí)，先通過行或列開關(guān)選擇電路，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇當(dāng)前閉合的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行或列開關(guān)關(guān)斷信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，關(guān)斷對應(yīng)的行開關(guān)或列開關(guān)；再通過行或列開關(guān)選擇電路，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇一個(gè)與無缺陷行或列相連的、相同序號的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行或列開關(guān)導(dǎo)通信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，導(dǎo)通對應(yīng)的行開關(guān)或列開關(guān)。
根據(jù)上述目的的第二個(gè)方面，本發(fā)明提供了一種相變存儲(chǔ)器實(shí)現(xiàn)冗余的方法，采用權(quán)利要求上述的相變存儲(chǔ)器；當(dāng)測試出存儲(chǔ)陣列某一行或列有缺陷時(shí)，執(zhí)行如下步驟
A、通過行或列開關(guān)選擇電路，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇當(dāng)前閉合的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行或列開關(guān)關(guān)斷信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，關(guān)斷對應(yīng)的行開關(guān)或列開關(guān)；
B、通過行或列開關(guān)選擇電路，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇一個(gè)與無缺陷行或列相連的、相同序號的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行或列開關(guān)導(dǎo)通信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，導(dǎo)通對應(yīng)的行開關(guān)或列開關(guān)。
由上述的技術(shù)方案可見，本發(fā)明的這種具有冗余電路的相變存儲(chǔ)器及其實(shí)現(xiàn)冗余的方法，在測試的時(shí)候發(fā)現(xiàn)有缺陷的行或列時(shí)，把這些行或列的信息直接存儲(chǔ)到相變材料里，這樣在斷電時(shí)還能保存這些信息。正常工作的時(shí)候通過讀取相變材料里的信息來控制相應(yīng)開關(guān)的通斷，在電路里直接由相應(yīng)的冗余行或列來替換有缺陷的行或列。這樣在讀寫的時(shí)候就不需要每次都進(jìn)行地址比較，提高了讀寫速度，并且省去了比較電路。


圖1為本發(fā)明一較佳實(shí)施例中相變存儲(chǔ)器的默認(rèn)狀態(tài)(行替換)；
圖2為圖1所示相變存儲(chǔ)器有某一行需要替換時(shí)的狀態(tài)；
圖3為圖1所示相變存儲(chǔ)器中一個(gè)信息存儲(chǔ)電路的結(jié)構(gòu)及其與邏輯電路和寫入電路的連接圖如為圖3所示電路的一種工作狀態(tài)(對相變材料35寫“0”)；
圖4b為圖3所示電路的另外一種工作狀態(tài)(對相變材料36寫“1”)；
圖5為本發(fā)明另一較佳實(shí)施例的相變存儲(chǔ)器的默認(rèn)狀態(tài)(列替換)；
圖6為圖5所示相變存儲(chǔ)器有某一列需要替換時(shí)的狀態(tài)。
具體實(shí)施方式
以下參照附圖并舉具體實(shí)施例對本發(fā)明的這種具有冗余電路的相變存儲(chǔ)器及其實(shí)現(xiàn)冗余的方法進(jìn)行詳細(xì)說明。
本發(fā)明的這種具有冗余電路的相變存儲(chǔ)器及其實(shí)現(xiàn)冗余的方法，既可以通過增加冗余行的方式實(shí)現(xiàn)，也可以通過增加冗余列的方式實(shí)現(xiàn)。以下分別舉實(shí)施例進(jìn)行詳細(xì)說明。
第一較佳實(shí)施例
本實(shí)施例是通過增加冗余行的方式實(shí)現(xiàn)，本實(shí)施例的相變存儲(chǔ)器與現(xiàn)有技術(shù)的相變存儲(chǔ)相同之處在于都具有寫入電路和存儲(chǔ)陣列和P個(gè)冗余行，不同在于還包括多個(gè)信息存儲(chǔ)電路以及一個(gè)行開關(guān)選擇電路。
本實(shí)施例中的P個(gè)冗余行與存儲(chǔ)陣列的存儲(chǔ)行連續(xù)排列。存儲(chǔ)陣列的每一行控制線連接有P+1個(gè)行開關(guān)。其中，第0個(gè)行開關(guān)串聯(lián)在所在行控制線上，第1到第P個(gè)行開關(guān)的一端連接到所在行控制線，另一端依次連接到所在行的下1到P行控制線上。其中，每一個(gè)行開關(guān)對應(yīng)連接一個(gè)信息存儲(chǔ)電路。行開關(guān)選擇電路與所有信息存儲(chǔ)電路相連，所有信息存儲(chǔ)電路又與寫入電路相連。
當(dāng)測試出存儲(chǔ)陣列某一行有缺陷時(shí)，先通過行開關(guān)選擇電路，針對有缺陷行及有缺陷行后的所有行，選擇當(dāng)前閉合的行開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行開關(guān)關(guān)斷信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，關(guān)斷對應(yīng)的行開關(guān)；再通過行開關(guān)選擇電路，針對有缺陷行及有缺陷行后的所有行或列，選擇一個(gè)與無缺陷行相連的、相同序號的行開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行開關(guān)導(dǎo)通信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，導(dǎo)通對應(yīng)的行開關(guān)。
圖1示出了本實(shí)施例的相變存儲(chǔ)器中行開關(guān)與存儲(chǔ)陣列及冗余行的連接關(guān)系，圖 1中的行開關(guān)處于默認(rèn)狀態(tài)。
如圖1所示，本實(shí)施例相變存儲(chǔ)器的存儲(chǔ)陣列具有m個(gè)存儲(chǔ)行11、η個(gè)存儲(chǔ)列，共 m*n個(gè)相變存儲(chǔ)單元10。該相變存儲(chǔ)器具有3個(gè)冗余行12，連續(xù)排列在m個(gè)存儲(chǔ)行11之后。
圖1中，每一存儲(chǔ)行的行控制線WL<i>上均連接有4個(gè)行開關(guān)SWi<j>，其中i是從 0到m-1，j是從0到3。如第0存儲(chǔ)行的行控制線WL<0>接有Sff0<0>-Sff0<3>共4個(gè)行開關(guān)；......，第m-1行的控制線WXm-D接有SWn^OySWnrlOt5其中，每一存儲(chǔ)行的4個(gè)行開關(guān)分別接到該行及該行以下的3行，即第O個(gè)行開關(guān)串聯(lián)在所在行控制線上，第1到第3 個(gè)行開關(guān)的一端連接到所在行控制線，另一端依次連接到所在行的下1到3行控制線上。冗余行作為存儲(chǔ)行的備用行，以相同的方式與相應(yīng)的行開關(guān)連接，如，開關(guān)SWm_2<0>-SWm_2<3> 將分別接到第m-2行以及該行以下的第m-1行及兩個(gè)冗余行(圖中標(biāo)為O和1的冗余行)； 開關(guān)SWm^OySWnriO將分別接到第m-1行以及該行以下的3個(gè)冗余行。
圖1示出了行開關(guān)的默認(rèn)狀態(tài)，具體為每一存儲(chǔ)行的SW<0>......S\^<0>導(dǎo)通，Sff0<l>-Sff0<3>,......，SWmVD-Sl1O 關(guān)斷。此時(shí)每個(gè)行控制信號 WL<0>......WL<m-l>都去控制自己相應(yīng)的行。以上是以3個(gè)冗余行為例，若假設(shè)有h個(gè)冗余行(h Sm)，每個(gè)行控制信號接有g(shù)個(gè)開關(guān)，則g需滿足g = h+1。
當(dāng)測試時(shí)發(fā)現(xiàn)有某一行出錯(cuò)時(shí)，假設(shè)為存儲(chǔ)行11中的第1行(圖1中為數(shù)字1所在的存儲(chǔ)行(在本申請文本中，行的計(jì)數(shù)是從第O行開始的)出錯(cuò)，需要進(jìn)行替換。
如圖2所示，此時(shí)把第1行的SW^O〉斷開，SW1O閉合。并把以下所有行的Sff2<0>,......Sff^^O)斷開，SW2<1>，......s\^<l>閉合。也就是說，由第2行替換第1行，第3行替換第2行，以此類推，最后由冗余行12的第O行替換第m-1行。
由圖2可以看到，存儲(chǔ)行11里出錯(cuò)的第1行已經(jīng)同所有的行控制信號斷開，不再使用。為便于理解，在圖2里把不用的第1行的行號刪掉，把替換前的第2行作為現(xiàn)在的第 1行，依此類推。也就是說，冗余行由3行減小到了 2行。
在接下來的測試?yán)锶绻€有行出錯(cuò)時(shí)，假設(shè)為第χ行出錯(cuò)，把該行的SWX<1>，及該行以下的所有行的SWX+1<1>，Sffx+2<1>,......斷開，將該行的SWX<2>，及該行以下的所有行的SWX+1<2>，Sffx+2<2>,......S\^<2>閉合。最后由冗余行的第1行替換第m-1行。以此類推，直到把所有的行都測試完畢。
若發(fā)現(xiàn)有第三個(gè)缺陷行，假設(shè)該缺陷行為第f行，則把該行的SWf<2>，及該行以下的所有行的SWf+1<2>，Sfff+2<2>,......S\^<2>斷開，將該行的SWf<3>，及該行以下的所有行的SWf+1<3>，Sfff+2<3>,......閉合。最后由冗余行的第2行替換第m-1行。
這樣，在測試完畢后所有出錯(cuò)的行都已經(jīng)被替換完畢，之后對存儲(chǔ)器進(jìn)行讀寫的時(shí)候就不需要每次都進(jìn)行地址比較，提高了讀寫速度。
本實(shí)施例中，是通過行開關(guān)按順序替換，實(shí)際應(yīng)用中，也可以不按順序替換，只需使得替換后所有的行為無缺陷行即可。
圖1中的每一個(gè)行開關(guān)都是具有控制端的開關(guān)，每個(gè)行開關(guān)的控制端連接到對應(yīng)的一個(gè)信息存儲(chǔ)電路上，由信息存儲(chǔ)電路輸出的開關(guān)控制信號來控制導(dǎo)通或關(guān)斷。
本實(shí)施例中的信息存儲(chǔ)電路可以由非易失性存儲(chǔ)器來實(shí)現(xiàn)，其將存儲(chǔ)的行開關(guān)導(dǎo)通或者關(guān)斷作為控制信號輸出給對應(yīng)的行開關(guān)，以控制行開關(guān)的導(dǎo)通或關(guān)斷。該信息存儲(chǔ)電路也可以用相變材料組成的電路來實(shí)現(xiàn)。本實(shí)施例中的行開關(guān)選擇電路由邏輯電路實(shí)現(xiàn)，具體的可以采用譯碼電路實(shí)現(xiàn)。
圖3示出了一個(gè)用相變材料組成的信息存儲(chǔ)電路的結(jié)構(gòu)及其與邏輯電路和寫入電路的連接關(guān)系。如圖3所示，該信息存儲(chǔ)電路包括三個(gè)開關(guān)S31-S33、兩個(gè)相變材料35 和36、PMOS管39、NMOS管40和反相器41。
其中第一開關(guān)S31的第一端與寫入電路31相連，第二端與第一相變材料35的第一端相連。第一相變材料35的第一端還與PMOS管39的漏極相連，其第二端與第二相變材料36的第一端相連，并連接開關(guān)控制信號線。PMOS管39的源極與電源相連。第二相變材料36的第二端與NMOS管40的漏極相連。NMOS管40的源極接地。所述第二開關(guān)S32與第一相變材料35并聯(lián)，所述第三開關(guān)S33與第二相變材料36并聯(lián)。
圖3中邏輯電路34即行開關(guān)選擇電路，其接收測試軟件發(fā)來的行控制信號32和開關(guān)選擇信號33，輸出行開關(guān)選擇信號給選擇的行開關(guān)對應(yīng)的信息存儲(chǔ)電路。
圖3中邏輯電路34輸出的行開關(guān)選擇信號輸出到反相器41的第一端，反相器41 的第二端連接到PMOS管39的柵極。該行開關(guān)選擇信號同時(shí)也輸出到NMOS管40的柵極。
本實(shí)施例中的行開關(guān)均為帶控制端的開關(guān)，每個(gè)信息存儲(chǔ)電路的開關(guān)控制信號線連接到與其對應(yīng)的行開關(guān)的控制端上，以控制對應(yīng)的行開關(guān)的導(dǎo)通或關(guān)斷。
在圖3所示電路中，第一開關(guān)S31、第二開關(guān)S32和第三開關(guān)S33的目的就是要實(shí)現(xiàn)對相變存儲(chǔ)材料寫0或?qū)?，從而把相應(yīng)開關(guān)導(dǎo)通或關(guān)斷的信息存儲(chǔ)在相變材料35和相變材料36里。由于相變材料的非易失性，在存儲(chǔ)陣列缺陷測試完畢掉電時(shí)信息也不會(huì)丟失。之后系統(tǒng)正常上電工作時(shí)，根據(jù)相變材料35和36里存儲(chǔ)的信息自動(dòng)完成開關(guān)的開通或關(guān)斷，最終實(shí)現(xiàn)由冗余行(列)對出錯(cuò)行(列)的替換。
在對存儲(chǔ)陣列進(jìn)行缺陷測試時(shí)，第一開關(guān)S31、第二開關(guān)S32和第三開關(guān)S33的默認(rèn)狀態(tài)是關(guān)斷的，如圖3所示。行控制信號32和開關(guān)選通信號33來自于測試程序的輸出， 根據(jù)二者經(jīng)過邏輯電路；34之后的輸出可以具體確定當(dāng)前要對某個(gè)行控制信號(WL<x>)所接的某個(gè)開關(guān)(SWX<0>-SWX<3>中的哪一個(gè))進(jìn)行導(dǎo)通或關(guān)斷的操作。
在測試程序發(fā)現(xiàn)某行有錯(cuò)誤而要關(guān)斷某行的某個(gè)行開關(guān)時(shí)，執(zhí)行如下步驟
步驟1、將行控制信號32和開關(guān)選通信號33經(jīng)過邏輯電路34后輸出行開關(guān)選擇信號(選通信號)給選擇的行開關(guān)對應(yīng)的信息存儲(chǔ)電路38，去選定其中要寫入數(shù)據(jù)的第一相變材料35和第二相變材料36。
也就是說，邏輯電路34接收測試時(shí)輸入的行控制信號32和開關(guān)選擇信號33，對每一行，選擇當(dāng)前閉合的行開關(guān)對應(yīng)的信息存儲(chǔ)電路38，輸出行開關(guān)選擇信號給選擇的信息存儲(chǔ)電路38，導(dǎo)通PMOS管39和NMOS管40，從而選定其中要寫入數(shù)據(jù)的第一相變材料35 和第二相變材料36。
例如圖2中假設(shè)第1行的SW^O〉的行有缺陷，本步驟中選擇了與WL<0>-WL<m-l> 相連的 SWQ<0>、Sff^O). . . . SWp^O〉。
步驟2、測試程序控制導(dǎo)通選擇的各個(gè)信息存儲(chǔ)電路38中的第一開關(guān)S31和第三開關(guān)S33，關(guān)斷第二開關(guān)S32，由寫入電路31對第一相變材料35寫“0”。
本步驟中，由于第一開關(guān)S31和第三開關(guān)S33導(dǎo)通，寫入電路31對第一相變材料 35寫“0”，寫入信號經(jīng)第三開關(guān)S33接地，因此屏蔽了第二相變材料36。
此時(shí)電路狀態(tài)如圖如所示，圖如中僅示出選擇的一個(gè)信息存儲(chǔ)電路38的狀態(tài)， 實(shí)際所有被選擇的信息存儲(chǔ)電路38的狀態(tài)與之相同，這里不再重復(fù)說明。
步驟3、測試程序控制導(dǎo)通選擇的各個(gè)信息存儲(chǔ)電路38中的第二開關(guān)S32，關(guān)斷第三開關(guān)S33，由寫入電路31對第二相變材料36寫“1”。
本步驟中，由于第一開關(guān)S31和第二開關(guān)S32導(dǎo)通，因此屏蔽了第一相變材料35， 寫入信號經(jīng)第一開關(guān)S31和第二開關(guān)S32對第二相變材料36寫“1”。
此時(shí)電路狀態(tài)如圖4b所示，圖4b中僅示出選擇的一個(gè)信息存儲(chǔ)電路38的狀態(tài)， 實(shí)際所有被選擇的信息存儲(chǔ)電路38的狀態(tài)與之相同，這里不再重復(fù)說明。
此時(shí)，相變材料35為高阻值，相變材料36為低阻值。
步驟4、關(guān)斷選擇的各個(gè)信息存儲(chǔ)電路38中的第一開關(guān)S31、第二開關(guān)S32和第三開關(guān)S33。
正常工作的時(shí)候，該信息存儲(chǔ)電路38中的第一開關(guān)S31、第二開關(guān)S32和第三開關(guān) S33關(guān)斷，PMOS管39和NMOS管40導(dǎo)通，輸出的開關(guān)控制信號37為低電平，所控制的相應(yīng)行開關(guān)被關(guān)斷。
這里，通過對相變材料35寫“0”和對相變材料36寫“1”，把相應(yīng)行開關(guān)已被關(guān)斷的信息存儲(chǔ)在相變材料35和相變材料36里。這樣在系統(tǒng)正常工作時(shí)，相應(yīng)行開關(guān)就處于關(guān)斷的狀態(tài)。
上述4個(gè)步驟是用來將有缺陷行去除，下面的步驟將實(shí)現(xiàn)用無缺陷行及冗余行替換有缺陷行的功能。
步驟5、將行控制信號32和開關(guān)選通信號33經(jīng)過邏輯電路34后輸出行開關(guān)選擇信號(選通信號)給選擇的行開關(guān)對應(yīng)的信息存儲(chǔ)電路38，去選定其中要寫入數(shù)據(jù)的第一相變材料35和第二相變材料36。
本步驟中，邏輯電路34接收測試時(shí)輸入的行控制信號32和開關(guān)選擇信號33，對每一行，選擇一個(gè)與無缺陷行相連的、相同序號的行開關(guān)對應(yīng)的信息存儲(chǔ)電路38，輸出行開關(guān)選擇信號給選擇的信息存儲(chǔ)電路38，去選定其中要寫入數(shù)據(jù)的第一相變材料35和第二相變材料36。
例如圖2中假設(shè)第1行的SW^O〉的行有缺陷，本步驟中選擇了與WL<0>-WL<m-l> 相連的 SWQ<1>、SW1O. . . . SW^^l〉。
步驟6、測試程序控制導(dǎo)通選擇的各個(gè)信息存儲(chǔ)電路38中的第一開關(guān)S31和第三開關(guān)S33，關(guān)斷第二開關(guān)S32，由寫入電路31對第一相變材料35寫“1”。
本步驟的原理與上述步驟2相同，僅寫入的數(shù)據(jù)不是“O”而是“ 1 ”。
步驟7、測試程序控制導(dǎo)通選擇的各個(gè)信息存儲(chǔ)電路38中的第二開關(guān)S32，關(guān)斷第三開關(guān)S33，由寫入電路31對第二相變材料36寫“O”。
本步驟的原理與上述步驟3相同，僅寫入的數(shù)據(jù)不是“ 1 ”而是“O”。
此時(shí)，相變材料35為低阻值，相變材料36為高阻值。
步驟8、關(guān)斷選擇的各個(gè)信息存儲(chǔ)電路38中的第一開關(guān)S31、第二開關(guān)S32和第三開關(guān)S33。
這里，通過對相變材料35寫“1”和對相變材料36寫“0”，把相應(yīng)行開關(guān)已被導(dǎo)通的信息存儲(chǔ)在相變材料35和相變材料36里。這樣在系統(tǒng)正常工作時(shí)，相應(yīng)行開關(guān)就處于導(dǎo)通的狀態(tài)。
經(jīng)過了上述步驟5-8，實(shí)現(xiàn)了用無缺陷行及冗余行替換有缺陷行的功能。
第二較佳實(shí)施例
本實(shí)施例是通過增加冗余列的方式實(shí)現(xiàn)，本實(shí)施例的相變存儲(chǔ)器與現(xiàn)有技術(shù)的相變存儲(chǔ)相同之處在于都具有寫入電路，存儲(chǔ)陣列和Q個(gè)冗余列，不同在于還包括、多個(gè)信息存儲(chǔ)電路以及一個(gè)列開關(guān)選擇電路。
本實(shí)施例中的Q個(gè)冗余列與存儲(chǔ)陣列的存儲(chǔ)行連續(xù)排列。存儲(chǔ)陣列的每一列控制線連接有Q+1個(gè)行開關(guān)。其中，第O個(gè)列開關(guān)串聯(lián)在所在列控制線上，第1到第Q個(gè)列開關(guān)的一端連接到所在列控制線，另一端依次連接到所在列的下1到Q列控制線上。其中，每一個(gè)列開關(guān)對應(yīng)連接一個(gè)信息存儲(chǔ)電路。列開關(guān)選擇電路與所有信息存儲(chǔ)電路相連，所有信息存儲(chǔ)電路又與寫入電路相連。
當(dāng)測試出存儲(chǔ)陣列某一列有缺陷時(shí)，先通過列開關(guān)選擇電路，針對有缺陷列及有缺陷列后的所有列，選擇當(dāng)前閉合的列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)列開關(guān)關(guān)斷信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，關(guān)斷對應(yīng)的列開關(guān)；再通過列開關(guān)選擇電路，針對有缺陷列及有缺陷列后的所有列，選擇一個(gè)與無缺陷列相連的、相同序號的列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)列開關(guān)導(dǎo)通信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，導(dǎo)通對應(yīng)的列開關(guān)。
圖5示出了本實(shí)施例的相變存儲(chǔ)器中列開關(guān)與存儲(chǔ)陣列及冗余列的連接關(guān)系，圖 5中的列開關(guān)處于默認(rèn)狀態(tài)。
如圖5所示，本實(shí)施例相變存儲(chǔ)器的存儲(chǔ)陣列具有m個(gè)存儲(chǔ)行、η個(gè)存儲(chǔ)列21，共 m*n個(gè)相變存儲(chǔ)單元20。該相變存儲(chǔ)器具有3個(gè)冗余列22，連續(xù)排列在η個(gè)存儲(chǔ)列21之后。
圖5中，每一存儲(chǔ)列的列控制線BL<i>上均連接有4個(gè)列開關(guān)SW_Bi<j>，其中i是從O到n-1，j是從O到3。如第O存儲(chǔ)列的列控制線BL<0>接有SW—B/OySW—B/S〉共4個(gè)列開關(guān)；......，第n-1列的控制線BL<n-l>接有SW-Bn^OySW-BlriOt5其中，每一存儲(chǔ)列的4個(gè)列開關(guān)分別接到該列及該列以下的3列，即第O個(gè)列開關(guān)串聯(lián)在所在列控制線上，第1到第3個(gè)列開關(guān)的一端連接到所在列控制線，另一端依次連接到所在列的下1到3列控制線上。冗余列作為存儲(chǔ)列的備用列，以相同的方式與相應(yīng)的列開關(guān)連接，如，列開關(guān)SW_ Bn-2<0>-Sff_B -2<3>將分別接到第n-2列以及該列以下的第n_l列及兩個(gè)冗余列(圖中標(biāo)為 0和1的冗余例)；列開關(guān)SW-Bn^OySW-BlriO將分別接到第Π-1列以及該列以下的3個(gè)冗余列。
圖5示出了列開關(guān)的默認(rèn)狀態(tài)，具體為每一存儲(chǔ)列的SW_B<0>......Sff_Bn-i<0>導(dǎo)通，SWLB/D-SWLBciO,......，Sff_Bn-i<l>-SW_Bn-i<3> 關(guān)斷。此時(shí)每個(gè)列控制信號BL<0>......BL<n-l>都去控制自己相應(yīng)的列。以上是以3個(gè)冗余列為例，若假設(shè)有h個(gè)冗余列(h彡η)，每個(gè)列控制信號接有g(shù)個(gè)開關(guān)，則g需滿足g = h+Ι。
當(dāng)測試時(shí)發(fā)現(xiàn)有某一列出錯(cuò)時(shí)，假設(shè)為存儲(chǔ)列21中的第1列(圖5中為數(shù)字1所在的存儲(chǔ)列(在本申請文本中，行的計(jì)數(shù)是從第O列開始的)出錯(cuò)，需要進(jìn)行替換。
如圖6所示，此時(shí)把第1列的SW—B^O〉斷開，SW-B1O閉合。并把以下所有列的SW_B2<0>，......Sff_Bn-i<0> 斷開，SW_B2<1>，......Sff_Bn-i<l> 閉合。也就是說，由第 2 列替換第1列，第3列替換第2列，以此類推，最后由冗余列22的第O列替換第n-1列。
本實(shí)施例中，信息存儲(chǔ)電路的結(jié)構(gòu)及其與寫入電路和邏輯電路的連接關(guān)系相同， 區(qū)別僅僅是每個(gè)信息存儲(chǔ)電路輸出的控制信號用來控制與其連接的列開關(guān)。其具體的工作原理也完全相同，這里不再重復(fù)說明。
由上述的實(shí)施例可見，本發(fā)明在測試的時(shí)候發(fā)現(xiàn)有缺陷的行或列時(shí)，把這些行或列的信息直接存儲(chǔ)到相變材料里，這樣在斷電時(shí)還能保存這些信息。正常工作的時(shí)候通過讀取相變材料里的信息來控制相應(yīng)開關(guān)的通斷，在電路里直接由相應(yīng)的冗余行或列來替換有缺陷的行或列。這樣在讀寫的時(shí)候就不需要每次都進(jìn)行地址比較，提高了讀寫速度，并且省去了比較電路。
權(quán)利要求
1.一種具有冗余電路的相變存儲(chǔ)器，包括寫入電路、存儲(chǔ)陣列及P個(gè)冗余行或Q個(gè)冗余列，其特征在于還包括多個(gè)信息存儲(chǔ)電路、行或列開關(guān)選擇電路；所述P個(gè)冗余行或Q個(gè)冗余列連續(xù)排列于存儲(chǔ)陣列的行或列之后；所述存儲(chǔ)陣列的每一行控制線連接有P+1個(gè)行開關(guān)或每一列控制線連接有Q+1個(gè)列開關(guān)；所述第0個(gè)行開關(guān)或列開關(guān)串聯(lián)在所在行或列控制線上；第1到第P個(gè)行開關(guān)或第1到第Q個(gè)列開關(guān)的一端連接到所在行或列控制線，另一端依次連接到所在行或列的下1到P 行或1到Q列控制線上；所述每一個(gè)行開關(guān)或每一個(gè)列開關(guān)對應(yīng)連接一個(gè)信息存儲(chǔ)電路；所述行或列開關(guān)選擇電路與所有信息存儲(chǔ)電路相連；所述所有信息存儲(chǔ)電路與寫入電路相連；當(dāng)測試出存儲(chǔ)陣列某一行或列有缺陷時(shí)，先通過行或列開關(guān)選擇電路，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇當(dāng)前閉合的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行或列開關(guān)關(guān)斷信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，關(guān)斷對應(yīng)的行開關(guān)或列開關(guān)；再通過行或列開關(guān)選擇電路，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇一個(gè)與無缺陷行或列相連的、相同序號的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行或列開關(guān)導(dǎo)通信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，導(dǎo)通對應(yīng)的行開關(guān)或列開關(guān)。
2.如權(quán)利要求1所述的相變存儲(chǔ)器，其特征在于所述信息存儲(chǔ)電路為非易失性存儲(chǔ)器；其將存儲(chǔ)的行或列開關(guān)導(dǎo)通或關(guān)斷信息，作為控制信號輸出給與其相連的行開關(guān)或列開關(guān)。
3.如權(quán)利要求1所述的相變存儲(chǔ)器，其特征在于所述行或列開關(guān)選擇電路由邏輯電路實(shí)現(xiàn)，其接收測試時(shí)輸入的行或列控制信號和開關(guān)選擇信號，輸出行或列開關(guān)選擇信號給選擇的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路。
4.如權(quán)利要求3所述的相變存儲(chǔ)器，其特征在于所述信息存儲(chǔ)電路包括三個(gè)開關(guān)、 兩個(gè)相變材料、PMOS管、NMOS管和反相器；所述第一開關(guān)的第一端與寫入電路相連，第二端與第一相變材料的第一端相連；第一相變材料的第一端還與PMOS管的漏極相連，其第二端與第二相變材料的第一端相連，并連接開關(guān)控制信號線；PMOS管的源極與電源相連；第二相變材料的第二端與NMOS管的漏極相連；NMOS管的源極接地；所述第二開關(guān)與第一相變材料并聯(lián)；所述第三開關(guān)連接在開關(guān)控制信號線與地之間；所述行或列開關(guān)選擇電路輸出的行或列開關(guān)選擇信號輸出到反相器的第一端和NMOS 管的柵極，反相器的第二端連接到PMOS管的柵極。
5.如權(quán)利要求3所述的相變存儲(chǔ)器，其特征在于所述的邏輯電路為譯碼電路。
6.如權(quán)利要求1-5任一項(xiàng)所述的相變存儲(chǔ)器，其特征在于所述行開關(guān)或列開關(guān)為具有控制端的開關(guān)；所述每個(gè)行開關(guān)或列開關(guān)的控制端與其對應(yīng)的信息存儲(chǔ)電路相連。
7.—種相變存儲(chǔ)器實(shí)現(xiàn)冗余的方法，其特征在于采用權(quán)利要求1所述的相變存儲(chǔ)器； 當(dāng)測試出存儲(chǔ)陣列某一行或列有缺陷時(shí)，執(zhí)行如下步驟A、通過行或列開關(guān)選擇電路，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇當(dāng)前閉合的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行或列開關(guān)關(guān)斷信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，關(guān)斷對應(yīng)的行開關(guān)或列開關(guān)；B、通過行或列開關(guān)選擇電路，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇一個(gè)與無缺陷行或列相連的、相同序號的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路，由寫入電路在選擇的信息存儲(chǔ)電路中存儲(chǔ)行或列開關(guān)導(dǎo)通信息，且所述信息存儲(chǔ)電路輸出開關(guān)控制信號，導(dǎo)通對應(yīng)的行開關(guān)或列開關(guān)。
8.如權(quán)利要求7所述的方法，其特征在于所述行或列開關(guān)選擇電路由邏輯電路實(shí)現(xiàn)， 其接收測試時(shí)輸入的行或列控制信號和開關(guān)選擇信號，輸出行或列開關(guān)選擇信號給選擇的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路。
9.如權(quán)利要求8所述的方法，其特征在于所述信息存儲(chǔ)電路包括三個(gè)開關(guān)、兩個(gè)相變材料、PMOS管、NMOS管和反相器；所述第一開關(guān)的第一端與寫入電路相連，第二端與第一相變材料的第一端相連；第一相變材料的第一端還與PMOS管的漏極相連，其第二端與第二相變材料的第一端相連，并連接開關(guān)控制信號線；PMOS管的源極與電源相連；第二相變材料的第二端與NMOS管的漏極相連；NMOS管的源極接地；所述第二開關(guān)與第一相變材料并聯(lián)；所述第三開關(guān)連接在開關(guān)控制信號線與地之間；所述行或列開關(guān)選擇電路輸出的行或列開關(guān)選擇信號輸出到反相器的第一端和NMOS 管的柵極，反相器的第二端連接到PMOS管的柵極。
10.如權(quán)利要求9所述的方法，其特征在于所述步驟A包括Al、邏輯電路接收測試時(shí)輸入的行或列控制信號和開關(guān)選擇信號，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇當(dāng)前閉合的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路， 輸出兩路行或列開關(guān)選擇信號給選擇的信息存儲(chǔ)電路；A2、導(dǎo)通選擇的各個(gè)信息存儲(chǔ)電路中的第一開關(guān)和第三開關(guān)，關(guān)斷第二開關(guān)，由寫入電路對第一相變材料寫0 ；A3、導(dǎo)通選擇的各個(gè)信息存儲(chǔ)電路中的第二開關(guān)，關(guān)斷第三開關(guān)，由寫入電路對第二相變材料寫1 ；A4、關(guān)斷選擇的各個(gè)信息存儲(chǔ)電路中的第一、第二、第三開關(guān)，開關(guān)控制信號線輸出關(guān)斷信號給對應(yīng)的行開關(guān)或列開關(guān)，關(guān)斷對應(yīng)的行開關(guān)或列開關(guān)。
11.如權(quán)利要求10所述的方法，其特征在于所述步驟B包括Bi、邏輯電路接收輸入的行或列控制信號和開關(guān)選擇信號，針對有缺陷行或列及有缺陷行或列后的所有行或列，選擇一個(gè)與無缺陷行或列相連的、相同序號的行開關(guān)或列開關(guān)對應(yīng)的信息存儲(chǔ)電路，輸出兩路行或列開關(guān)選擇信號給選擇的信息存儲(chǔ)電路；B2、導(dǎo)通選擇的各個(gè)信息存儲(chǔ)電路中的第一開關(guān)和第三開關(guān)，關(guān)斷第二開關(guān)，由寫入電路對第一相變材料寫1 ；B3、導(dǎo)通選擇的各個(gè)信息存儲(chǔ)電路中的第二開關(guān)，關(guān)斷第三開關(guān)，由寫入電路對第二相變材料寫0 ；B4、關(guān)斷選擇的各個(gè)信息存儲(chǔ)電路中的第一、第二、第三開關(guān)，開關(guān)控制信號線輸出導(dǎo)通信號給對應(yīng)的行開關(guān)或列開關(guān)，導(dǎo)通對應(yīng)的行開關(guān)或列開關(guān)。
全文摘要
本發(fā)明公開了一種具有冗余電路的相變存儲(chǔ)器，包括P個(gè)冗余行或Q個(gè)冗余列、信息存儲(chǔ)電路、行或列開關(guān)選擇電路；每一行或列控制線連接有P+1個(gè)行開關(guān)或Q+1個(gè)列開關(guān)；第0個(gè)行或列開關(guān)串聯(lián)在所在行或列控制線上；第1到第P個(gè)行開關(guān)或第1到第Q個(gè)列開關(guān)的一端連接到所在行或列控制線，另一端依次連接到下1到P行或Q列控制線上；每一個(gè)行或列開關(guān)對應(yīng)一個(gè)信息存儲(chǔ)電路；行或列開關(guān)選擇電路與所有信息存儲(chǔ)電路相連；所有信息存儲(chǔ)電路與寫入電路相連；當(dāng)測試出存儲(chǔ)陣列某一行或列有缺陷時(shí)，在信息存儲(chǔ)電路存儲(chǔ)開關(guān)導(dǎo)通或關(guān)斷信息，并控制對應(yīng)的行開關(guān)或列開關(guān)，實(shí)現(xiàn)用無缺陷行或列快速替換有缺陷行或列。本發(fā)明同時(shí)公開了該相變存儲(chǔ)器實(shí)現(xiàn)冗余的方法。
文檔編號G11C5/02GK102543171SQ20121003665
公開日2012年7月4日 申請日期2012年2月17日 優(yōu)先權(quán)日2012年2月17日
發(fā)明者周忠玲, 李秦, 洪紅維, 王瑞哲, 黃崇禮 申請人:北京時(shí)代全芯科技有限公司