專利名稱：一種存儲裝置及選取該存儲裝置中區(qū)域位線的方法
技術(shù)領(lǐng)域：
本發(fā)明的技術(shù)是關(guān)于高密度存儲裝置，特別是關(guān)于一種存儲裝置及選取該存儲裝置中區(qū)域位線的方法。
背景技術(shù)：
當集成電路中的裝置的臨界尺寸縮減至通常存儲單元技術(shù)的極限時，設(shè)計者則轉(zhuǎn)而尋求存儲單元的多重疊層平面技術(shù)以達成更高的儲存密度，以及每一個比特較低的成本。舉例而言，薄膜晶體管技術(shù)已經(jīng)應(yīng)用在電荷捕捉存儲器之中，可參閱如賴等人的論文"A mult1-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory",IEEE Int' I Electron Device Meeting, 2006 年 12 月 11 13 日；及 Jung 等人的論文"Three Dimensionally Stack NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS structure for Beyond 30nm Node" , IEEEInt' I Electron Device Meeting, 2006 年 12 月 11 13 日。此外，交會點陣列技術(shù)也已經(jīng)應(yīng)用在反熔絲存儲器之中，可參閱如Johnson等人的論文"512-Mb PROM with a Three Dimensional Array of Diode/Ant1-fuse MemoryCells" , IEEE J.0f Solid-state Circuits, vol.38,n0.11, 2003 年 11 月。在 Johnson 等人所描述的設(shè)計中，多層字線及位線被使用，其具有存儲元件于交會點。此存儲元件包含P+多晶硅陽極與字線連接，及n+多晶硅陰極與位線連接，而陰極與陽極之間由反熔絲材料分隔。

發(fā)明內(nèi)容
此處所描述的技術(shù)是減少介于相鄰整體位線與相鄰位線結(jié)構(gòu)間的電容性耦合負載。本發(fā)明存儲裝置的第一范例包括存儲單元區(qū)塊具有多個階層。每一階層包括多個存儲單元長條是延伸于存儲單元區(qū)塊的第一端與第二端間的一第一方向。每一階層中的第一位線結(jié)構(gòu)是位于存儲單元區(qū)塊的第一端。每一第一位線結(jié)構(gòu)操作上是與在第一方向上延伸的第一存儲單元長條耦接。每一階層中的第二位線結(jié)構(gòu)是位于存儲單元區(qū)塊的第二端。每一第二位線結(jié)構(gòu)操作上是與在第二方向上延伸的第二存儲單元長條耦接。多個位線對于第一方向上延伸，其至少包括串聯(lián)的一第一、第二及一第三位線對，每一位線對包括一偶數(shù)位線及一奇數(shù)位線。奇數(shù)位線連接器將奇數(shù)位線與第二位線結(jié)構(gòu)連接，而偶數(shù)位線連接器將偶數(shù)位線與第一位線結(jié)構(gòu)連接。一串聯(lián)位線對中的每一位線由鄰接位線對中的一位線分隔。在某些范例中的第一存儲單元,第二位線對中的奇數(shù)位線位于第一位線對中的奇數(shù)位線與偶數(shù)位線之間，第一位線對中的偶數(shù)位線位于第二位線對中的奇數(shù)位線與偶數(shù)位線之間，及第二位線對中的偶數(shù)位線位于第一位線對中的偶數(shù)位線與第三位線對中的奇數(shù)位線之間，其中當奇數(shù)位線對與偶數(shù)位線對在讀取時被分隔介于位線間的電容性耦合可以被減少。在某些范例中，在一系列奇數(shù)位線連接器中的間隔奇數(shù)位線連接器包含一橫向轉(zhuǎn)向部分，且在一系列偶數(shù)位線連接器中的間隔偶數(shù)位線連接器包含一橫向轉(zhuǎn)向部分。在某些范例中的第一存儲單元，該第一位線結(jié)構(gòu)及該第二位線結(jié)構(gòu)操作上由串行選擇切換開關(guān)與該第一及該第二存儲單元串行耦接。某些范例中包括多條字線及第一串行選擇線與第二串行選擇線組；多條字線中的字線安排成選取多個階層中一個與該存儲單元串行正交之對應(yīng)存儲單元平面，該組第一串行選擇線安排成選取串行選擇切換開關(guān)將對應(yīng)的存儲單元串行與多個階層中的第一位線結(jié)構(gòu)連接，該組第二串行選擇線安排成選取串行選擇切換開關(guān)將對應(yīng)的存儲單元串行與多個階層中的第二位線結(jié)構(gòu)連接。本發(fā)明存儲裝置的第二范例包括存儲單元區(qū)塊具有多個階層。每一階層包括多個存儲單兀長條是延伸于存儲單兀區(qū)塊的第一端與第二端間的一第一方向。每一階層中的位線結(jié)構(gòu)是位于存儲單元區(qū)塊的第一端及第二端。每一位線結(jié)構(gòu)操作上是與存儲單元長條耦接。多個位線對于第一方向上延伸，其至少包括串聯(lián)的一第一、第二、一第三及一第四位線對。位線對具有端點于存儲單元區(qū)塊的第一端及第二端的位線結(jié)構(gòu)之上。位線連接器于該存儲單元區(qū)塊的該第一端之上，以將該第二及第四位線對與該第一位線結(jié)構(gòu)連接；該第二位線對的一位線連接器具有一橫向轉(zhuǎn)向區(qū)域大致延伸于該第一位線對的下方；以及該第四位線對的一位線連接器具有一橫向轉(zhuǎn)向區(qū)域大致延伸于該第三位線對的下方。在某些范例中的第二存儲單元，位線連接器于該存儲單元區(qū)塊的該第二端將該第一及該第三位線對與該第二位線結(jié)構(gòu)連接。某些范例中更包含該第一位線對的一位線連接器位于該存儲單元區(qū)塊的該第二端具有一橫向轉(zhuǎn)向區(qū)域大致延伸于該第二位線對的下方；以及該第三位線對的一位線連接器位于該存儲單元區(qū)塊的該第二端具有一橫向轉(zhuǎn)向區(qū)域大致延伸于該第四位線對的下方。某些范例中，該第二及該第四位線對的位線連接器是在不同階層與該位線結(jié)構(gòu)連接。本發(fā)明的另一目的是關(guān)于一種選取一存儲裝置中區(qū)域位線的方法。該區(qū)域位線包含一組偶數(shù)區(qū)域位線操作上將多個階層中的第一位線結(jié)構(gòu)與該存儲裝置的一第一端耦接，及一組奇數(shù)區(qū)域位線操作上將該多個階層中的第二位線結(jié)構(gòu)與該存儲裝置的一第二端耦接。根據(jù)該方法包含選取一偶數(shù)區(qū)域位線；選取一奇數(shù)區(qū)域位線；以及這些選取步驟是以該選取的區(qū)域位線并不互相鄰接的方式進行。在某些范例中，該偶數(shù)區(qū)域位線選取步驟包含自以下排列的偶數(shù)區(qū)域位線至少一者選取:BL0、BL2、BL4、BL6、BL8、BL10、BL12、BL14 ;該奇數(shù)區(qū)域位線選取步驟包含自以下排列的奇數(shù)區(qū)域位線至少一者選取:BL1、BL3、BL5、BL7、BL9、BL11、BL13、BL15 ;以及該些區(qū)位位線以以下的順序排列:BL0、BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BLlO、BLl 1、BL12、BL13、BL14、BL15。在某些范例中，這些選取步驟是選取偶數(shù)區(qū)域位線BLO及奇數(shù)區(qū)域位線BL9。本發(fā)明是由權(quán)利要求范圍所界定。這些和其它目的，特征，和實施例，會在下列實施方式的章節(jié)中搭配圖式被描述。


圖1顯示一個三維存儲裝置的簡化三維示意圖。圖2顯示圖1中結(jié)構(gòu)一部分的示意圖。圖3顯示一個三維與非門閃存陣列一部分的范例示意圖，其具有三層是一個可以包括多層存儲單元區(qū)塊的代表性示意圖。圖4顯示一個沿著圖2中4-4線的一部分的范例剖面示意圖。圖5顯示一個類似于圖2中范例三維存儲器裝置一部分的示意圖，其是將圖1中的結(jié)構(gòu)修改以解決整體位線電容性耦合負載的問題。圖6顯示一個類似于圖1中范例三維存儲器裝置一部分的示意圖，其是將圖1中的結(jié)構(gòu)修改以解決整體位線與位線結(jié)構(gòu)電容性耦合負載的問題。圖7顯示圖6中結(jié)構(gòu)一部分的示意圖。圖8顯示沿著圖7中的線8-8的剖面示意圖。圖9為顯示使用不同對的鄰接串行選擇切換開關(guān)來施加讀取信號至其他整體位線的16種不同群組或方 式的表格。圖10是與圖9類似的表格但是其中的串行選擇切換開關(guān)對并不是和圖8 一樣是鄰接的而是分得很開而達成相同讀取信號施加的圖案。圖11顯示另一種可以同時解決整體位線的電容性耦合CMBL及位線結(jié)構(gòu)的電容性耦合CPAD的三維存儲裝置的替代實施例。圖12顯示根據(jù)本發(fā)明一實施例的集成電路的簡化示意圖，其包括通常稱為存儲陣列的存儲單元區(qū)塊。主要元件符號說明10:三維存儲裝置12:存儲單元區(qū)塊13:存儲單元階層14:字線16:第一方向18:第二方向20:串行選擇線21:串行選擇切換開關(guān)22:整體位線24、26:第一及第二位線結(jié)構(gòu)28:位線栓塞30:第三方向32:區(qū)域位線34:源極線36:奇數(shù)接地選擇線38:偶數(shù)接地選擇線40:字線42:整體位線對44:第一(偶數(shù))位線45:第二(奇數(shù))位線175:集成電路160:存儲器陣列
161、261:列譯碼器162:字線166:行譯碼器164:整體位線163、263:頁面緩沖器164:整體位線165:總線167:數(shù)據(jù)總線174:其他電路169,269:編程、擦除及階層相關(guān)讀取操作的狀態(tài)機構(gòu)168:偏壓調(diào)整供應(yīng)電壓173:數(shù)據(jù)輸入/輸出線258:群組譯碼器200、202、204:垂直連接器210、212、214:串行選擇晶體管220,222,224:存儲單元230,232,234:接觸墊240,242,244:延伸線
具體實施例方式本發(fā)明的某些實施例，會在下列實施方式的章節(jié)中搭配圖式被描述，其中僅顯示某些而并非全部的實施例。然而，本發(fā)明不同的實施例可以具有不同的型態(tài)且不應(yīng)視為限制本發(fā)明；而是這些實施例的提供為使本說明書的揭露滿足專利法的要求。圖1及圖2是一個三維存儲裝置10的示意圖，其包括存儲單元的區(qū)塊12，并未顯示出個別的存儲單元。三維存儲裝置10是與2011年4月I日申請的美國專利案13/078311 的"Memory Architecture of Third Array with Alternating Memory StringOrientation and string Select Structure "所揭露的結(jié)構(gòu)類似。存儲單兀的區(qū)塊12包括多個存儲單元階層13，圖1中顯示8個階層13。每一個階層13包括多個存儲單元串行。存儲裝置10也包括一系列的字線14。這些字線14平行地于一第一方向16上延伸，且存儲單元串行于一第二方向18上延伸。串行選擇線20于第一方向16上延伸且經(jīng)由位于串行終端的串行選擇切換開關(guān)21與所選取的存儲單元串行電性耦接。串行選擇線20組態(tài)為與串行選擇切換開關(guān)21疊層連接，每一個階層中有一個串行選擇切換開關(guān)21，使得一條串行選擇線20選取不只一條的信號線疊層。串行選擇切換開關(guān)21通常是顯示于圖2中的晶體管。存儲裝置10也包括整體位線22，某些時候于圖標中標示為金屬位線MBL，于第二方向18上延伸，且與第一及第二位線結(jié)構(gòu)24、26通過位線栓塞28在每一階層13中耦接，其在某些時候稱為位線墊。第一及第二位線結(jié)構(gòu)24、26在一第三方向30上疊層且位于存儲單元區(qū)塊12的兩端。因此，每一階層13中的存儲單元具有第一位線結(jié)構(gòu)24與存儲單元的第一端連接，及第二位線結(jié)構(gòu)26與存儲單元的第二端連接。如圖中所示，8條整體位線22用于8層13的位線結(jié)構(gòu)24、26。
如圖2中所示，存儲裝置10也包括區(qū)域位線32于存儲單元區(qū)塊12內(nèi)，其也是于第二方向18上延伸。圖中顯示每一條整體位線22具有2條區(qū)域位線32。存儲裝置10也包括其他的特征于第一方向16上延伸，例如源極線34、奇數(shù)部分的接地選擇線36、偶數(shù)部分的接地選擇線38及字線40。圖3顯示一個三維與非門閃存陣列一部分的范例示意圖，其具有三層是一個可以包括多層存儲單元區(qū)塊的代表性示意圖。包括字線WLn_l、WLn、WLn+l的多條字線平行地于第一方向16上延伸，這些字線與列譯碼器261電性耦接。這些字線與存儲單元的柵極連接，其串聯(lián)安排成與非門串行。字線WLn是代表性的字線。如圖2中所示，字線是在每一層平面中與其下的存儲單元的柵極垂直連接。多條區(qū)域位線沿著行方向上排列以構(gòu)成存儲單元陣列不同階層中的與非門串行。如圖2中所示，陣列包括在第三階層上的區(qū)域位線BL31，在第二階層上的區(qū)域位線BL21，及在第一階層上的區(qū)域位線BLl I。存儲單元具有介電電荷捕捉結(jié)構(gòu)于對應(yīng)的字線與區(qū)域位線之間。在此例示中，為了簡化起見，每一個與非門串行中僅顯示三個存儲單元。舉例而言，由第三階層上的區(qū)域位線BL31所構(gòu)成的與非門串行包含存儲單元220、222、224。在一典型的應(yīng)用中，一與非門串行可以包含16、32或更多個存儲單元。包括SSLn-1、SSLn, SSLn+1的多條串行選擇線與群組譯碼器258 (其可以是列譯碼器261的一部份)電性耦接，而進行串行的一個群組的選擇。這些串行選擇線與串行選擇晶體管的柵極連接，其安排于這些存儲單元與非門串行的第一端。如圖2中所示，每一條串行選擇線是在每一層平面中與串行選擇晶體管的柵極垂直連接。舉例而言，串行選擇線SSLn+1分別在三個階層平面中與串行選擇晶體管210、212、214(21)的柵極連接。在一特定階層中的區(qū)域位線選擇性地通過對應(yīng)的選擇晶體管而與一特定階層中的延伸線耦接。舉例而言，在第三階層中的區(qū)域位線選擇性地通過此階層中的選擇晶體管而與延伸線240耦接。類似地，在第二階層中的區(qū)域位線選擇性地與延伸線242耦接，而在第一階層中的區(qū)域位線選擇性地與延伸線244耦接。每一階層中的延伸線包括一對應(yīng)的接觸墊，其與和對應(yīng)的整體位線耦接的垂直連接器連接。舉例而言，在第三階層中的延伸線240經(jīng)由接觸墊230及垂直連接器200而與整體位線GBLn-1耦接。在第二階層中的延伸線242經(jīng)由接觸墊232及垂直連接器202而與整體位線GBLn耦接。在第一階層中的延伸線244與整體位線GBLn+1耦接。整體位線GBLn-1、GBLn和GBLn+1與陣列中額外的區(qū)塊(未示)耦接且延伸至頁面緩沖器263。在此方式下可以建立三維譯碼網(wǎng)絡(luò)，其中一被選取存儲單元使用一條字線、所有或某些位線及一串行選擇線SSL進行存取。區(qū)塊選擇晶體管安排于這些存儲單元與非門串行的第二端。舉例而言，區(qū)塊選擇晶體管260安排于由存儲單元220、222、224構(gòu)成的與非門串行的第二端。接地選擇線GSL與區(qū)塊選擇晶體管的柵極連接。接地選擇線GSL與列譯碼器261電性耦接以于此處所描述的操作時接收偏壓電壓。區(qū)塊選擇晶體管是用來選擇性地將此區(qū)塊中的與非門串行的第二端與共同源極線CSL上的一參考電壓耦接。此共同源極線CSL以于此處所描述的操作時接收偏壓電壓。在某些操作時，此共同源極線CSL被偏壓至一個較此與非門串行相對側(cè)的位在線更高的參考電壓，而不是像傳統(tǒng)的"源極"角色般接地或是靠近地電位。例如圖1、圖2的裝置10的某些三維存儲器裝置的主要位線負載問題的缺點顯示于圖4中。即，主要位線負載是來自鄰接整體位線及鄰接位線墊兩者。來自鄰接整體位線22的存儲單元導(dǎo)致整體位線電容性耦合，圖4中標示為CMBL，而位線結(jié)構(gòu)(某些時候稱為位線墊)的電容性耦合，圖4中標示為CPAD。估計在圖1、圖2所示的范例中大約2/3的電容性耦合負載來自鄰接整體位線22，而大約1/3的電容性耦合負載來自鄰接位線結(jié)構(gòu)24、26 (位線墊)。如此的耦合會導(dǎo)致讀取干擾。傳統(tǒng)技術(shù)的三維存儲器結(jié)構(gòu)的缺點是因為需要將鄰接位線耦合效應(yīng)遮蔽而降低了讀取速率。在每一次讀取時，需要讀取奇數(shù)或偶數(shù)整體位線。鄰接的整體位線則作為屏蔽之用。在如此的存儲器結(jié)構(gòu)中，在一次讀取操作時僅有1/4的位線被存取。圖5顯示一個范例三維存儲器裝置10 —部分的示意圖，其用來減少具有圖1、圖2及圖4結(jié)構(gòu)中所產(chǎn)生的電容性耦合負載而改善了讀取速率。在一次讀取操作時可以有1/2的位線被存取。類似的元件則使用類似的參考標號。在此范例中具有16個疊層的區(qū)域位線，所以有16條區(qū)域位線32，在圖5中標示為BL0-BL15。此外有8層與8個位線栓塞28對應(yīng)。第一位線結(jié)構(gòu)24是頂層位線結(jié)構(gòu)；圖中顯示8個頂層位線結(jié)構(gòu)，每一層有一個。每一個位線栓塞28在不同層的第一端與第一位線結(jié)構(gòu)24連接。類似地，每一個位線栓塞28在不同層的第二端與第二位線結(jié)構(gòu)26連接。圖5所示的范例與圖1、圖2及圖4中的三維存儲器裝置10類似，但是具有16條整體位線而不是如圖1、圖2及圖4 一般具有8條整體位線。在此范例中，具有8對42的整體位線22。必須注意的是一特定結(jié)構(gòu)中的系列，例如此處的8對42的整體位線22，可以標示為連續(xù)的整數(shù)例如第42.1對、42.2對等。為了減少電容性耦合，每一層中使用一對42整體位線22。在圖中兩條整體位線標示為MBL 10(金屬/整體位線I的奇數(shù)條)、MBL IE (金屬/整體位線I的偶數(shù)條)、MBL 20、MBL 2E等，且會被稱為第一位線(偶數(shù))44及第二位線(奇數(shù))45。此第一位線44通過位線栓塞28與第一位線結(jié)構(gòu)24連接，且因為其與標示為SSL0、SSL2到SSL14的偶數(shù)的串行切換選擇開關(guān)21連接而被稱為偶數(shù)。類似地，第二位線45與第二位線結(jié)構(gòu)26連接，且因為其與標示為SSL1、SSL3到SSL15的奇數(shù)的串行切換選擇開關(guān)21連接而被稱為奇數(shù)。雖然此結(jié)構(gòu)可以解決整體位線嚴重的電容性耦合CMBL問題，但是無法降低位線墊(位線結(jié)構(gòu))的電容性耦合CPAD。為了改善讀取效率及屏蔽來自鄰接位線及鄰接位線墊兩者的耦合效應(yīng)，提出一種新的三維存儲器結(jié)構(gòu)。圖6、圖7及圖8所示的范例與圖1、圖2及圖4中的三維存儲器裝置10類似，但是具有16條整體位線而不是如圖1、圖2及圖4 一般具有8條整體位線，且可以同時解決整體位線的電容性耦合CMBL及位線結(jié)構(gòu)的電容性耦合CPAD。如圖5中的范例所示，每一位線對42的奇數(shù)整體位線45與第二位線結(jié)構(gòu)26連接，且每一位線對42的偶數(shù)整體位線44與第一位線結(jié)構(gòu)24連接，且第一位線結(jié)構(gòu)24與第二位線結(jié)構(gòu)26是在相同層。然而，每一位線對42的奇數(shù)整體位線45與偶數(shù)整體位線44由鄰接位線對42的一位線分隔。舉例而言，第一位線對42.1的奇數(shù)整體位線45.1與偶數(shù)整體位線44.1由第二位線對42.2的奇數(shù)位線45.2分隔；第二位線對42.2的奇數(shù)整體位線45.2與偶數(shù)整體位線44.2由第一位線對42.1的偶數(shù)位線44.1分隔等等。圖8顯示沿著圖7中的線8-8的剖面示意圖。在此圖中假設(shè)第二位線對42.2、第四位線對42.4、第六位線對42.6及第八位線對42.8被，大致同時地，平行地讀取及存取，由圖中虛線所示。如此平行讀取能力，可以被想象成頁面讀取模式，可以達成非?？焖俚淖x取時間。由此位線對進行存取的第二位線結(jié)構(gòu)26層次亦可以交錯且標示為第二位線結(jié)構(gòu)26.2,26.4,26.6及26.8。必須注意的是每一個位線結(jié)構(gòu)26可以由奇數(shù)或偶數(shù)位線45、44存取。然而，每一位線對42的奇數(shù)整體位線45與偶數(shù)整體位線44由鄰接位線對42的一位線分隔可以幫助減少位線耦合效應(yīng)而有效地允許同時存取在每一個位線結(jié)構(gòu)疊層中的其他位線結(jié)構(gòu)。類似地，存取在每一個位線結(jié)構(gòu)疊層中的其他位線結(jié)構(gòu)允許位線結(jié)構(gòu)的交錯以減少電容性耦合效應(yīng)。圖9為顯示使用不同對的鄰接串行選擇切換開關(guān)來施加讀取信號至其他整體位線的16種不同群組或方式的表格。在圖9中，R代表"讀取狀態(tài)"，其是具有電流于導(dǎo)線中流動所以其狀態(tài)是開啟的，而S代表"遮蔽狀態(tài)"，其是不具有電流于導(dǎo)線中流動所以其狀態(tài)是關(guān)閉的。舉例而言，群組I使用SSLO和SSLl為偶數(shù)與奇數(shù)的串行選擇線21 ;群組3使用SSL2和SSL3為偶數(shù)與奇數(shù)的串行選擇線21 ;等等。如此奇數(shù)的群組例如群組I和群組3的結(jié)果是相同的而偶數(shù)的群組例的結(jié)果也是相同的，但是會和另一種群組的結(jié)果相反。圖10是與圖9類似的表格但是其中的串行選擇切換開關(guān)對并不是和圖8 一樣是鄰接的而是分得很開而達成相同讀取信號施加的圖案。圖9與圖10的表格特定了用來選擇行的串行選擇線SSL與電平譯碼的邏輯應(yīng)用方式。使用不同串行選擇切換開關(guān)21對的能力給了會于以下圖12討論的譯碼器161、166的布局設(shè)計的彈性。此彈性可以用來幫助一特定三維布局的最佳表現(xiàn)。在圖10的范例中，此譯碼使得不會有鄰接的串行選擇SSL晶體管疊層于平行讀取時被選取。圖12中的行譯碼器區(qū)塊166最好是安排成具有允許使用例如是圖9與圖10的范例的較大范圍的串行選擇線SSL的彈性。圖11顯示另一種可以同時解決整體位線的電容性耦合CMBL及位線結(jié)構(gòu)的電容性耦合CPAD的替代實施例。在圖11中的范例與圖6、圖7和圖8的類似，但是具有位線栓塞28直接向下延伸至位線結(jié)構(gòu)24、26且額外的導(dǎo)電層50位于整體位線22之下以用來為每一個位線對42橫向地轉(zhuǎn)接至兩個位線栓塞28之一。在圖11所示的范例中，一個上方位線栓塞28A直接向下延伸至偶數(shù)位線44.1，其與轉(zhuǎn)向額外的導(dǎo)電層50A區(qū)段交會。而一個下方轉(zhuǎn)向位線栓塞28C區(qū)段自轉(zhuǎn)向額外的導(dǎo)電層50A區(qū)段直接向下延伸而與第一位線結(jié)構(gòu)24.1連接。此由轉(zhuǎn)向區(qū)段50A提供之橫向偏移將轉(zhuǎn)向位線栓塞28C區(qū)段向右轉(zhuǎn)至奇數(shù)位線45.2的下方。類似地，上方轉(zhuǎn)向位線栓塞28A區(qū)段、轉(zhuǎn)向區(qū)段50A及轉(zhuǎn)向位線栓塞28C區(qū)段自偶數(shù)位線44.3,44.5,44.7延伸。一個上方位線栓塞28B直接向下延伸至偶數(shù)位線44.2以與對準的額外的導(dǎo)電層50B區(qū)段連接。一個下方對準的位線栓塞28D區(qū)段直接自對準導(dǎo)電層50B區(qū)段向下延伸而與第二位線結(jié)構(gòu)24.2連接。類似的上方轉(zhuǎn)向位線栓塞28D區(qū)段、對準區(qū)段50A及對電平線栓塞28D區(qū)段自偶數(shù)位線44.4,44.6,44.8延伸。類似的安排對準與轉(zhuǎn)向栓塞結(jié)構(gòu)自奇數(shù)位線45延伸至結(jié)構(gòu)的另一端。圖11中的安排利用了奇數(shù)/偶數(shù)安排以及位線栓塞于位線結(jié)構(gòu)交錯位置上的優(yōu)點。即，在此結(jié)構(gòu)的一端位線栓塞自間隔的偶數(shù)位線44延伸至第一位線結(jié)構(gòu)24以轉(zhuǎn)向至鄰接奇數(shù)位線45的下方。如此當構(gòu)建下方位線栓塞28C、28D時允許使用較大的介層孔、或是于介層孔間較大的距離、或是兩者皆有。類似地，在此結(jié)構(gòu)的另一端位線栓塞自間隔的奇數(shù)位線45延伸至第二位線結(jié)構(gòu)26以轉(zhuǎn)向至鄰接偶數(shù)位線44的下方而獲得相同的優(yōu)點。如圖8中所示，其是假設(shè)第二位線對42.2、第四位線對42.4、第六位線對42.6、第八位線對42.8被，大致同時地，平行地讀取及存取，由圖中虛線所示。但是與圖5中的范例不同，圖11中的范例,不僅減少整體位線的電容性耦合CMBL，也可以同時減少位線結(jié)構(gòu)的電容性耦合CPAD。圖12顯示根據(jù)本發(fā)明一實施例的集成電路的簡化示意圖。其中集成電路175包括通常稱為存儲陣列160的存儲單元區(qū)塊12，其是具有此處所描述的功能。如上述，一個陣列160包括多階層存儲單元。一列譯碼器161與沿著存儲陣列160 (列)第一方向16安排的多條字線162(14)耦接。方塊166中的行譯碼器在此范例中經(jīng)過數(shù)據(jù)總線167與一組頁面緩沖器163耦接。整體位線164(22)與沿著行方向其為存儲陣列160第二方向18安排的區(qū)域位線(未示)耦接。地址是由總線165提供給行譯碼器(方塊166)及列譯碼器(方塊161)。數(shù)據(jù)由集成電路上的其他電路174(此范例包括輸入/輸出端口)提供給數(shù)據(jù)輸入線173，集成電路175可為例如泛用目的處理器或特殊目的應(yīng)用電路，或是模塊組合以提供由存儲器陣列160所支持的系統(tǒng)單芯片功能。數(shù)據(jù)經(jīng)由數(shù)據(jù)輸出線173，提供至輸入/輸出端或是集成電路175內(nèi)部/外部的其他數(shù)據(jù)終端。在本實施例中所使用的控制器是使用了狀態(tài)機構(gòu)169，提供控制信號以控制由電壓供應(yīng)源或是方塊168產(chǎn)生或提供的偏壓調(diào)整供應(yīng)電壓的應(yīng)用，以進行此處所描述的許多操作。這些操作可以包括擦除、編程及陣列160中每一階層具有不同讀取條件的階層相關(guān)的讀取操作。該控制器可利用特殊目的邏輯電路而應(yīng)用，如熟習(xí)該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使于同一集成電路，以執(zhí)行一計算機程序而控制裝置的操作。在又一實施例中，該控制器是由特殊目的邏輯電路與通用目的處理器組合而成。為了清楚的目的，此名詞"編程"是用來表示一個增加存儲單元臨界電壓的操作。儲存于已編程存儲單元中的數(shù)據(jù)可由邏輯"0"或邏輯"I"代表。此名詞"擦除"是用來表示一個減少存儲單元臨界電壓的操作。儲存于已擦除存儲單元中的數(shù)據(jù)可以由編程狀態(tài)的反相代表，例如邏輯"I"或邏輯"0"。此外，多階存儲單元可以被編程至許多不同的臨界電平，且根據(jù)設(shè)計所需被擦除至一個單一的最高或最低臨界電平。此外，此名詞"寫入"是用來表示一個改變存儲單元臨界電壓的操作，可以是用來表示編程或擦除。本發(fā)明的較佳實施例與范例詳細揭露如上，但應(yīng)了解為上述范例僅作為范例，非用以限制專利的范圍。就熟知技藝之人而言，自可輕易依據(jù)隨附權(quán)利要求范圍對相關(guān)技術(shù)進行修改與組合。
權(quán)利要求
1.一種存儲裝置，包含: 一存儲單元區(qū)塊包括多個階層，每一階層包括多個存儲單元長條，每一個串行包括一串行選擇切換開關(guān)； 第一及第二位線結(jié)構(gòu)于每一個階層，該第一及第二位線結(jié)構(gòu)放置于該對應(yīng)階層的相反端，且該第一位線結(jié)構(gòu)為偶數(shù)位線結(jié)構(gòu)，該第二位線結(jié)構(gòu)為奇數(shù)位線結(jié)構(gòu)，其中在該階層中的一偶數(shù)串行的該串行選擇切換開關(guān)安排成將該串行與該階層的該第一位線結(jié)構(gòu)連接，及在該階層中的另一奇數(shù)串行的該串行選擇切換開關(guān)安排成將該串行與該階層的該第二位線結(jié)構(gòu)連接； 多個位線對，每一位線對包括一第一位線及一第二位線，每一位線對安排成與該多個階層的一對應(yīng)階層連接，在一位線對中的該第一位線與該對應(yīng)階層中的該第一位線結(jié)構(gòu)連接，及在一位線對中的該第二位線與該對應(yīng)階層中的該第二位線結(jié)構(gòu)連接； 其中該位線對放置成交錯的方式，使得于每一位線對中的該第一位線與該第二位線被在不同位線對中的該第一位線與該第二位線之一所分隔。
2.根據(jù)權(quán) 利要求1所述的存儲裝置，包括: 多條字線，該多條字線安排成選取該多個階層中與該多個存儲單元串行垂直的一對應(yīng)的存儲單元平面； 一第一組串行選擇線安排成選取串行選擇切換開關(guān)以將該多個存儲單元串行中的對應(yīng)的串行與該多個階層中的該第一位線結(jié)構(gòu)連接； 一第二組串行選擇線安排成選取串行選擇切換開關(guān)以將該多個存儲單元串行中的對應(yīng)的串行與該多個階層中的該第二位線結(jié)構(gòu)連接。
3.根據(jù)權(quán)利要求2所述的存儲裝置，包括: 譯碼電路，安排成選取在平行的該多個階層的每一層的一存儲單元，通過施加信號至該多條字線中的一選取字線、至該第一組串行選擇線中的一選取第一串行選擇線、至該第二組串行選擇線中的一選取第二串行選擇線、及至該多個位線對的交錯位線對中的該第一位線與該第二位線，該交錯位線對為奇數(shù)對或偶數(shù)對。
4.根據(jù)權(quán)利要求3所述的存儲裝置，其中: 該位線對包括第一、第二、第三、第四位線對依序排列且分別與第一、第二、第三、第四位線結(jié)構(gòu)連接；以及 該譯碼電路安排成選擇性地選取該第一及該第三位線對； 其中當選取該第一及該第三位線對時，該第二及該第四位線對提供介于該第一及該第三位線對間的屏蔽且該第二位線結(jié)構(gòu)提供介于該第一及第三位線結(jié)構(gòu)間的屏蔽，以減少任何電容性耦合效應(yīng)。
5.根據(jù)權(quán)利要求3所述的存儲裝置，其中該選取的第一串行選擇線及該選取的第二串行選擇線為鄰接串行選取串行選擇切換開關(guān)。
6.根據(jù)權(quán)利要求3所述的存儲裝置，其中該選取的第一串行選擇線及該選取的第二串行選擇線為非鄰接串行選取串行選擇切換開關(guān)。
7.一種存儲裝置，包含: 一存儲單元區(qū)塊包括多個階層，每一階層包括多個存儲單元長條于介于該存儲單元區(qū)塊的一第一端與一第二端之間的一第二方向延伸；一第一位線結(jié)構(gòu)于每一個階層的該存儲單元區(qū)塊的該第一端，每一第一位線結(jié)構(gòu)操作上與自該第一端延伸的一第一存儲單元串行耦接； 一第二位線結(jié)構(gòu)于每一個階層的該存儲單元區(qū)塊的該第二端，每一第二位線結(jié)構(gòu)操作上與自該第二端延伸的一第二存儲單元串行耦接； 多個位線對在該第二方向上延伸，至少包括第一、第二、第三位線對，每一位線對包括一奇數(shù)位線及一偶數(shù)位線； 奇數(shù)位線連接器將該奇數(shù)位線與該第二位線結(jié)構(gòu)連接； 偶數(shù)位線連接器將該偶數(shù)位線與該第一位線結(jié)構(gòu)連接；以及 一系列位線對中的每一位線通過鄰接位線對中的一位線分隔，其中當奇數(shù)位線與偶數(shù)位線分開讀取時位線間的電容性耦合會減少。
8.根據(jù)權(quán)利要求7所述的存儲裝置，其中: 該第二位線對的該奇數(shù)位線位于該第一位線對的該奇數(shù)位線與該偶數(shù)位線之間； 該第一位線對的該偶數(shù)位線位于該第二位線對的該奇數(shù)位線與該偶數(shù)位線之間；以及該第二位線對的該偶數(shù)位線位于該第一位線對的該偶數(shù)位線與該第三位線對的該奇數(shù)位線之間。
9.根據(jù)權(quán)利要求8所述的存儲裝置，其中該第一位線對的該偶數(shù)位線的該偶數(shù)位線連接器與該第二位線對的該偶數(shù)位線的該偶數(shù)位線連接器是在不同階層與該第一位線結(jié)構(gòu)連接。
10.根據(jù)權(quán)利要求9所述的存儲裝置，其中該不同階層是相鄰的階層。
11.根據(jù)權(quán)利要求8所述的存儲裝置，其中與該奇數(shù)位線連接器連接的該第二位線結(jié)構(gòu)，是和與該偶數(shù)位線連接器連接的該第一位線結(jié)構(gòu)交錯地位于不同階層中，其中當奇數(shù)位線與偶數(shù)位線分開讀取時位線結(jié)構(gòu)間的電容性耦合會減少。
12.根據(jù)權(quán)利要求7所述的存儲裝置，其中在一系列奇數(shù)位線連接器中的間隔奇數(shù)位線連接器包含一橫向轉(zhuǎn)向部分，且在一系列偶數(shù)位線連接器中的間隔偶數(shù)位線連接器包含一橫向轉(zhuǎn)向部分。
13.根據(jù)權(quán)利要求7所述的存儲裝置，其中該第一位線結(jié)構(gòu)及該第二位線結(jié)構(gòu)操作上由串行選擇切換開關(guān)與該第一及該第二存儲單元串行耦接。
14.一種存儲裝置，包含: 一存儲單元區(qū)塊包括多個階層，每一階層包括多個存儲單元串行于介于該存儲單元區(qū)塊的一第一端與一第二端之間的一第二方向延伸； 位線結(jié)構(gòu)于每一個階層的該存儲單元區(qū)塊的該第一端及該第二端，每一位線結(jié)構(gòu)操作上與一存儲單元串行耦接； 多個位線對在該第二方向上延伸，至少包括一串聯(lián)的第一、第二、第三、及第四位線對； 該位線具有端點于該存儲單元區(qū)塊的該第一端與該第二端的該位線結(jié)構(gòu)之上； 位線連接器于該存儲單元區(qū)塊的該第一端之上，以將該第二及第四位線對與該第一位線結(jié)構(gòu)連接； 該第二位線對的一位線連接器具有一橫向轉(zhuǎn)向區(qū)域大致延伸于該第一位線對的下方；以及該第四位線對的一位線連接器具有一橫向轉(zhuǎn)向區(qū)域大致延伸于該第三位線對的下方。
15.根據(jù)權(quán)利要求14所述的存儲裝置，更包含位線連接器于該存儲單元區(qū)塊的該第二端將該第一及該第三位線對與該位線結(jié)構(gòu)連接。
16.根據(jù)權(quán)利要求14所述的存儲裝置，更包含: 該第一位線對的一位線連接器位于該存儲單元區(qū)塊的該第二端具有一橫向轉(zhuǎn)向區(qū)域大致延伸于該第二位線對的下方；以及 該第三位線對的一位線連接器位于該存儲單元區(qū)塊的該第二端具有一橫向轉(zhuǎn)向區(qū)域大致延伸于該第四位線對的下方。
17.根據(jù)權(quán)利要求14所述的存儲裝置，其中該第二及該第四位線對的位線連接器是在不同階層與該位線結(jié)構(gòu)連接。
18.—種選取一存儲裝置中區(qū)域位線的方法，該區(qū)域位線包含一組偶數(shù)區(qū)域位線操作上將多個階層中的第一位線結(jié)構(gòu)與該存儲裝置的一第一端耦接，及一組奇數(shù)區(qū)域位線操作上將該多個階層中的第二位線結(jié)構(gòu)與該存儲裝置的一第二端耦接，該方法包含: 選取一偶數(shù)區(qū)域位線； 選取一奇數(shù)區(qū)域位線；以及 上述選取步驟是以該選取的區(qū)域位線并不互相鄰接的方式進行。
19.根據(jù)權(quán)利要求18所述的方法，其中 該偶數(shù)區(qū)域位線選取 步驟包含自以下排列的偶數(shù)區(qū)域位線至少一者選取:BLO、BL2、BL4、BL6、BL8、BL10、BL12、BL14 ； 該奇數(shù)區(qū)域位線選取步驟包含自以下排列的奇數(shù)區(qū)域位線至少一者選取:BL1、BL3、BL5、BL7、BL9、BL11、BL13、BL15 ;以及 該些區(qū)位位線以以下的順序排列:BLO、BLl、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BL9、BL10、BL11、BL12、BL13、BL14、BL15。
20.根據(jù)權(quán)利要求19所述的方法，其中這些選取步驟是選取偶數(shù)區(qū)域位線BLO及奇數(shù)區(qū)域位線BL9。
全文摘要
本發(fā)明公開了一種存儲裝置及選取該存儲裝置中區(qū)域位線的方法，該存儲裝置包括存儲單元區(qū)塊具有多個階層；每一階層包括多個存儲單元長條是延伸于存儲單元區(qū)塊的第一端與第二端間的一第一方向；每一階層中的第一位線結(jié)構(gòu)是位于存儲單元區(qū)塊的第一端，與自第一端延伸的第一存儲單元串行耦接；每一階層中的第二位線結(jié)構(gòu)是位于存儲單元區(qū)塊的第二端，與自第二端延伸的第二存儲單元串行耦接；多個位線對于第一方向上延伸，每一位線對包括一偶數(shù)位線及一奇數(shù)位線；奇數(shù)與偶數(shù)位線連接器將奇數(shù)與偶數(shù)位線分別和第二與第一位線結(jié)構(gòu)連接；一串聯(lián)位線對中的每一位線被鄰接位線對中的一位線所分隔。
文檔編號G11C7/12GK103208302SQ20121001386
公開日2013年7月17日 申請日期2012年1月17日 優(yōu)先權(quán)日2012年1月17日
發(fā)明者洪碩男 申請人:旺宏電子股份有限公司