專利名稱：多個閃存的同時操作的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有嵌入式閃存的半導(dǎo)體集成電路。
背景技術(shù)：
閃存是一種非易失性存儲介質(zhì)，并且是能夠以大數(shù)據(jù)塊(large block)進(jìn)行編程和擦寫的電可擦除只讀存儲器(EEPROM)的ー種類型。閃存通常用作大容量存儲器，比如存儲卡、USB閃存驅(qū)動器、和MP3播放器。另外，嵌入式閃存應(yīng)用到越來越多的器件中。例如智能手機(jī)、PDA(掌上電腦)、計算機(jī)、數(shù)字音頻播放器、數(shù)碼相機(jī)、移動電話和控制臺視頻游戲硬件等等。
幾乎所有閃存集成電路都包含有集成電荷泵。在閃存中寫入新數(shù)值之前，閃存使用高電壓脈沖來擦除特定存儲單元中所有現(xiàn)有數(shù)據(jù)。然而，可能包含獨立的電源(例如，+5V用來寫入，+12V用來擦除)，通常，通過芯片上電荷泵在其內(nèi)部產(chǎn)生較高電壓，用來擦除単元。這樣，可能從ー個外部電源中獲得兩個電壓電平——(例如，I. 8V或者3. 3V)。然而，電荷泵在集成電路(IC)中占據(jù)了較大面積。在一些情況下，電荷泵占據(jù)了IC的占用面積(footprint)的大約25%。亟待產(chǎn)生出使得嵌入式閃存的使用更加便捷的方法。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供了ー種器件，包括地址存儲器件；第一電路，包括第一閃存，所述第一電路配置為相繼接收第一地址和第二地址，并且將所述第一地址存儲在所述地址存儲器件中，所述第一電路具有第一組控制輸入端，使得第一電路在所述第一閃存的単元上實施第一操作，所述第一操作選自包含讀取、編程和擦除的組，所述第一閃存的単元對應(yīng)于所選出的所述第一地址和所述第二地址中的ー個；第二電路，包括第ニ閃存，所述第二電路配置為接收所述第二地址，所述第二電路具有第二組控制輸入端，使得在實施所述第一操作時，所述第二電路從對應(yīng)于所述第二地址的所述第二閃存的單元讀取數(shù)據(jù)。根據(jù)本發(fā)明所述的器件，其中，所述第二電路連接到至少ー個地址引腳，從而從所述器件以外接收所述第二地址。根據(jù)本發(fā)明所述的器件，所述器件進(jìn)ー步包括多路復(fù)用器，連接到至少ー個地址輸入引腳，用來接收所述第二地址，并且連接到所述存儲器件，用來接收所述第一地址，其中，連接所述地址存儲器件以從至少ー個地址輸入引腳接收所述第一地址，并且，所述多路復(fù)用器響應(yīng)于選擇控制輸入端，從而輸出所述的第一地址或者第二地址，作為所述所選出的所述第一地址和所述第二地址中的ー個。根據(jù)本發(fā)明所述的器件，其中，所述地址存儲器件是鎖存器。根據(jù)本發(fā)明所述的器件，其中，所述第二閃存配置為不帶有電荷泵，并且所述第一電路進(jìn)一歩包括電荷泵，所述電荷泵將高電壓信號提供到所述第一閃存和所述第二電路。
根據(jù)本發(fā)明所述的器件，進(jìn)ー步包括第一導(dǎo)電路徑和第二導(dǎo)電路徑，所述第一導(dǎo)電路徑用于將擦除電壓和編程電壓從所述第一電路提供到所述第二電路，所述第二導(dǎo)電路徑將參考電流從所述第一電路提供到所述第二電路。根據(jù)本發(fā)明所述的器件，其中，所述第一電路和所述第二電路配置為在獨立數(shù)據(jù)流上同時進(jìn)行操作。根據(jù)本發(fā)明所述的器件，其中，所述第一電路和所述第二電路形成在單個集成電路芯片上。根據(jù)本發(fā)明所述的器件，其中，所述第一電路和所述第二電路分別形成在單個三維集成電路封裝中的不同集成電路芯片上。根據(jù)本發(fā)明所述的器件，進(jìn)ー步包括至少ー個地址輸入引腳，其中，所述第二電路連接到所述至少一個地址輸入引腳，從而從所述器件以外接收所述第二地址，并且連接所述地址存儲器件以從所述至少一個地址輸入引腳接收所述第一地址；以及多路復(fù)用器， 連接到所述至少一個地址輸入引腳，用來接收所述第二地址，并且連接到所述存儲器件，用來接收所述第一地址，其中，所述多路復(fù)用器響應(yīng)選擇控制輸入端，從而輸出所述第一地址或者所述第二地址，作為所述所選出的所述第一地址和所述第二地址中的ー個，以及其中，所述第一電路和所述第二電路形成在單個集成電路芯片上，并且配置為在獨立數(shù)據(jù)流上同時操作。根據(jù)本發(fā)明所述的器件，其中所述第二閃存配置為不帶有電荷泵，所述第一電路進(jìn)ー步包括電荷泵，所述電荷泵將高電壓信號提供到所述第一閃存和所述第二電路；以及所述器件進(jìn)ー步包括第一導(dǎo)電路徑和第二導(dǎo)電路徑，所述第一導(dǎo)電路徑用于將擦除電壓和編程電壓從所述第一電路提供到所述第二電路，所述第二導(dǎo)電路徑用于將參考電流從所述第一電路提供到所述第二電路。根據(jù)本發(fā)明所述的ー種器件，包括第一電路，包括第一閃存和電荷泵，所述電荷泵將高電壓信號提供到所述第一閃存，所述第一電路具有第一組控制輸入端，使得所述第ー電路對所述第一閃存實施擦除操作、編程操作或者讀取操作；以及第ニ電路，包括第二閃存，所述第二閃存配置為不帶有電荷泵，連接所述第二閃存以使用來自所述第一電路的所述電荷泵的所述高電壓信號，所述第二電路具有第二組控制輸入端，所述第二組控制輸入端與所述第一組控制輸入端相互獨立，使得當(dāng)所述第一電路在所述第一閃存上實施所述擦除、所述編程、所述讀取操作時，所述第二電路在所述第二閃存上實施讀取操作。根據(jù)本發(fā)明所述的器件，進(jìn)ー步包括第一導(dǎo)電路徑和第二導(dǎo)電路徑，所述第一導(dǎo)電路徑用于將擦除電壓和編程電壓從所述第一電路提供到所述第二電路，所述第二導(dǎo)電路徑將參考電流從所述第一電路提供到所述第二電路。根據(jù)本發(fā)明所述的器件，其中所述第一電路和所述第二電路形成在單個集成電路芯片上，以及所述第一電路和所述第二電路配置為在獨立數(shù)據(jù)流上同時實施操作。根據(jù)本發(fā)明所述的器件，進(jìn)ー步包括至少ー個公共地址輸入引腳，其中，通過所述至少ー個公共地址輸入引腳，接收所述第一閃存中待存取的存儲單元的至少ー個第一地址，以及所述第二閃存中待存取的存儲單元的至少ー個第二地址。根據(jù)本發(fā)明所述的器件，進(jìn)ー步包括至少ー個存儲器件，用來從所述至少ー個公共地址輸入引腳接收所述第一地址，并且存儲所述第一地址，以及多路復(fù)用器，連接到所述至少ー個公共地址輸入引腳，用來接收所述第二地址，并且連接到所述存儲器件，用來接收所述第一地址，其中，所述多路復(fù)用器響應(yīng)控制輸入端，用來輸出所述第一地址或者所述第ニ地址，并且所述第一電路響應(yīng)來自所述多路復(fù)用器的所述輸出地址，從而在對應(yīng)于所述輸出地址的所述第一閃存的単元上實施所述擦除操作、所述編程操作或者所述讀取操作。根據(jù)本發(fā)明所述的ー種方法，包括利用集成電路(IC)封裝的地址輸入端接收第一地址和第二地址，所述集成電路(IC)封裝中包含有第一電路，所述第一電路帶有第一閃存；在由所述第一地址和所述第二地址組成的組中選擇出ー個；在所述對應(yīng)于所述選擇出地址的第一閃存的単元上實施第一操作，所述第一操作選自包含讀取、編程和擦除的組；將所述第二地址提供到IC封裝中的第二電路，所述第二電路具有第二閃存；以及當(dāng)實施所述 第一操作時，讀取所述對應(yīng)于所述第二地址的第二閃存的単元。根據(jù)本發(fā)明所述的方法，進(jìn)ー步包括在所述接收第二地址之前，將所述第一地址存儲到所述IC封裝內(nèi)的存儲器件中，其中，所述選擇的步驟包括選擇來自所述存儲器件的第一地址，或者選擇來自所述地址輸入端的所述第二地址。根據(jù)本發(fā)明所述的方法，其中，所述選擇包括將所述第一地址從所述存儲器件提供到多路復(fù)用器的第一輸入端；將所述第二地址從所述地址輸入端提供到所述多路復(fù)用器的第二輸入端；將控制信號提供到所述多路復(fù)用器；以及將所述選擇出的地址從所述多路復(fù)用器輸出。根據(jù)本發(fā)明所述的方法，其中所述讀取步驟包括當(dāng)將所述第一地址施加到所述第一閃存的所述地址輸入端吋，將所述第二地址施加到所述第二閃存的地址輸入端，其中，所述第二地址不同于所述第一地址，并且通過IC封裝的相同地址輸入端相繼接收所述第一地址和所述第二地址。


圖IA是在單個集成電路管芯中包含兩個電路的集成電路封裝的示意圖。圖IB是在兩個不同集成電路管芯中包含兩個電路的三維集成電路(3DIC)封裝的示意圖。圖2A示出了圖IA或者圖IB的兩個電路。圖2B是在圖2A的電路中同時實施操作的列表。圖3是圖2B中所示的各種操作的信號值的列表。圖4是圖IA或者圖IB中所示的電路的示意圖。圖5是圖4的電路A中所包含的多路復(fù)用器的示意圖。圖6是圖4的電路A中所包含的鎖存器的示意圖。圖7-圖9是與圖4的其他電路中的讀取操作同時實施的圖4的一個電路中的編程/擦除操作的時序圖。圖10是使用圖IA或者圖IB的系統(tǒng)的方法的流程圖。
具體實施例方式結(jié)合附圖來閱讀示例性實施例的以下描述，該附圖被認(rèn)為是整個描述的一部分。圖1A、圖2A和圖4-圖6是ー種器件的示意圖，該器件包括地址存儲器件118、具有第一嵌入式閃存105的第一電路104、以及具有第二嵌入式閃存107的第二電路106。第ー電路104和第二電路106配置為在獨立數(shù)據(jù)流上同時操作。在各個實施例中，第一電路104和第二電路106共用公共電荷泵109和/或至少ー個公共輸入地址引腳(例如，XADR[9]到 XADR[O]以及 YADR[4]到 YADR[O])。第一電路104和第二電路106每個都可以是片上系統(tǒng)、數(shù)字信號處理器、測試電路、或者特定集成電路產(chǎn)品的各種應(yīng)用方式。在一些實施例中，通過利用無晶圓廠設(shè)計供應(yīng)商做出的特定設(shè)計(還稱為知識產(chǎn)權(quán)，或者IP)來制造電路104和/或電路106，上述特定設(shè)計用于測試目的，或者作為商品出售，或者作為商品中的一部分出售。在其他實施例中，電路104和/或電路106根據(jù)半導(dǎo)體IC代エ企業(yè)的IP庫進(jìn)行設(shè)計(IP)，用于測試目的，或者用于代エ企業(yè)客戶的復(fù)用(reuse)。地址存儲器件118可以是各種存儲器件中的任意ー種，比如鎖存器、時鐘觸發(fā)器或者寄存器。在一些實施例中，提供多個存儲器件118a、118b來同時存儲兩個地址，或者具有多個部分的單個地址(例如，最高有效位和最低有效位、或者頁面(page)部分和偏移(offset)部分)。例如，圖6示出了兩個鎖存器第一鎖存器118a和第二鎖存器118b，該 第一鎖存器118a存儲了 8位X地址，該第二鎖存器118b存儲了 5位Y地址。因為存儲器件118a、118b可以存儲多個不同地址，或者可以存儲單個地址的各個部分，所以存儲器件118a、118b的尺寸可以不同。如圖I所示，地址存儲器件118a、118b連接到地址輸入引腳XADR[9]到XADR
以及YADR[4]到Y(jié)ADR
。在圖5-圖7中，鎖存器118a、118b的輸入端由XADR_AB〈7:0>和YADR_AB〈4: 0>表示。在一些實施例中，鎖存器118a、118b是，例如，普通SR NOR鎖存器，或者SR NAND鎖存器，但是，也可以使用其他類型的鎖存器或者存儲器件。每個鎖存器都具有設(shè)定引腳(set pin)和復(fù)位引腳(reset pin)，該設(shè)定引腳和該復(fù)位引腳可以單個生效(assert)，一同生效、或者均不生效，從而使得鎖存器118a、118b的內(nèi)容替換為電流輸入端地址，該電流輸入端地址提供到集成電路的輸入引腳XADR[9]到XADR
以及YADR[4]到Y(jié)ADR
。然后，通過控制設(shè)定引腳和復(fù)位引腳，使得盡管外部地址輸入端可能會繼續(xù)變化，但是每個鎖存器都保持為所存儲的數(shù)值。在用新數(shù)值編程特定存儲單元之前，閃存105和閃存107使用高電壓脈沖來擦除該特定存儲單元中的現(xiàn)有數(shù)據(jù)。電荷泵109用于從內(nèi)部產(chǎn)生出較高的電壓，用來擦除単元，而不需要獨立的高壓電源。在圖1A、圖2A和圖4-圖6的示例中，盡管電路104包含閃存105，電路106包含閃存107，但是其中只有一個電路(電路104)帶有電荷泵109，該電荷泵109供應(yīng)電路104、電路106。在其他實施例(未示出)中，每個電路都帶有其自身的電荷栗。第一電路104配置為從IC封裝100的外部引腳XADR[9]到XADR[O]以及YADR[4]到Y(jié)ADR
相繼接收地址XADR_AB〈7:0>和YADR_AB〈4:0>。在以下示例中，描述了第一地址和第二地址?？梢岳斫猓谝坏刂泛偷诙刂房梢允禽^長的地址序列中的任意兩個連續(xù)的或者不連續(xù)的地址，該較長的地址序列首先從同一組外部引腳接收。在示例中，XADR_AB<7: 0>和YADR_AB〈4: 0>可以看作第一地址，對應(yīng)于單個地址的兩個地址部分(X和Y)，或者對應(yīng)于輸入數(shù)據(jù)向量的一對數(shù)據(jù)元素(X和Y)。第一電路包括導(dǎo)電路徑，該導(dǎo)電路徑將地址輸入信號提供到鎖存器118a、118b的IN(輸入)端。利用鎖存器118a、118b的設(shè)定引腳和復(fù)位引腳，將第一地址XADR_AB〈7:0>和YADR_AB〈4:0>存儲到地址存儲器件中。如圖IA所示，通過將適當(dāng)?shù)碾妷弘娖绞┘拥酵獠康腗RGO和MRGl輸入引腳，從而控制鎖存器118a、118b的設(shè)定引腳和復(fù)位引腳。這樣，當(dāng)將電流地址從外部引腳XADR[9]到XADR
以及YADR[4]到Y(jié)ADR[O]保存到鎖存器118a、118b中(并且停止替換鎖存器中的地址)時，可以通過外部電路或者程序進(jìn)行確定和控制。圖5不出了第一電路104中的一對2進(jìn)I出多路復(fù)用器(多エ器，mux)。姆個多路復(fù)用器122a、122b都具有一對數(shù)據(jù)輸入端INPO和INP1。在多路復(fù)用器122a中，INPO通過連接來接收鎖存器118a的輸出(X_C0NCUR〈7:0>)，INPl連接到輸入引腳XADR[7]到XADR[O]。在多路復(fù)用器122b中，INPO連接到鎖存器118b的輸出(Y_C0NCUR<4:0>)，INPl連接到輸入引腳YADR[4]到Y(jié)ADR
。多路復(fù)用器122a和多路復(fù)用器122b還具有控制端SELO和控制端SEL1，該控制端SELO和控制端SELl通過連接來接收輸出選擇。 在許多(或者大多數(shù))情況下，電路104和電路106同時進(jìn)行的操作是相互獨立的，從而使得電路104和電路106存取的存儲單元在第一閃存105和第二閃存107中分別具有不同地址。為了使得兩個電路104和106共用一組地址輸入引腳(圖IA中所示)，但同時存取不同地址的存儲單元，多路復(fù)用器122a和多路復(fù)用器122b的SELO端生效。這使得多路復(fù)用器122a和多路復(fù)用器122b分別將鎖存器內(nèi)容X_C0NCUR〈7:0>和Y_C0NCUR<4: 0> (即，第一地址)從輸出端XADR_A〈7: 0>和YADR_A〈4: 0>輸出。這樣，第一電路104在閃存105中對應(yīng)于地址X_C0NCUR〈7:0>，Y_C0NCUR<4:0>的存儲單元上實施操作，該地址X_C0NCUR〈7:0>，Y_C0NCUR〈4:0>從鎖存器118a、118b獲得。第二電路106可以讀取存儲在第二閃存107的地址上的數(shù)據(jù)，該第二閃存107的地址對應(yīng)于輸出端上當(dāng)前所接收到的地址，該讀取操作與第一閃存105中的編程操作或者擦除操作同時實施。這樣，通過共用至少ー個地址輸入引腳，可以減少IC中的輸入引腳總數(shù)量。當(dāng)電路104和電路106存取在其各自的閃存105和閃存107中相同地址上數(shù)據(jù)吋，多路復(fù)用器122a和多路復(fù)用器122b的SELl端生效。這就使得多路復(fù)用器122a和多路復(fù)用器122b分別將由輸入引腳XADR [7:0]、YADR [4:0]當(dāng)前接收到的輸入信號在輸出端XADR_A<7:0>和YADR_A〈4:0>輸出。這樣，第一電路104在閃存105中對應(yīng)于地址XADR_AB〈7:0>、YADR_AB<4:0>( S卩，第二地址)的存儲單元上實施操作，該地址XADR_AB〈7:0>、YADR_AB<4:0>從IC封裝件100的公共外部輸入引腳XADR〈7:0>和YADR〈4:0>接收到。該地址與同時通過第二電路106從第二閃存107讀取到的地址相同。外部電路或者程序確定出為第一電路選擇鎖存地址還是電流地址，并且將輸入端提供到IC封裝的SEL外部輸入引腳(如圖I所示)?？梢酝ㄟ^比較由第一電路104和第二電路106將要存取的地址，從而確定出SELO端(第一閃存105存取鎖存器118a、118b的地址)生效還是SELl端(第一閃存105存取來自外部輸入引腳的地址)生效。如果地址不同，則多路復(fù)用器122a、122b的SELO端生效。如果地址相同，則多路復(fù)用器122a、122b的SELl端生效。在任意給定時間，地址XADR_AB〈7: 0>和YADR_AB〈4: 0>還從外部輸入引腳XADR [O]到XADR[9]以及YADR
到Y(jié)ADR[4]提供到第二電路106。在圖4中，提供到第一電路的地址輸入端組XADR_A〈7:0>和地址輸入端組YADR_A〈4:0>，以及提供到第二電路106的XADR_AB<9:0>和YADR_AB〈5:0>，都連接到外部輸入引腳公共組XADR
到XADR[9]以及YADR[O]到Y(jié)ADR[4]。這些端都連接到共用地址輸入引腳，該共用地址輸入引腳由共用參考標(biāo)號125a、125b表示。描述了ー個示例，其中，來自外部輸入引腳XADR
到XADR[9]以及YADR[O]到 YADR[4]的第一地址 XADR_AB〈7:0> 和 YADR_AB〈4:0> 存儲在鎖存器 118a、118b中，然后，在另ー時鐘周期中，從外部輸入引腳XADR
到XADR[9]以及YADR
到Y(jié)ADR[4]接收第二地址XADR_AB〈7:0>和YADR_AB〈4:0>，該第二地址不同于第一地址。第一電路104具有第一組控制輸入端，使得第一電路實施第一操作，該第一操作選自在第一閃存105的単元上進(jìn)行讀取、編程和擦除，該第一閃存105的単元對應(yīng)于所選出的第一地址和第二地址中的ー個。在圖4中，第一電路104的所有輸入端除了數(shù)據(jù)輸入DINA〈7:0>、XADR_A〈7:0>和YADR〈4:0>之外都是控制輸入端?？刂戚斎攵说臄?shù)量和功能取決于電路104所實施的特定應(yīng)用。類似地，第二電路106配置為接收第二地址，第二電路106具有第二組控制輸入端，用于當(dāng)?shù)谝婚W存105中實施第一操作時，使得第二電路在第二閃存107的単元實施讀取操作，該第二閃存107對應(yīng)于第二地址。在圖4中，第二電路的所有輸入端除了數(shù)據(jù)輸入端 DINB<7: 0>、XADR_AB<9: 0> 和 YADR_AB〈5: 0>、HVA、VEPA 和 IHIREF 之外都是控制輸入端。電路104和電路106的控制輸入端的數(shù)量和功能取決于電路所實施的特定應(yīng)用。電路104和電路106的控制輸入端將在下文中接合圖2A、圖2B和圖3進(jìn)行論述。圖2A和圖2B示出了器件100，該器件100包括第一電路104和第二電路106，其中，第一電路安裝有至少ー個地址存儲器件(鎖存器)118。圖2A示出了三條導(dǎo)電路徑，包括第一導(dǎo)電路徑VEP、第二導(dǎo)電路徑IHIREF和第三導(dǎo)電路徑HV，該第一導(dǎo)電路徑VEP用于將擦除電壓或者編程電壓從第一電路提供到第二電路；該第二導(dǎo)電路徑IHIREF用于將高參考電流從第一路徑提供到第二路徑；該第三導(dǎo)電路徑HV用于通過電荷泵提供高電壓電平。除了共用地址輸入端和三條路徑HV、VEP和IHIREF之外，第一電路104的和第二電路106的其他輸入端和輸出相互獨立。圖2B總結(jié)出在任意給定時間，用于存取閃存105和/或閃存107所實施操作的各種組合。如前七行所示，如果電路104和電路106中的一個能夠?qū)嵤┳x取、擦除或者編程其各自的閃存105或者閃存107，則電路104和電路106中的另ー個不能同時存取上述兩個閃存中的另ー個。另外,如圖2B的后三行所示,在第一電路104通過存取第一閃存105而實施讀取、擦除或者編程中的任意ー種操作的同時，第二電路106也可以在第二閃存107的單元中實施讀取操作。如圖2B所示，在任意給定時間，兩個電路104、106中只有一個能夠?qū)嵤┎脸蛘呔幊?。由于電荷?09的電壓取決于負(fù)載，因此負(fù)載越大，電荷泵的平均輸出電壓越低。這樣，為了確保在不進(jìn)ー步增加共用電荷泵109的尺寸的情況下，使得擦除/編程電壓足夠高，就要使得在任意給定時間，兩個電路中只能有一個實施擦除/編程。另外，圖2A示出了電路104和第二電路106，該電路104具有地址存儲器件118，還具有電荷泵109，該第二電路106不具有用于其閃存107的獨立電荷泵。在該示例中，有利地，電路104可以結(jié)合自身不帶有地址存儲器件118或者電荷泵119的其他各種第二電路來進(jìn)行復(fù)用。這樣使得第二電路106的芯片面積(占用面積，footprint)減小，并且簡化了第二電路的設(shè)計。如果第一電路104包括在半導(dǎo)體代エ企業(yè)的IP庫中，則該代エ企業(yè)可以將該第一電路104的IP設(shè)計提供給客戶，并且該客戶不需要將其自己的電荷泵加入到該第二電路106的設(shè)計中。然而 ，在其他實施例(未示出)中，地址存儲器件118包含在第一電路104中，電荷泵包含在第二電路106中(在這種情況下，電壓HV和電壓VEP以及電流IHIREF從電路106流到電路104)。圖3是示出了針對沒有、一個或者兩個同時實施的操作的每種組合，施加到各個控制輸入端的低控制信號(L)和高控制信號(H)的各種組合的詳細(xì)列表。盡管圖IA示出了第一電路104和第二電路106形成在單個集成電路芯片中的示例，但這是可選擇的。例如，圖IB示出了可選封裝配置，其中，每個電路都形成在相應(yīng)的獨立管芯114、116上。在圖IB中，管芯114、116是單個三維集成電路封裝100’的一部分。管芯之間的連接可以通過諸如穿透基板通孔(也稱為穿透硅通孔，或者TSV) 110-112形成。例如，信號HV、VEP和IHIREF可以通過TSV 110-112，從帶有電荷泵的管芯傳輸?shù)讲粠в须姾杀玫墓苄?。為了適合于任意給定應(yīng)用方式，附加的TSV(在圖IB中未示出)在管芯之間傳輸任意其他信號。圖7-圖9是示出了兩個電路104、106的操作的時序圖。在圖7中，ー組操作開始于芯片使能信號CE (通過外部電路施加到IC封裝100的CE輸入引腳，如圖IA中所示)的轉(zhuǎn)換。接下來，當(dāng)信號施加到IC封裝100的CONCUR輸入引腳時，施加到IC封裝100的MRGO和MRGl引腳的信號為脈沖狀態(tài)，從而控制鎖存器存儲來自IC封裝100的共用地址輸入引腳的地址輸入端，通過第一電路將要使用的編程/擦除地址寫入第一閃存。在虛線700所表示的時間之前，將地址鎖存。此時，將共用輸入引腳XADR
到XADR[9]以及YADR
到Y(jié)ADR[4]上所提供的地址提供到第二電路106，用來從第二閃存107讀取數(shù)據(jù)。在圖8中，當(dāng)?shù)竭_(dá)線700所表示的時間時，信號XE (或者外部輸入引腳XEA和XEB)從低轉(zhuǎn)換為高，信號PROG (或者外部輸入引腳PROGA和PR0GB)從低轉(zhuǎn)換為高。然后，信號NVSTR(或者外部輸入引腳NVSTRA和NVSTRB)從低轉(zhuǎn)換為高。參考圖3，XE、PROG和NVSTR都為高的操作的組合包括編程第一電路A (104),同時,第二電路B (106)中沒有操作，或者在電路106中沒有讀取操作。在線800和線802所表示的時間之間，YE從低轉(zhuǎn)換為高，第ー電路104開始在鎖存器118a、118b中所存儲的地址上編程存儲單元。圖9是圖8中的線800和線802之間的時間段的詳細(xì)展開圖。讀出使能信號SE從低轉(zhuǎn)換為高，從而在第二閃存207中實施讀取操作。這顯示出，存在著在第一閃存105和第二閃存107中相應(yīng)的不同地址上同時分別實施編程操作和讀取操作的性能。除了 ERASE信號將生效，而PROG信號不再生效之外，相似的ー組信號和時序用于同時進(jìn)行擦除操作和讀取操作。“讀取-讀取”組合可以很容易地通過單個控制焊盤(control pads)得到。在相應(yīng)的不同時隙，將公共地址引腳輸入端切換到電路104和電路106，從而利用共用地址輸入引腳提供不同地址。在電路104和電路106存取相同地址上的相應(yīng)存儲単元的情況下，為在閃存105上實施讀取的第一電路104和在第二閃存107上實施讀取的第二電路106提供相應(yīng)信號組XE、YE和SE?？刂菩盘朇ONCUR用于“編程-讀取”和“擦除-讀取”用途。如果設(shè)定了同時實施標(biāo)識CONCUR，則第一電路104使用鎖存地址(X_C0NCUR和Y_C0NCUR);在其他情況下，電路104使用從外部地址輸入引腳輸入端的公共地址(XADR_AB和YADR_AB)。對于“編程-讀取”和“擦除-讀取”組合，讀取時間(毫微秒級別)<< 編程時間(微秒級別)<<擦除時間(毫秒級別)。在第二電路106實施讀取操作的過程中，在第ー電路104中可以把編程地址和擦除地址看作恒量。因此，對于編程-讀取同時操作和擦除-讀取同時操作，鎖存器118a、118b可以用于為第一電路104存儲編程/擦除地址。這樣，可以使用鎖存器118a、118b來預(yù)存儲ー個將要編程/擦除的電路104的地址，然后使用來自地址輸入引腳的外部提供的地址來讀取另ー電路106。當(dāng)?shù)谝浑娐?04實施擦除或者編程時，僅在第二電路106中實施讀取操作，確保了該讀取(閃存107的)操作能夠在閃存105中的擦除操作或者編程操作的時間間隔中完整實施。在上述示例中，鎖存器118a、118b用于存儲第一電路104中相對較長的編程或者擦除操作的地址。在所有三種同時實施的操作中，第二電路106實施相對較短的讀取操作， 使用當(dāng)前在地址輸入引腳上提供的地址。這使得單個鎖存器能夠用于較長的編程或者擦除操作，而ー系列連續(xù)的地址從外部地址輸入引腳輸入端，對應(yīng)的一系列較短的讀取操作通過第二電路106實施。在其他實施例中，提供多個鎖存器來存儲第一電路104的一系列讀取地址。然后，當(dāng)?shù)诙娐?06實施編程操作或者擦除操作時，第一電路104可以實施一系列讀取操作。圖10是圖IA或者圖IB的系統(tǒng)的使用方法的流程圖。在步驟1000中，IC 100(100’ )利用集成電路(IC)封裝的地址輸入端，接收第一地址和第二地址,該集成電路(IC)封裝中包含有第一電路104，該第一電路帶有第一閃存105。在步驟1002中，在接收第二地址之前，將第一地址存儲在IC封裝100內(nèi)的存儲器件118a、118b中。第一地址和第二地址最初都通過共用公共地址輸入引腳的方式，從外部信源接收。在步驟1004中，將來自存儲器件118a、118b的第一地址提供到多路復(fù)用器122a、122b的第一輸入端。直接將第二地址從地址輸入端提供到多路復(fù)用器122a、122b的第二輸入端。在步驟1006中，將控制信號提供到多路復(fù)用器122a、122b，從而從第一地址和第ニ地址中選擇出ー個。選擇的步驟包括選擇出來自存儲器件的第一地址，或者選擇出來自地址輸入端的第二地址。所選地址從多路復(fù)用器輸出。在步驟1008中，第一電路104實施第一操作，該第一操作選自在第一閃存105的単元上實施讀取、編程和擦除，該第一閃存105的単元對應(yīng)于所選地址。在步驟1010中，將第二地址提供到IC封裝100中的第二電路106，該第二電路106帶有第二閃存107。在步驟1012中，當(dāng)實施第一操作時，第二電路106讀取第二閃存107的單元，該第ニ閃存107的単元對應(yīng)于第二地址。該讀取步驟包括，當(dāng)將第一地址施加到第一閃存105的地址輸入端時，將第二地址施加到第二閃存107的地址輸入端，其中，第二地址不同于第一地址，第一地址和第二地址通過IC封裝的相同地址輸入端而相繼接收。在一些實施例中，同時在電路104和電路106中實施讀取操作。將要從第一閃存105讀取的地址預(yù)存儲到鎖存器118a、118b，將要從第二閃存讀取的地址通過外部地址輸入端焊盤接收。在鎖存器118a、118b中存儲第一地址只存在一小段延遲(例如，大約3毫微秒)。在其他實施例中，為了同時從第一電路104和第二電路106實施讀取-讀取而沒有時間損失，為每個電路提供帶有獨立地址輸入端焊盤的IC封裝。然后，CONCUR輸入端焊盤只用于同時進(jìn)行的編程-讀取組合和同時進(jìn)行的擦除-讀取組合。這樣使得從兩個電路能夠同時進(jìn)行的讀取-讀取操作而不帶有任何時間損失。在一些實施例中，ー種器件，包括地址存儲器件；第一電路，包括第一閃存，第一電路配置為相繼接收第一地址和第二地址，并且將第一地址存儲在地址存儲器件中，第一電路帶有第一組控制輸入端，使得第一電路在第一閃存的単元上實施操作，操作選自包含讀取、編程和擦除的組，第一閃存的単元對應(yīng)于所選出的第一地址和第二地址中的一個；第ニ電路，包括第二閃存，第二電路配置為接收第二地址，第二電路具有第二組控制輸入端，使得當(dāng)實施第一操作時，第二電路從第二閃存的單元讀取數(shù)據(jù)，第二閃存的単元對應(yīng)于第ニ地址。在一些實施例中，ー種器件,包括第一電路，包括第一閃存和電荷泵，電荷泵將高電壓信號提供到第一閃存，第一電路帶有第一組控制輸入端，使得第一電路在第一閃存上實施擦除操作、編程操作或者讀取操作；以及第ニ電路，包括第二閃存，第二閃存配置為不帶有電荷泵，第二閃存通過連接來使用來自第一電路的電荷泵的高電壓信號，第二電路具有第二組控制輸入端，第二組控制輸入端與第一組控制輸入端相互獨立，使得當(dāng)?shù)谝浑娐吩诘谝婚W存上實施擦除、編程、讀取操作時，第二電路在第二閃存上實施讀取操作。在一些實施例中，ー種方法，包括利用集成電路(IC)封裝的地址輸入端接收第一地址和第二地址,集成電路(IC)封裝中包含有第一電路,第一電路帶有第一閃存；在包含第一地址和第二地址的組中選擇出ー個；在第一閃存的單元上實施第一操作，第一操作 選自包含讀取、編程和擦除的組，第一閃存的単元對應(yīng)于選擇出的地址；將第二地址提供到IC封裝中的第二電路，第ニ電路具有第ニ閃存；以及當(dāng)實施第一操作時，讀取第ニ閃存的単元，第二閃存的単元對應(yīng)于第二地址。盡管根據(jù)示例性實施例描述了主題，但是并不限于此。相反，應(yīng)該對附加的權(quán)利要求進(jìn)行廣義解釋，從而包括了本領(lǐng)域技術(shù)人員能夠做出的其他變型和實施例。
權(quán)利要求
1.ー種器件，包括 地址存儲器件； 第一電路，包括第一閃存，所述第一電路配置為相繼接收第一地址和第二地址，并且將所述第一地址存儲在所述地址存儲器件中，所述第一電路具有第一組控制輸入端，使得第ー電路在所述第一閃存的単元上實施第一操作，所述第一操作選自由讀取、編程和擦除構(gòu)成的組，所述第一閃存的単元對應(yīng)于所選出的所述第一地址和所述第二地址中的一個； 第二電路，包括第二閃存，所述第二電路配置為接收所述第二地址，所述第二電路具有第二組控制輸入端，使得在實施所述第一操作時，所述第二電路從對應(yīng)于所述第二地址的所述第二閃存的單元讀取數(shù)據(jù)。
2.根據(jù)權(quán)利要求I所述的器件，其中，所述第二電路連接到至少ー個地址引腳，從而從所述器件以外接收所述第二地址。
3.根據(jù)權(quán)利要求2所述的器件，所述器件進(jìn)ー步包括 多路復(fù)用器，連接到至少ー個地址輸入引腳，用來接收所述第二地址，并且連接到所述存儲器件，用來接收所述第一地址， 其中，所述地址存儲器件被連接成從至少一個地址輸入引腳接收所述第一地址，并且，所述多路復(fù)用器響應(yīng)于選擇控制輸入端，輸出所述的第一地址或者第二地址作為所述所選出的所述第一地址和所述第二地址中的ー個。
4.根據(jù)權(quán)利要求I所述的器件，其中，所述地址存儲器件是鎖存器。
5.根據(jù)權(quán)利要求I所述的器件，其中，所述第二閃存配置為不帶有電荷泵，并且所述第一電路進(jìn)一歩包括電荷泵，所述電荷泵將高電壓信號提供到所述第一閃存和所述第二電路。
6.根據(jù)權(quán)利要求5所述的器件，進(jìn)ー步包括第一導(dǎo)電路徑和第二導(dǎo)電路徑，所述第一導(dǎo)電路徑用于將擦除電壓或編程電壓從所述第一電路提供到所述第二電路，所述第二導(dǎo)電路徑將參考電流從所述第一電路提供到所述第二電路。
7.根據(jù)權(quán)利要求I所述的器件，其中，所述第一電路和所述第二電路配置為根據(jù)獨立數(shù)據(jù)流同時進(jìn)行操作。
8.根據(jù)權(quán)利要求I所述的器件，其中，所述第一電路和所述第二電路形成在單個集成電路芯片上。
9.ー種器件，包括 第一電路，包括第一閃存和電荷泵，所述電荷泵將高電壓信號提供到所述第一閃存，所述第一電路具有第一組控制輸入端，使得所述第一電路對所述第一閃存實施擦除操作、編程操作或者讀取操作；以及 第二電路，包括第二閃存，所述第二閃存配置為不帶有電荷泵，所述第二閃存被連接成使用來自所述第一電路的所述電荷泵的所述高電壓信號，所述第二電路具有第二組控制輸入端，所述第二組控制輸入端與所述第一組控制輸入端相互獨立，使得當(dāng)實施所述擦除、所述編程、所述讀取操作時，所述第二電路在所述第二閃存上實施讀取操作。
10.ー種方法，包括 利用集成電路(IC)封裝件的地址輸入端接收第一地址和第二地址，所述集成電路(IC)封裝件中包含有第一電路，所述第一電路帶有第一閃存；在由所述第一地址和所述第二地址組成的組中選擇出ー個； 在對應(yīng)于所述選擇出地址的所述第一閃存的単元上實施第一操作，所述第一操作選自由讀取、編程和擦除構(gòu)成的組； 將所述第二地址提供到IC封裝件中的第二電路，所述第二電路具有第二閃存；以及當(dāng)實施所述第一操作時，讀取對應(yīng)于所述第二地址的所述第二閃存的単元。
全文摘要
本發(fā)明涉及多個閃存的同時操作。一種器件，包括地址存儲器件；第一電路，包括第一閃存，第一電路配置為相繼接收第一地址和第二地址，并且將第一地址存儲在地址存儲器件中，第一電路帶有第一組控制輸入端，使得第一電路在第一閃存的單元上實施操作，操作選自包含讀取、編程和擦除的組，第一閃存的單元對應(yīng)于所選出的第一地址和第二地址中的一個；第二電路，包括第二閃存，第二電路配置為接收第二地址，第二電路具有第二組控制輸入端，使得當(dāng)實施第一操作時，第二電路從第二閃存的單元讀取數(shù)據(jù)，第二閃存的單元對應(yīng)于第二地址。
文檔編號G11C11/4063GK102723107SQ20111044257
公開日2012年10月10日 申請日期2011年12月26日 優(yōu)先權(quán)日2010年12月28日
發(fā)明者李嘉富, 楊天駿, 池育德 申請人:臺灣積體電路制造股份有限公司