專利名稱：存儲器及其讀取電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器領(lǐng)域，尤其涉及一種用于存儲器數(shù)據(jù)讀取的讀取電路，以及采用了該讀取電路的存儲器。
背景技術(shù)：
非易失性存儲器作為數(shù)據(jù)和指令的存儲設備，在系統(tǒng)芯片中占有很重要的地位。 存儲器速度主要決定于存儲器的讀取時間。存儲器的讀取時間主要是指從地址信號的輸入到數(shù)據(jù)信號的輸出所經(jīng)歷的延遲時間，一般由地址輸入緩沖器、譯碼器、存儲單元、讀取電路、輸出緩沖器的延遲時間共同決定。因此，要減少存儲器的讀取時間，一般有兩種途徑一是，減少從地址信號輸入到字線選通的延時，由于內(nèi)部譯碼器等電路相對固定的形式，用這種方法減少延時是比較有限的；另一種是減少從字線選通到數(shù)據(jù)輸出所經(jīng)歷的延時，這可以通過改進讀取電路的設計來實現(xiàn)?？梢?，高性能讀取電路的設計對于存儲器性能改進是至關(guān)重要的。讀取電路的工作機制是通過將存儲器單元位線上的電流與基準電流比較而讀取存儲單元中的數(shù)據(jù)。更具體地說，讀取電路在存儲器中的作用主要體現(xiàn)在以下幾方面。首先是放大作用，它將位線電流與基準電流的微小信號差(電流差)放大為標準的邏輯“0” 和“1”，然后輸出；其次，讀取電路能通過加快位線狀態(tài)轉(zhuǎn)換，補償存儲單元的扇出驅(qū)動能力，從而改善性能、提高速度；第二，能夠有效減小位線上的電壓幅值，進而減小位線充放電的功耗。讀取電路的工作分為兩個階段，一是對位線預充電，二是將位線電流與基準電流比較。在前一過程中，將位線的電位提升至能夠在存儲單元中產(chǎn)生足夠大小位線電流的水平；在后一過程中，將位線電流與基準電流進行比較并輸出標準邏輯電平，從而起到放大位線信號的作用，便于讀出數(shù)據(jù)。圖1示出了現(xiàn)有的一種存儲器的讀取電路圖。如圖1所示，在現(xiàn)有技術(shù)的讀取電路中，要使位線達到一定電壓值以確保在存儲單元中產(chǎn)生足夠大小的電流，同時受到電流鏡電路中晶體管Ml的閾值電壓的限制(讀取電路工作時，晶體管Ml中必須產(chǎn)生驅(qū)動電流)， 位線電位也即節(jié)點A的電壓值不能低于特定值。但是，隨著半導體技術(shù)的發(fā)展，在例如深亞微米CMOS技術(shù)條件下，設計高速低功耗讀取電路的主要挑戰(zhàn)在于，隨著特征尺寸的不斷減小，電源電壓也必然隨之減小，這樣圖 1所示的現(xiàn)有讀取電路的節(jié)點A處的電壓有可能無法達到所要求的特定值。所以，希望提出新的存儲器讀取電路，以適應器件按比例縮小而帶來的影響。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種存儲器讀取電路，能夠在較低的位線電位下工作， 提高讀取靈敏度。本發(fā)明提供的存儲器讀取電路，包括電源線、電流鏡電路以及比較電路；所述電流鏡電路包括第一晶體管以及第二晶體管；所述第一晶體管的第一端與電源線連接，第二端與位線連接；所述第二晶體管的第一端與電源線連接，第二端與比較電路連接；其特征在于，還包括參考電壓源、運放電路以及RC延遲電路；所述運放電路的第一輸入端與參考電壓源連接，第二輸入端與位線連接；所述第一晶體管的控制端與運放電路的輸出端連接； 所述第二晶體管的控制端經(jīng)由RC延遲電路與運放電路的輸出端連接；當所述位線電位低于參考電壓源時，所述運放電路輸出電平促進第一晶體管產(chǎn)生驅(qū)動電流，提升位線電位。所述讀取電路還包括與位線以及參考電壓源連接的預充電單元，用于在預充電階段對位線預充電，使其電位升至與參考電壓源相等。可選的，所述第一晶體管以及第二晶體管為相同的PMOS晶體管；所述第一晶體管及第二晶體管的第一端為所述PMOS晶體管的源極，第二端為所述PMOS晶體管的漏極，而控制端為所述PMOS晶體管的柵極。可選的，所述比較電路包括比較器以及參考電流源；所述比較器的第一比較輸入端以及參考電流源與所述第二晶體管的第二端連接；所述比較器的第二比較輸入端與參考電壓源連接?？蛇x的，所述預充電單元包括第一充電開關(guān)，連接于第一晶體管以及第二晶體管的第二端之間；第二充電開關(guān)，連接于所述比較器的第一比較輸入端以及第二比較輸入端之間；所述第一充電開關(guān)以及第二充電開關(guān)在預充電階段接收外部控制信號，控制參考電壓源對位線預充電?？蛇x的，所述比較器為運放比較器，所述第一比較輸入端為負相輸入端，所述第二比較輸入端為正相輸入端。可選的，所述運放電路為運放比較器，所述第一輸入端為負相輸入端，所述第二輸入端為正相輸入端。所述參考電壓源電壓小于電源線電壓。本發(fā)明所述的存儲器，包括上述讀取電路；可選的，所述存儲器為非易失性存儲器。
與現(xiàn)有技術(shù)相比，本發(fā)明提供的讀取電路具有以下優(yōu)點(1)電流鏡電路中晶體管柵極并不與位線直接連接，而是通過運放電路與位線連接，受到位線電位的間接控制；使得讀取電路工作時，位線電位并不受到晶體管閾值電壓所限制，整個讀取電路能夠在較低的位線電流下工作，以適應小尺寸器件的需求，具有較高的讀取靈敏度。(2)在進行存儲器數(shù)據(jù)讀取時，位線電流初期處于不穩(wěn)定狀態(tài)，所述RC延遲電路能夠過濾運放電路輸出的噪聲信號，延遲鏡像電流的產(chǎn)生，以避免形成錯誤的輸出邏輯。


圖1為現(xiàn)有的非易失性存儲器的讀取電路的原理圖；圖2為本發(fā)明所述非易失性存儲器的讀取電路的原理圖；圖3為本發(fā)明具體實施例的讀取電路的電路圖；圖4為本發(fā)明另一實施例的RC延遲電路示意圖。
具體實施例方式現(xiàn)有的非易失性存儲器，在進行數(shù)據(jù)讀取時，位線電位受到電流鏡電路中與之連接的晶體管的閾值電壓的限制，其位線電位不能太低。因此隨著器件尺寸的縮小，位線電流無法適應器件按比例縮小的要求。圖2為本發(fā)明所述的讀取電路的原理圖，如圖2所示，本發(fā)明所述讀取電路包括電源線Vdd、電流鏡電路以及比較電路，所述電流鏡電路包括第一端與電源線 Vdd連接，第二端與位線連接的第一晶體管ml以及第一端與電源線Vdd連接，第二端與比較電路連接的第二晶體管m2。所述讀取電路還包括參考電壓源Vref、運放電路OP以及RC延遲電路；所述運放電路OP的第一輸入端與參考電壓源Vref連接，第二輸入端與位線連接；所述第一晶體管 ml的控制端與運放電路OP的輸出端連接；所述第二晶體管m2的控制端經(jīng)由RC延遲電路與運放電路OP的輸出端連接；當所述位線電位低于參考電壓源Vref時，所述運放電路OP 輸出電平促進第一晶體管ml產(chǎn)生驅(qū)動電流，提升位線電位。所述讀取電路還應當包括與位線以及參考電壓源Vref連接的預充電單元，用于在預充電階段對位線預充電，使其電位升至與參考電壓源Vref相等?？蛇x的，所述比較電路包括比較器COM以及參考電流源Iref ；所述比較器COM的第一比較輸入端以及參考電流源Iref與所述第二晶體管m2的第二端連接；所述比較器 COM的第二比較輸入端用于輸入?yún)⒖茧妷?。通常為了簡化供電電路，所述比較器COM的第二比較輸入端可以直接與所述參考電壓源Vref連接。在上述讀取電路中，電流鏡電路中與位線連接的第一晶體管ml，其控制端并不與位線直接連接，而是通過運放電路OP受到位線的間接控制。因此位線電位在讀取電路工作時，無需受第一晶體管閾值電壓的影響，所述讀取電路可以工作在較低位線電流的狀態(tài)。進一步的，本發(fā)明讀取電路原理如下當預充電單元對位線預充電后，讀取電路開始數(shù)據(jù)讀取工作，在存儲單元中產(chǎn)生位線電流Icell。此時位線電流Icell的性質(zhì)為瞬時的放電電流，將使得位線電位下降，導致位線電位低于參考電壓源Vref ；所述運放電路OP便能夠輸出電平至第一晶體管ml的控制端，促進所述第一晶體管ml產(chǎn)生較大的驅(qū)動電流，提升位線電位。隨著位線電位提升，直至運放電路OP的輸出電平翻轉(zhuǎn)，第一晶體管ml的驅(qū)動電流減弱，位線電位將再次下降。經(jīng)過上述震蕩過程，最終使得位線電位被鉗位至一個平衡電位。所述平衡電位應當略小于參考電壓源Vref，并使得運放電路OP輸出電平保證第一晶體管ml弱導通，形成從電源線經(jīng)由位線流向存儲單元的穩(wěn)定的驅(qū)動電流，也即穩(wěn)定的位線電流Icell。所述電流鏡電路在第二晶體管m2中產(chǎn)生與位線電流Icell相等的鏡像電流Imir。僅需將鏡像電流Liiir通過比較電路與參考電流源Iref比較，輸出相應電平，便能讀出存儲器數(shù)據(jù)。此外，連接于運放電路OP的輸出端以及第二晶體管m2控制端之間的RC延遲電路能夠起到延遲作用，從而過濾掉運放電路OP在上述震蕩階段時所輸出的噪聲信號，以避免第二晶體管m2產(chǎn)生不穩(wěn)定的鏡像電流Liiir，進而形成錯誤的輸出邏輯。 以下結(jié)合具體的電路實施例，對本發(fā)明讀取電路做進一步介紹。圖3提供了本發(fā)明所述讀取電路的一個具體實施例。如圖3所示本實施例中，所述電流鏡電路的第一晶體管ml以及第二晶體管m2采用相同的 PMOS晶體管；所述第一晶體管ml的漏極連接位線(即圖中A點)，所述第二晶體管m2的漏極(即圖中B點)連接比較電路；所述第一晶體管ml以及第二晶體管m2的源極連接電源CN 102339643 A
說明書
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線 Vdd。所述運放電路OP為運放比較器，其負相輸入端連接參考電壓源Vref，正相輸入端連接位線，輸出端分別與第一晶體管ml的柵極以及經(jīng)由RC延遲電路與第二晶體管m2的柵極連接。所述參考電壓源Vref的電壓小于電源線Vdd電壓。所述RC延遲電路包括電阻R 以及電容C ；其中，電阻R連接于所述第二晶體管m2的柵極以及運放電路OP的輸出端之間， 電容C 一端與第二晶體管m2的柵極連接，另一端接地。作為另一種可選方案，在所述RC延遲電路中，電阻R以及電容C均可以由晶體管替代，以便于與CMOS工藝相兼容并集成在芯片中。例如圖4提供了另一種RC延遲電路，其中，電阻R以及電容C分別由晶體管Ni、晶體管N2所替代。具體的，使得所述晶體管m處于弱導通狀態(tài)，其源、漏極之間存在較大內(nèi)阻，將所述晶體管m的源漏極分別與所述運放電路OP的輸出端以及第二晶體管m2的柵極連接，便能起到電阻的作用；而將晶體管N2的柵極與第二晶體管m2的柵極連接，源、漏極接地(由于晶體管襯底通常與源極或漏極等電勢，因此上述接法使得晶體管N2的襯底也接地)，便能夠利用所述晶體管N2的柵襯寄生電容作為電容C。所述比較電路包括比較器COM以及參考電流源Iref ；所述比較器COM也為運放比較器，其負相輸入端與第二晶體管m2的漏極連接，正相輸入端與參考電壓源Vref連接；所述參考電流源Iref與第二晶體管m2的漏極連接。所述預充電單元包括第一充電開關(guān)Si，連接于第一晶體管ml以及第二晶體管m2 的漏極之間(即圖中A點與B點之間)；第二充電開關(guān)，連接于所述比較器的第一比較輸入端以及第二比較輸入端之間(即運放比較器COM的負相輸入端與正相輸入端之間)。只要在預充電階段，向第一充電開關(guān)Sl以及第二充電開關(guān)S2輸入控制信號使其開啟，便能將位線與參考電壓源Vref電連接，將位線電位鉗位至Vref。下面結(jié)合圖3所示實施例電路及其具體的數(shù)據(jù)讀取過程，對本發(fā)明優(yōu)點做進一步介紹。所述數(shù)據(jù)讀取過程包括預充電階段以及數(shù)據(jù)讀取階段。預充電階段在本階段中，并未通過存儲器字線選中任何存儲單元，因此存儲單元相當于斷開狀態(tài)，并不會產(chǎn)生位線電流。此時，輸入控制信號開啟第一充電開關(guān)Si以及第二充電開關(guān) S2，圖3中A點以及B點便經(jīng)由比較電路中比較器COM的第二比較輸入端與參考電壓源Vref 直接連接，所述A點以及B點的電位被鉗位至Vref。此時，運放電路OP的第一輸入端以及第二輸入端的電位相等(均為Vref)，其輸出端并不會產(chǎn)生電平促進電流鏡電路100中第一晶體管ml以及第二晶體管m2導通，因此上述A點以及B點的電位將穩(wěn)定于Vref，位線被充 H1^ ο數(shù)據(jù)讀取階段首先輸入控制信號斷開第一充電開關(guān)Sl以及第二充電開關(guān)S2，然后通過存儲器字線選中相應存儲單元，此時存儲單元中形成導電通路。經(jīng)過預充電的位線，將經(jīng)由存儲單元產(chǎn)生瞬時的放電電流。根據(jù)前述原理，初期階段位線電流是由上述放電電流提供的，因此并不穩(wěn)定的，而且會產(chǎn)生震蕩。具體的，由于初期電流鏡電路的第一晶體管ml中的驅(qū)動電流可以忽略，此時產(chǎn)生的位線電流即位線的放電電流，A點電位將隨放電過程而降低。隨著A點電位的降低，運放
6電路OP中與參考電壓源Vref連接的第一輸入端以及與上述A點連接的第二輸入端之間的電位差逐漸增大；且本實施例中，第一輸入端為負相輸入端，第二輸入端為正相輸入端，因此運放電路OP的輸出端將輸出一個逐漸負向升高的電平，進而促進類型為PMOS的第一晶體管ml的導通，產(chǎn)生自電源線Vdd經(jīng)由位線流向存儲單元的驅(qū)動電流。上述驅(qū)動電流逐漸增大，將提升位線電位，并將所述位線電位拉向電源線Vdd。由于參考電壓源Vref小于電源線Vdd，隨著位線電位升高，直至大于參考電壓源時，運放電路OP的輸出電平將反轉(zhuǎn)，抑制第一晶體管ml的導通，使得驅(qū)動電流減弱，位線電位將再次下降。上述機制將使得位線電位在參考電壓Vref的兩側(cè)反復震蕩，但隨著時間推移，最終達到穩(wěn)定狀態(tài)。可以容易推測， 在穩(wěn)定狀態(tài)下，位線電位(即A點電位定義為Va)應當略小于參考電壓源Vref，此時運放電路OP將輸出電平使得第一晶體管ml弱導通，所述第一晶體管ml將起到分壓電阻的作用， 第一晶體管ml中的驅(qū)動電流即位線電流Icell。假設此時第一晶體管ml內(nèi)阻為r，則上述參數(shù)便存在如下關(guān)系式=Icell = (Vdd-VA)/r。當?shù)谝痪w管ml中產(chǎn)生驅(qū)動電流時，電流鏡電路在第二晶體管m2內(nèi)也產(chǎn)生相應的驅(qū)動電流，即鏡像電流Liiir。由于RC延遲電路的存在，第二晶體管m2相比于第一晶體管ml，其柵極要延遲一會才能接收到來自于運放電路OP輸出的電平信號。如果使得上述延遲過程可以跳過位線電位初期的震蕩階段，RC延遲電路便起到了過濾運放電路OP輸出的噪聲信號的作用。使得鏡像電流Liiir產(chǎn)生時，位線電流Icell已經(jīng)穩(wěn)定，所述鏡像電流 Liiir等于位線電流Icell，且不會產(chǎn)生波動，能夠避免比較電路200在數(shù)據(jù)讀取時輸出錯誤邏輯。上述鏡像電流Liiir與參考電流源Iref將對B點電位產(chǎn)生影響。本實施例的比較電路200中，比較器COM的負相輸入端與B點連接，正相輸入端與參考電壓源Vref連接，通過比較兩者的電壓大小進而輸出相應電平，便能讀出存儲器內(nèi)的數(shù)據(jù)。具體讀取機制如下圖3中B點與第二晶體管m2的漏極以及參考電流源Iref連接，其經(jīng)過預充電后的初始電位為Vref。在數(shù)據(jù)讀取階段，鏡像電流Liiir將B點電位拉向電源線Vdd，而參考電流源Iref將B點電位拉向地，因此B點電位變化情況將取決于Liiir 與Iref的競爭。假設鏡像電流Liiir較強，此時B點電位將上升而大于Vref，所述比較器 COM輸出低電平；如果參考電流源Iref較強，此時B點電位將下降而小于Vref，所述比較器 COM輸出高電平，最終實現(xiàn)數(shù)據(jù)讀取的邏輯功能。本發(fā)明所述讀取電路，并不僅僅局限于上述電路實現(xiàn)方式，以及應用領(lǐng)域。在其他的可選實施例中，還可以采用具有相同時序功能的電路單元替換上述實施例中的部分電路結(jié)構(gòu)。本發(fā)明讀取電路除了非易失性存儲器外，還可以應用于其他存儲器類型，例如快閃存儲器等。本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定權(quán)利要求，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本發(fā)明的保護范圍應當以本發(fā)明權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種存儲器的讀取電路，包括電源線、電流鏡電路以及比較電路；所述電流鏡電路包括第一晶體管以及第二晶體管；所述第一晶體管的第一端與電源線連接，第二端與位線連接；所述第二晶體管的第一端與電源線連接，第二端與比較電路連接；其特征在于，還包括參考電壓源、運放電路以及RC延遲電路；所述運放電路的第一輸入端與參考電壓源連接，第二輸入端與位線連接；所述第一晶體管的控制端與運放電路的輸出端連接；所述第二晶體管的控制端經(jīng)由RC延遲電路與運放電路的輸出端連接；當所述位線電位低于參考電壓源時，所述運放電路輸出電平促進第一晶體管產(chǎn)生驅(qū)動電流，提升位線電位。
2.如權(quán)利要求1所述的讀取電路，其特征在于，所述讀取電路還包括與位線以及參考電壓源連接的預充電單元，用于在預充電階段對位線預充電，使其電位升至與參考電壓源相等。
3.如權(quán)利要求1所述的讀取電路，其特征在于，所述第一晶體管以及第二晶體管為相同的PMOS晶體管；所述第一晶體管及第二晶體管的第一端為所述PMOS晶體管的源極，第二端為所述PMOS晶體管的漏極，而控制端為所述PMOS晶體管的柵極。
4.如權(quán)利要求2所述的讀取電路，其特征在于，所述比較電路包括比較器以及參考電流源；所述比較器的第一比較輸入端以及參考電流源與所述第二晶體管的第二端連接；所述比較器的第二比較輸入端與參考電壓源連接。
5.如權(quán)利要求4所述的讀取電路，其特征在于，所述預充電單元包括第一充電開關(guān)， 連接于第一晶體管以及第二晶體管的第二端之間；第二充電開關(guān)，連接于所述比較器的第一比較輸入端以及第二比較輸入端之間；所述第一充電開關(guān)以及第二充電開關(guān)在預充電階段接收外部控制信號，控制參考電壓源對位線預充電。
6.如權(quán)利要求4所述的讀取電路，其特征在于，所述比較器為運放比較器，所述第一比較輸入端為負相輸入端，所述第二比較輸入端為正相輸入端。
7.如權(quán)利要求3所述的讀取電路，其特征在于，所述運放電路為運放比較器，所述第一輸入端為負相輸入端，所述第二輸入端為正相輸入端。
8.如權(quán)利要求1所述的讀取電路，其特征在于，所述參考電壓源電壓小于電源線電壓。
9.一種存儲器，其特征在于，包括如權(quán)利要求1至8任一項所述的讀取電路。
10.如權(quán)利要求9所述的存儲器，其特征在于，所述存儲器為非易失性存儲器。
全文摘要
本發(fā)明提供了存儲器及其讀取電路，所述讀取電路包括電源線、電流鏡電路以及比較電路；所述電流鏡電路包括第一端與電源線連接，第二端與位線連接的第一晶體管，以及第一端與電源線連接，第二端與比較電路連接的第二晶體管；還包括參考電壓源、運放電路以及RC延遲電路；所述運放電路的第一輸入端與參考電壓源連接，第二輸入端與位線連接；所述第一晶體管的控制端與運放電路的輸出端連接；所述第二晶體管的控制端經(jīng)由RC延遲電路與運放電路的輸出端連接；當所述位線電位低于參考電壓源時，所述運放電路輸出電平促進第一晶體管產(chǎn)生驅(qū)動電流，提升位線電位。本發(fā)明讀取電路能夠在較低的位線電流下工作，適應小尺寸器件的需求。
文檔編號G11C16/24GK102339643SQ20111011734
公開日2012年2月1日 申請日期2011年5月6日 優(yōu)先權(quán)日2011年5月6日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司