專利名稱：半導體存儲器件及其操作方法
技術領域：
本發(fā)明的示例性實施例涉及一種半導體存儲器件及其制造方法，更具體而言涉及一種能夠優(yōu)化操作條件的半導體存儲器件及其制造方法。
背景技術：
半導體存儲器件接收并儲存數(shù)據(jù)。在諸如快閃存儲器的非易失性存儲器件中，經(jīng)由編程操作儲存數(shù)據(jù)，經(jīng)由擦除操作刪除數(shù)據(jù)，并經(jīng)由讀取操作輸出數(shù)據(jù)。在快閃存儲器件中，存儲單元的閾值電壓電平根據(jù)儲存在存儲單元中的數(shù)據(jù)而偏移。即，存儲單元的閾值電壓經(jīng)由編程操作或擦除操作而偏移。為了檢查存儲單元的閾值電壓是否已偏移至目標電壓，執(zhí)行編程驗證操作或擦除驗證操作。在一般的快閃存儲器件中，當將位線預充電至第一電壓并將驗證電壓施加至與位線耦接的存儲單元的柵極時，位線的電壓保持不變，或者位線的電壓根據(jù)存儲單元的驗證電壓與閾值電壓之差而偏移?？梢曰谖痪€的電壓變化來檢查存儲單元的閾值電壓。基于在編程操作之后執(zhí)行的編程驗證操作中檢測的以及在擦除操作之后執(zhí)行的擦除驗證操作中檢測到的感測電流電平來檢查存儲單元的閾值電壓。在擦除操作之后，存儲單元的閾值電壓電平變得小于0V。在擦除驗證操作中，感測到的存儲單元的閾值電壓電平應小于0V。與編程驗證操作不同，在擦除驗證操作中，通過向所有的存儲單元的柵極提供相同的擦除驗證電壓來感測與位線耦接的存儲單元的閾值電壓。這里，提供給柵極的擦除驗證電壓小于在對已執(zhí)行過編程操作的存儲單元執(zhí)行讀操作時向未選中的存儲單元的柵極所提供的讀取通過電壓(read pass voltage)。相應地，實際感測到的閾值電壓小于提供給柵極的電壓。這種現(xiàn)象稱為向后模式依賴(back pattern dependency, BPD)現(xiàn)象。其結果是，即使在不利用負電壓的的情況下也可以感測負電位的閾值電壓。另外，隨著編程和擦除循環(huán)的數(shù)量的增加，電流退化的影響增加，因此擦除驗證電平逐漸顯示出下降的趨勢。當擦除驗證電平逐漸降低時，所提供的用于擦除操作的擦除電壓逐漸上升，并且存儲單元的電特性惡化。此外，隨著編程和擦除循環(huán)的數(shù)量的增加，閾值電壓電平根據(jù)感測電流的電平而偏移。相應地，在擦除操作期間提供的擦除電壓的電平受到影響。

發(fā)明內(nèi)容
本發(fā)明的示例性實施例涉及一種半導體存儲器件及其操作方法，其能夠將由反復的編程操作和擦除操作所導致的半導體存儲器件的物理特性和電特性的惡化最小化，并能夠通過不同地設置用于感測存儲單元的數(shù)據(jù)(或閾值電壓)的條件來改善操作的可靠性。根據(jù)本發(fā)明的一個方面，一個示例性的半導體存儲器件包括存儲串，所述存儲串與位線耦接；頁緩沖器，所述頁緩沖器被配置為在擦除驗證操作或編程驗證操作中感測位線的感測電流；以及感測控制電路，所述感測控制電路被配置為在擦除驗證操作和編程驗證操作中不同地設置感測電流的電平，以便感測存儲串中選中的存儲單元的閾值電壓電平。感測控制電路可以將感測電流的電平控制為與選中的存儲單元的閾值電壓電平成比例。用于擦除驗證操作的感測電流的電平可以被設置為第一電平，用于第一編程電平的編程驗證操作的感測電流的電平可以被設置為比第一電平高的第二電平，用于第二編程電平的編程驗證操作的感測電流的電平可以被設置為比第二電平高的第三電平，而用于第三編程電平的編程驗證操作的感測電流的電平可以被設置為比第三電平高的第四電平。位線的感測電流的電平比在擦除驗證操作中位線的感測電流的電平高。感測控制電路可以包括感測電壓發(fā)生器，所述感測電壓發(fā)生器被配置為在位線被預充電時產(chǎn)生第一電壓，并在感測電流從位線提供給頁緩沖器時產(chǎn)生比第一電壓低的第二電壓；以及感測電路，所述感測電路被配置為根據(jù)第一電壓或第二電壓來控制位線與頁緩沖器的連接。感測電壓發(fā)生器可以產(chǎn)生這樣的第二電壓，所述第二電壓在編程驗證操作中驗證選中的存儲單元的數(shù)據(jù)時的電平高于在擦除驗證操作中驗證選中的存儲單元的數(shù)據(jù)時的電平。感測電壓發(fā)生器在擦除驗證操作中可以產(chǎn)生具有第一感測電平的第二電壓；感測電壓發(fā)生器在第一編程電平的編程驗證操作中可以產(chǎn)生具有比第一感測電平高的第二感測電平的第二電壓；感測電壓發(fā)生器在第二編程電平的編程驗證操作中可以產(chǎn)生具有比第二感測電平高的第三感測電平的第二電壓；而感測電壓發(fā)生器在第三編程電平的編程驗證操作中可以產(chǎn)生具有比第三感測電平高的第四感測電平的第二電壓。感測電壓發(fā)生器可以產(chǎn)生這樣的第一電壓，所述第一電壓在編程驗證操作中驗證選中的存儲單元的數(shù)據(jù)時的電平高于在擦除驗證操作中驗證選中的存儲單元的數(shù)據(jù)時的電平。感測電壓發(fā)生器在擦除驗證操作中可以產(chǎn)生具有第一預充電電平的第一電壓；感測電壓發(fā)生器在第一編程電平的編程驗證操作中可以產(chǎn)生具有比第一預充電電平高的第二預充電電平的第一電壓；感測電壓發(fā)生器在第二編程電平的編程驗證操作中可以產(chǎn)生具有比第二預充電電平高的第三預充電電平的第一電壓；而感測電壓發(fā)生器在第三編程電平的編程驗證操作中可以產(chǎn)生具有比第三預充電電平高的第四預充電電平的第一電平。與在執(zhí)行擦除驗證操作時相比，在執(zhí)行編程驗證操作時，求值時間可以由感測電壓發(fā)生器降低，所述求值時間是從提供第一電壓的時刻起到提供第二電壓的時刻為止所經(jīng)歷的時間。在擦除驗證操作中，求值時間可以被設置為第一值；在第一編程電平的編程驗證操作中，求值時間可以被設置為比第一值小的第二值；在第二編程電平的編程驗證操作中， 求值時間可以被設置為比第二值小的第三值；而在第三編程電平的編程驗證操作中，求值時間可以被設置為比第三值小的第四值。根據(jù)本發(fā)明另一個方面的操作半導體存儲器件的示例性方法包括以下步驟對與位線耦接的存儲串執(zhí)行擦除操作；在擦除操作之后，將感測電流的電平設置為第一電平并執(zhí)行擦除驗證操作，所述擦除驗證操作用于驗證存儲串中選中的存儲單元中的儲存數(shù)據(jù)； 對選中的存儲單元執(zhí)行編程操作；并且在編程操作之后，將用于編程驗證操作的感測電流的電平設置為多個編程電平中比第一電平高的一個，并執(zhí)行用于驗證存儲單元中的儲存數(shù)據(jù)的編程驗證操作。在第一編程電平的編程驗證操作中，可以將感測電流的電平設置為第二電平；在第二編程電平的編程驗證操作中，可以將感測電流的電平設置為比第二電平高的第三電平；在第三編程電平的編程驗證操作中，可以將感測電流的電平設置為比第三電平高的第四電平。根據(jù)本發(fā)明又一個方面的操作半導體存儲器件的示例性方法包括以下步驟對與位線耦接的存儲串執(zhí)行擦除操作；在擦除操作之后，將位線預充電至第一位線電壓；通過感測位線的電壓的變化來執(zhí)行擦除驗證操作；對選中的存儲單元執(zhí)行編程操作；在編程操作之后，將位線預充電至多個位線電壓中比第一位線電壓高的一個電壓；以及通過感測位線的電壓的變化來執(zhí)行編程驗證操作。在第一編程電平的編程驗證操作中，可以將位線預充電至比第一位線電壓高的第二位線電壓；在第二編程電平的編程驗證操作中，可以將位線預充電至比第二位線電壓高的第三位線電壓；在第三編程電平的編程驗證操作中，可以將位線預充電至比第三位線電壓高的第四位線電壓。根據(jù)本發(fā)明再一個方面的操作半導體存儲器件的示例性方法包括以下步驟對與位線耦接的存儲串執(zhí)行擦除操作；在擦除操作之后，將位線預充電；在具有第一值的求值時間之后，通過感測位線的電壓的變化來執(zhí)行擦除驗證操作；對選中的存儲單元執(zhí)行編程操作；在執(zhí)行編程操作之后，將位線預充電；以及在具有多個值之中比第一值小的一個值的求值時間之后，通過感測位線的電壓的變化來執(zhí)行編程驗證操作。求值時間可以是驗證儲存在選中的存儲單元中的數(shù)據(jù)的時間，并且是從提供用于將位線預充電的第一電壓的時刻起到提供用于感測位線的電壓的變化的第二電壓的時刻為止所經(jīng)歷的時間。在第一編程電平的編程驗證操作中，可以將求值時間設置為比第一值小的第二值；在第二編程電平的編程驗證操作中，可以將求值時間設置為比第二值小的第三值；在第三編程電平的編程驗證操作中，可以將求值時間設置為比第三值小的第四值。


圖IA和圖IB是表示根據(jù)本發(fā)明的半導體存儲器件的圖；圖2是表示隨著在編程和擦除循環(huán)的數(shù)量上的變化而產(chǎn)生的閾值電壓的偏移的圖；圖3是表示存儲單元的閾值電壓的圖；以及圖4是表示根據(jù)存儲單元的閾值電壓電平而變化的感測電流的電平的圖。
具體實施例方式下文將結合附圖詳細描述根據(jù)本發(fā)明的一些示例性的實施例。提供附圖以使本領域技術人員理解本發(fā)明的實施例的范圍。圖IA和圖IB是表示根據(jù)本發(fā)明的半導體存儲器件的圖。參見圖1A，半導體存儲器件包括存儲陣列110、控制電路120、電壓供給電路(130、 140)、位線選擇電路150、頁緩沖器160以及感測控制電路(170和180)。存儲陣列110可以包括多個存儲塊。存儲塊中的每個與位線BLe和BLo耦接，并且包括與公共源線CS并聯(lián)耦接的存儲串STe和STo。為了簡便起見，在圖IA中僅示出包括兩個存儲串STe和STo的一個存儲塊。存儲串中的每個(例如STe)包括串聯(lián)地耦接在位線(例如BLe)與公共源線CS 之間的漏極選擇晶體管DST、單元串以及源極選擇晶體管SST。單元串包括串聯(lián)地耦接在漏極選擇晶體管DST與源極選擇晶體管SST之間的存儲單元CO至Cn (其中“η”可為任意自然數(shù))。更具體而言，漏極選擇晶體管DST耦接在位線BLe與存儲單元CO至Cn之間，并且被配置為根據(jù)提供給漏極選擇線DSL的電壓而將存儲單元CO至Cn與位線BLe耦接。存儲單元CO至Cn分別根據(jù)提供給字線Wi)至WLn的電壓來操作。源極選擇晶體管SST耦接在存儲單元CO至Cn與公共源線CS之間，并且被配置為根據(jù)提供給源極選擇線SSL的電壓而將存儲單元CO至Cn與公共源線CS耦接。另外，與一個字線(例如mi))耦接的存儲單元被稱作頁。此外，與字線mi)耦接的存儲單元之中的與偶數(shù)位線BLe耦接的偶數(shù)存儲單元稱作偶數(shù)頁。類似地，與字線Wi) 耦接的存儲單元之中的與奇數(shù)位線BLo耦接的奇數(shù)存儲單元稱作奇數(shù)頁。頁是編程操作的基本單位，而存儲塊是擦除操作的基本單位。換言之，編程操作是按一頁一頁的方式來操作的，而擦除操作是按一個存儲塊一個存儲塊的方式來操作的。 控制電路120響應于命令信號CMD而在內(nèi)部產(chǎn)生編程操作信號PGM、讀取操作信號 READ、或擦除操作信號ERASE，并且控制電路120還根據(jù)操作的類型來產(chǎn)生用于諸如控制頁緩沖器160的控制內(nèi)部電路的控制信號PB SIGNALS(例如，PRECHb、PTRAN、LAT和RESET)。電壓供給電路(130、140)響應于信號控制電路120所產(chǎn)生的信號READ、PGM、ERASE 和RADD而將用于編程操作、擦除操作或讀取操作的操作電壓提供給選中的存儲塊。電壓供給電路(130、140)包括電壓發(fā)生器130和行譯碼器140，以下將對它們進行詳細描述。電壓發(fā)生器130根據(jù)操作電壓PGM和READ(即控制電路120的內(nèi)部命令信號)而輸出用于存儲單元的編程操作或讀取操作的電壓(例如Vpgm、VpaSS、VpV和0V)。另外，在存儲單元的擦除操作中，電壓發(fā)生器130響應于擦除操作信號ERASE而產(chǎn)生要提供給存儲塊的體區(qū)(例如P阱)的電壓Vwell。行譯碼器140響應于控制電路120的行地址信號RADD而將電壓發(fā)生器130的操作電壓傳送至從存儲陣列110的存儲塊中選擇的存儲塊的串STe和STo。即，操作電壓被提供給選中的存儲塊的局部線(即漏極選擇線DSL、字線Wi)至WLn以及源極選擇線SSL)。位線選擇電路150響應于位線選擇信號BSELe或BSELo來選擇偶數(shù)位線BLe或奇數(shù)位線BLo。選中的位線經(jīng)由感測控制電路的感測電路170而與頁緩沖器160耦接。另外， 位線選擇電路150的作用是將偶數(shù)位線BLe和奇數(shù)位線BLo 二者或其中之一預充電。為此，位線選擇電路150包括位線耦接電路151和放電電路152。放電電路152包括開關元件N7、N8，所述開關元件N7、N8用于響應于放電控制信號DIk和DISo而將各個位線BLe、BLo與虛擬電壓源VIRPWR耦接。放電電路152可以通過使開關元件N7、N8 二者都導通而將位線BLe、BLo 二者預充電或放電，或者放電電路152 可以通過僅使開關元件N7、N8之一導通而僅將位線BLe、BLo之一預充電或放電。位線耦接電路151包括開關元件N5和開關元件N6。開關元件N5與偶數(shù)位線BLe 耦接，并響應于偶數(shù)位線選擇信號BSELe而操作。開關元件N6與奇數(shù)位線BLo耦接，并且響應于奇數(shù)位線選擇信號BSELo而操作。位線耦接電路151響應于位線選擇信號BSEL、BSELo 而將位線BLe、BLo對中的一個與其他電路(例如感測電路)耦接。位線選擇電路150在一個頁緩沖器160被分配給一個偶數(shù)位線BLe和奇數(shù)位線 BLo對的情況下是必需的，而在該頁緩沖器160被分配給每個位線的情況下可以省略。頁緩沖器160經(jīng)由感測電路170而與由位線選擇電路150選中的位線電耦接，并且頁緩沖器160被配置為響應于控制信號PB SIGNALS (例如PRECHb、PTRAN、LAT和RESET) 而將為向存儲單元輸入數(shù)據(jù)以及從存儲單元輸出數(shù)據(jù)所需的電壓提供至選中的位線。更具體而言，頁緩沖器160在存儲單元的編程驗證操作或擦除驗證操作期間將選中的位線(例如BLe)預充電。頁緩沖器160還感測選中的位線(例如BLe)的感測電流Itrip，并且鎖存與所感測到的存儲單元的閾值電壓相對應的數(shù)據(jù)，所述感測電流Itrip在驗證電壓被提供給存儲單元之后根據(jù)存儲單元的閾值電壓而變化。即，頁緩沖器160根據(jù)儲存在存儲單元中的數(shù)據(jù)來控制選中的位線(例如BLe)的電壓電平，并感測儲存在存儲單元中的數(shù)據(jù)。以下將描述頁緩沖器160的詳細結構和操作。頁緩沖器160包括預充電電路164和鎖存電路160A、160B和160C。 預充電電路164包括開關元件Pl，所述開關元件Pl耦接在電源電壓端子VDD與感測節(jié)點SO之間，并被配置為響應于預充電信號PRECHb而操作。預充電電路164響應于預充電信號PRECHb來對感測節(jié)點SO預充電。下面，為了簡便起見，僅描述一個鎖存電路(例如鎖存電路160A)。鎖存電路160A 包括鎖存器161、復位電路162、鎖存控制電路163以及傳輸電路165。鎖存器161包括兩個反相器INVl和INV2，并且鎖存器161鎖存要儲存到存儲單元中的數(shù)據(jù)或已儲存在存儲單元中的數(shù)據(jù)。鎖存控制電路163包括開關元件附和N2，所述開關元件附和N2串聯(lián)地耦接在接地端子與鎖存器161的第二輸入端子QAb之間。開關元件m根據(jù)感測節(jié)點SO的電壓電平而操作，開關元件N2響應于鎖存信號LAT而操作。即，鎖存控制電路163響應于鎖存信號 LAT以及感測節(jié)點SO的電壓電平而將鎖存器161的數(shù)據(jù)改變?yōu)榇鎯卧臄?shù)據(jù)，所述感測節(jié)點SO的電壓電平根據(jù)選中的存儲單元的感測數(shù)據(jù)而變化。復位電路162包括開關元件N3。開關元件N3耦接在接地端子與鎖存器161的第一輸入端子QA之間，并響應于復位信號RESET來操作。復位電路162響應于復位信號RESET 來執(zhí)行鎖存器161的復位操作以用于將儲存在鎖存器161中的數(shù)據(jù)復位至狀態(tài)“O”。傳輸電路165包括開關元件N4。開關元件N4耦接在感測節(jié)點SO與鎖存器161的第一輸入端子QA之間，并響應于傳輸信號PTRAN而操作。傳輸電路165根據(jù)鎖存在鎖存器 161中的數(shù)據(jù)來執(zhí)行對選中位線(例如，BLe)的電壓進行控制的操作，以便在對存儲單元執(zhí)行編程操作時將數(shù)據(jù)儲存到存儲單元中。鎖存電路160A、160B和160C具有相同的結構，而不同的輸入信號可以輸入至鎖存電路160A、160B和160C。在一些實施例中，鎖存電路160A、160B和160C中的每個可以具有
不同的結構，以便鎖存要儲存到存儲單元中的數(shù)據(jù)、鎖存驗證操作的結果、或儲存從存儲單元讀取的數(shù)據(jù)。感測控制電路(170和180)執(zhí)行對位線的感測電流Itrip的電平進行控制的功能，感測位線的感測電流Itrip的電平是為了檢測存儲單元的數(shù)據(jù)或閾值電壓電平。更具體而言，頁緩沖器160通過感測位線的電壓電平來確定存儲單元的閾值電壓是否比目標電平高。當由感測控制電路(170和180)將位線與頁緩沖器160耦接時，頁緩沖器160確定存儲單元的閾值電壓的電平是否比目標電平低。另一方面，如果位線的電壓電平高，并且位線與頁緩沖器160未由感測控制電路(170和180)耦接，則頁緩沖器160確定存儲單元的閾值電壓電平比目標電平高。換言之，頁緩沖器160根據(jù)可以從位線流至頁緩沖器160的感測電流Itrip的電平而不同地感測存儲單元的實際閾值電壓。感測電流Itrip的電平由感測控制電路(170和180)控制。感測控制電路(170和180)包括響應于控制電路120的感測控制信號SC SIGNALS 而操作的感測電壓發(fā)生器180，以及根據(jù)從感測電壓發(fā)生器180輸出的電壓Vl和V2而操作的感測電路170。感測電路170包括用于將選中的位線與頁緩沖器160電耦接的開關元件N9。感測電路170執(zhí)行這樣的功能控制預充電至位線的電壓和頁緩沖器160用以檢測位線的電壓電平的感測電流Itrip的電平。更具體而言，為了將位線預充電，感測電路170根據(jù)由感測電壓發(fā)生器180以脈沖的形式產(chǎn)生的第一電平的第一電壓V而將從頁緩沖器160輸出的電壓傳送至位線。然后，當電壓供給電路(130和140)將驗證電壓提供給選中的存儲單元并將通過電壓(pass voltage)提供給其余的存儲單元時，預充電至位線的電壓根據(jù)選中的存儲單元的閾值電壓電平而保持或放電。然后，為了確定位線的電壓電平，感測電路170根據(jù)位線的電壓電平以及由感測電壓發(fā)生器180以脈沖的形式產(chǎn)生的具有比第一電平低的第二電平的第二電壓V2，將位線的電壓傳送至頁緩沖器160的感測節(jié)點SO。頁緩沖器160的鎖存控制電路163響應于鎖存信號LAT和感測節(jié)點SO的電壓電平來改變鎖存單元161的電壓。結果是，儲存在存儲單元中的數(shù)據(jù)被感測到。這種操作可以應用于編程驗證操作、擦除驗證操作以及讀取操作。在一些實施例——諸如圖IB所示的感測控制電路190——中，感測控制電路190 可以將具有第一電平或比第一電平低的第二電平的位線選擇信號BSELe或BSELo輸出至位線選擇電路150。如果偶數(shù)位線BLe被選中，則感測控制電路190以脈沖的形式輸出具有第一電平的偶數(shù)位線選擇信號BSELe，然后以脈沖的形式輸出具有比第一電平低的第二電平的偶數(shù)位線選擇信號BSELe。另外，如果奇數(shù)位線BLo被選中，則感測控制電路190以脈沖的形式輸出具有第一電平的奇數(shù)位線選擇信號BSELo，然后以脈沖的形式輸出具有比第一電平低的第二電平的奇數(shù)位線選擇信號BSELo。在此情況下，位線選擇電路150(更具體而言，位線選擇電路150的開關元件N5和 N6)執(zhí)行結合圖IA所描述的感測電路170的功能，因此可以省略感測電路170。以下將描述由圖IA的感測控制電路(170和180)來控制感測電流Itrip的電平的例子。從感測控制電路的感測電壓發(fā)生器180輸出的電壓VI、V2的脈沖電平可以相同地施加至從圖IB的感測控制電路190輸出的位線選擇信號BSELe、BSELo。另外，在為了執(zhí)行編程驗證操作或擦除驗證操作而感測位線的電壓的操作中，位線被預充電至由感測電壓發(fā)生器180提供的第一電壓VI。然后，位線的電壓電平可以保持或放電至根據(jù)提供給選中的存儲單元的驗證電壓以及選中的存儲單元的閾值電壓而被預充電的電壓。感測電路170的開關元件N9可以根據(jù)預充電至由感測電壓發(fā)生器180所產(chǎn)生的第一電壓Vl的位線的電壓電平、在位線被放電之后的位線的電壓電平、或第二電壓V2 的電平而導通或關斷。位線被放電之后的位線電壓電平根據(jù)預充電至第一電壓Vl的位線的電壓電平而變化。即，如果位線被預充電至低電壓電平，則位線將放電至多達所述低電壓電平的電壓。 如果位線被預充電至高電壓電平，即使位線被放電，在位線被放電之后位線也會保持相對高的電壓電平。另外，在位線被放電之后位線的電壓電平根據(jù)從提供第一電壓Vi的時刻起到提供第二電壓V2的時刻為止所經(jīng)歷的時間(下文稱作“求值時間”)而變化。感測電流Itrip的電平與感測電路170的開關元件N9導通的條件有關。相應地， 感測電流Itrip的電平由第一電壓Vl的電平、第二電壓V2的電平和求值時間決定。在頁緩沖器160中，用于感測存儲單元的閾值電壓電平的標準根據(jù)感測電流 Itrip的電平而變化。例如，如果位線在被放電之后保持高電壓電平，則頁緩沖器160確定選中的存儲單元的閾值電壓比驗證電壓高、感測選中存儲單元的數(shù)據(jù)為狀態(tài)“0”、并將感測到的數(shù)據(jù)儲存到鎖存單元161中。另外，如果位線在被放電之后保持低電壓電平，則頁緩沖器160確定選中的存儲單元的閾值電壓比驗證電壓低、感測選中的存儲單元的數(shù)據(jù)為狀態(tài) “1”、并將感測到的數(shù)據(jù)儲存到鎖存單元161中。相應地，如果感測控制電路(170和180) 升高感測電流Itrip的電平，則選中的存儲單元閾值電壓可能被感測為比實際的電壓電平低。如果感測控制電路(170和180)降低感測電流Itrip的電平，則選中的存儲單元的閾值電壓可能被感測為比實際的電壓電平高。如上述所配置的半導體存儲器件的電特性由于反復的編程和擦除操作所產(chǎn)生的積累應力而惡化。例如，隨著積累應力的增加，提供給存儲單元以執(zhí)行編程操作或擦除操作的操作電壓的電平升高，由此進一步增加了應力。相應地，為了降低應力，必須降低提供給存儲單元的操作電壓的電平。如果在驗證操作中控制感測電流Itrip的電平，操作電壓的電平降低，于是可以降低應力。例如，在擦除操作中，擦除電壓隨著感測電流Itrip的電平的降低而逐漸下降。相應地，如果在擦除驗證操作中降低感測電流Itrip的電平，則其結果是，在增量階梯脈沖擦除(incremental step pulse erase, ISPE)法的擦除操作中首先提供的擦除起始電壓降低。更具體而言，擦除驗證電平由于因反復的編程和擦除操作所產(chǎn)生的增加的BPD效應而逐漸降低。相應地，擦除電壓的電平升高，應力增加。如果在ISPE法的擦除操作中提供擦除電壓之后在擦除驗證操作中存儲單元的閾值電壓未達到目標電壓，則通過提供由預定的階梯電壓所升高的擦除電壓而再次執(zhí)行擦除操作。在此情況下，如果在擦除驗證操作中感測電流Itrip的電平降低，則可以降低擦除電壓(即階梯電壓)的升高，并由此可以降低應力。圖2是表示隨著編程和擦除循環(huán)在數(shù)量上的變化而產(chǎn)生的閾值電壓的偏移的圖。
從圖2可以看出，即使編程和擦除循環(huán)的數(shù)量增加，但在擦除驗證操作中，閾值電壓在感測電流Itrip被設置為第一電平A時比在感測電流被設置為第二電平B時的偏移小。如果感測電流Itrip被設置為最低的功能電平C，則可以將閾值電壓的偏移最小化。也就是，可以看出，如果在擦除驗證操作中降低感測電流的電平，則可以降低施加至存儲單元的應力。另外，作為在編程驗證操作和擦除驗證操作中將感測電流Itrip設置為與其在編程操作和擦除操作中的值相同的電平的替代，可以通過在驗證操作中將感測電流Itrip設置為低電平和/或在編程驗證操作中將感測電流Itrip設置為低電平來降低應力。另外，在使用將2比特的數(shù)據(jù)儲存到一個存儲單元中的多電平芯片(MLC)法的快閃存儲器件中，存儲單元的閾值電壓根據(jù)要儲存的數(shù)據(jù)并借助編程操作而上升達三個編程電平之一。例如，如果與第一存儲單元相鄰的第二存儲單元的閾值電壓上升至最高的PV3 電平(第三編程電平)，則處于最低的PVl電平(第一編程電平)的第一存儲單元的閾值電壓由于低的GM效應而升高。圖3是表示存儲單元的閾值電壓的圖。從圖3可以看出，如果在存儲單元的閾值電壓上升達PVl電平之后，閾值電壓由于對相鄰的存儲單元所執(zhí)行的編程操作而上升至比PVi高的電平時，則流經(jīng)存儲單元的電流量降低。結果是，在讀取儲存在存儲單元中的數(shù)據(jù)的讀取操作中，存儲單元的閾值電壓可能被感測為高，由此可能讀取錯誤的數(shù)據(jù)。這種現(xiàn)象可能會由于積累應力的緣故而加劇。另外，在編程驗證操作中，實際注入到存儲單元的浮柵中的電子的數(shù)量以及施加至存儲單元的隧道氧化物層的應力隨著感測電流Itrip的電平的增加而增加。相應地， 在利用多電平單元(MLC)法的快閃存儲器件中，可以通過針對每個編程電平而將感測電流 Itrip設置為不同的電平來改善由于應力而導致的電特征的變化。例如，如果在用于使閾值電壓升高至PVl電平的編程操作之后執(zhí)行編程驗證操作，則可以將感測電流的電平設置為高，以便降低GM效應。如果存儲單元的閾值電壓升高達最高電平(例如PV3電平)，則可以將感測電流的電平設置為低，從而可以在執(zhí)行編程驗證操作時降低注入到存儲單元的浮柵中的的電子的數(shù)量。在此情況下，可以減少由反復的編程和擦除操作所導致的電特性的退化以及相鄰的存儲單元的閾值電壓上升的干擾現(xiàn)象。通常，在擦除驗證操作中，感測電流Itrip的電平被設置為第一電平(即最低電平)。在用于使存儲單元的閾值電壓升高達PVl電平的驗證操作中，感測電流Itrip的電平被設置為比第一電平高的第二電平。在用于使存儲單元的閾值電壓升高達比PVl電平高的PV2電平的驗證操作中，感測電流的電平被設置為比第二電平高的第三電平。在用于使存儲單元的閾值電壓升高達比PV2電平高的PV3電平(第三編程電平)的驗證操作中，感測電流的電平被設置為比第三電平高的第四電平。即，在驗證操作中，感測電流的電平被設置為與要感測的存儲單元的閾值電平成比例。以下將描述如上所述的用于設置感測電流Itrip的電平的電路的操作。參見圖IA和圖1B，在對存儲單元執(zhí)行擦除操作或編程操作之后，感測電壓發(fā)生器 180響應于由控制電路120產(chǎn)生的感測控制信號SG SIGNALS而產(chǎn)生第一電壓VI。感測電路170根據(jù)感測電壓發(fā)生器180的第一電壓Vl而將頁緩沖器160輸出的預充電電壓傳送至選中的位線(例如BLe)。相應地，將選中的位線(例如BLe)預充電至與Vl-Vth (Vth 開關元件N9的閾值電壓)相對應的電平。然后，當在求值時間期間停止第一電壓Vl的供給并將用于驗證操作的電壓施加至字線Wi)至WLn時，選中的位線(例如BLe)的電壓根據(jù)驗證電壓Vpv以及選中的存儲單元的閾值電壓而變化。即，如果選中的存儲單元的閾值電壓比驗證電壓Vpv高，則選中的位線(例如BLe)的電壓不變。如果選中的存儲單元的閾值電壓比驗證電壓Vpv低，則選中的位線(例如BLe)的電壓降低。然后，停止提供給字線Wi) 至WLn的電壓的供給。感測電壓發(fā)生器180產(chǎn)生第二電壓V2，使得頁緩沖器160可以根據(jù)選中的存儲單元的閾值電壓電平來驗證儲存在選中的存儲單元中的數(shù)據(jù)。感測電路170根據(jù)第二電壓V2 的電平以及選中的位線(例如BLe)的電壓電平而將選中的位線(例如BLe)與頁緩沖器 160耦接。更具體而言，感測電路170的晶體管N9僅在提供給選中的存儲單元的柵極的第二電壓V2減去選中的存儲單元的閾值電壓電平所得的電壓電平比選中的位線(例如BLe) 的電壓電平高時導通。這里，由于閾值電壓具有固定值，因此選中的位線(例如BLe)是否與頁緩沖器160耦接是根據(jù)第二電壓V2的電平或者選中的位線(例如BLe)的電壓電平而決定的。如果第二電壓V2的電平高，或者選中的位線(例如BLe)的電壓電平低，則位線 BLe與頁緩沖器160耦接，并且選中的存儲單元的閾值電壓被感測為比驗證電壓低。另一方面，如果第二電壓V2的電平低，或者選中的位線(例如BLe)的電壓電平高，則位線BLe與頁緩沖器160不耦接，因此選中的存儲單元的閾值電壓被感測為比驗證電壓高。感測電壓發(fā)生器180產(chǎn)生這樣的第二電壓V2，所述第二電壓V2的電平在執(zhí)行編程操作之后驗證存儲單元的閾值電壓電平時比在執(zhí)行擦除操作之后驗證存儲單元的閾值電壓電平之時更高。響應于第二電壓V2，感測電路170將感測電流Itrip提高得使感測電流 Itrip在執(zhí)行了編程操作之后驗證存儲單元的閾值電壓電平時比在執(zhí)行了擦除操作之后驗證存儲單元的閾值電壓電平時更高。換言之，如果存儲單元的閾值電壓電平由于擦除操作而降低，則感測控制電路(170和180)將感測電流Itrip的電平設置為第一電平。如果選中的存儲單元的閾值電壓電平由于擦除操作而升高，則感測控制電路(170和180)將感測電流Itrip的電平設置得比第一電平高。如果存儲單元的閾值電壓由于編程操作而升高至不同電平，則感測控制電路(170 和180)根據(jù)閾值電壓電平的增加來設置感測電流Itrip的電平。例如，如果存儲單元的閾值電壓電平由于編程操作而升高達PVl電平，則感測控制電路(170和180)將感測電流 Itrip的電平設置為比第一電平高的第二電平。如果存儲單元的閾值電壓電平由于編程操作而升高達比PVl電平高的PV2電平，則感測控制電路(170和180)將感測電流Itrip的電平設置為比第二電平高的第三電平。如果存儲單元的閾值電壓電平由于編程操作而升高達比PV2電平高的PV3電平，則感測控制電路(170和180)將感測電流Itrip的電平設置為比第三電平高的第四電平。為了按照上述來設置感測電流Itrip的電平，感測電壓發(fā)生器180產(chǎn)生這樣的第二電壓V2，所述第二電壓V2的電平在編程操作之后驗證存儲單元的數(shù)據(jù)時比在執(zhí)行擦除操作之后驗證存儲單元的數(shù)據(jù)時更高。即，感測電壓發(fā)生器180以與要感測的存儲單元的閾值電壓電平成比例的方式將第二電壓V2的電平升高。例如，如果存儲單元的閾值電壓電平由于擦除操作而降低，則感測電壓發(fā)生器180
13產(chǎn)生處于第一感測電平的第二電壓V2。如果閾值電壓電平由于編程操作而升高達PVl電平，則感測電壓發(fā)生器180產(chǎn)生具有比第一感測電平高的第二感測電平的第二電壓V2。如果閾值電壓電平升高達比PVl電平高的PV2電平，則感測電壓發(fā)生器180產(chǎn)生具有比第二感測電平高的第三感測電平的第二電壓V2。如果閾值電壓電平升高達比PV2電平高的PV3 電平，則感測電壓發(fā)生器180產(chǎn)生具有比第三感測電平高的第四感測電平的第二電壓V2。圖4是表示根據(jù)存儲單元的閾值電壓電平而變化的感測電流的電平的圖。參見圖4，當感測電壓發(fā)生器180所產(chǎn)生的第二電壓V2的電平按照以上描述而變化時，感測電流Itrip的電平變化，因此存儲單元的閾值電壓電平被不同地感測到。如上所述，根據(jù)存儲單元的由于編程操作或擦除操作而變化的閾值電壓電平來控制為了驗證存儲單元的數(shù)據(jù)而從位線施加至頁緩沖器的感測電流的電平。相應地，可以將由于反復的編程和擦除操作而導致的存儲器件的物理特性和電特性的退化和應力的產(chǎn)生最小化。以上已描述了通過控制感測電流Itrip的電平來控制第二電壓V2的電平的方法。 但是，在一些實施例中，可以通過控制為了將位線預充電而產(chǎn)生的第一電壓Vl的預充電電平來控制感測電流Itrip的電平。例如，如果第一電壓Vl的預充電電平升高，則預充電至位線的電壓也升高。由此，當將第二電壓V2提供給感測電路170時，感測電流Itrip的電平升高。相應地，如果第二電壓V2的電平與要感測為第一電壓Vl的存儲單元的閾值電壓電平成比例地升高，則感測電流的電平可以與存儲單元的閾值電壓電平成比例地升高。在一些實施例中，可以通過控制求值時間來控制感測電流Itrip的電平，所述求值時間是從提供第一電壓Vl的時刻起直到到達第二電壓V2為止的時間。例如，如果求值時間增力卩，則感測電流Itrip的電平下降。另一方面，如果求值時間降低，則感測電流Itrip 的電平升高。由此，如果求值時間被控制為與要感測的存儲單元的閾值電壓電平成反比，則感測電流的電平可以與存儲單元的閾值電壓電平成比例地升高。例如，如果存儲單元的閾值電壓電平由于擦除操作而降低，則可以將求值時間設置為第一值。如果存儲單元的閾值電壓由于編程操作而升高達PVi電平，則可以將感測電流設置為比第一電平高的第二電平。如果閾值電壓電平由于編程操作而升高達比PVi電平高的PV2電平，則感測控制電路可以將感測電流的電平設置為比第二電平高的第三電平。 如果閾值電壓電平由于編程操作而升高達比PV2電平高的PV3電平，則感測控制電路可以將感測電流的電平設置為比第三電平高的第四電平。在閱讀了以上的描述之后，本領域技術人員應當清楚的是，可以使用以上方法的全部或選擇性地使用以上方法來控制感測電流的電平。根據(jù)本發(fā)明，用于感測存儲單元的閾值電壓的條件是根據(jù)閾值電壓的狀態(tài)而不同地設置的。相應地，可以將由于反復的編程和擦除操作而導致的存儲器件的物理特性和電特性的退化最小化，并且可以提高操作的可靠性。
權利要求
1.一種半導體存儲器件，包括存儲串，所述存儲串與位線耦接；頁緩沖器，所述頁緩沖器被配置為在擦除驗證操作或編程驗證操作中感測所述位線的感測電流；以及感測控制電路，所述感測控制電路被配置為在所述擦除驗證操作和所述編程驗證操作中不同地設置所述感測電流的電平，以便感測所述存儲串中選中的存儲單元的閾值電壓電平。
2.如權利要求1所述的半導體存儲器件，其中，所述感測控制電路與所述選中的存儲單元的閾值電壓電平成比例地控制所述感測電流的電平。
3.如權利要求1所述的半導體存儲器件，其中用于所述擦除驗證操作的感測電流的電平被設置為第一電平，用于第一編程電平的編程驗證操作的感測電流的電平被設置為比所述第一電平高的第二電平，用于第二編程電平的編程驗證操作的感測電流的電平被設置為比所述第二電平高的第三電平，以及用于第三編程電平的編程驗證操作的感測電流的電平被設置為比所述第三電平高的第四電平。
4.如權利要求1所述的半導體存儲器件，其中，所述位線的感測電流的電平比在所述擦除驗證操作中所述位線的感測電流的電平高。
5.如權利要求1所述的半導體存儲器件，其中，所述感測控制電路包括感測電壓發(fā)生器，所述感測電壓發(fā)生器被配置為在所述位線被預充電時產(chǎn)生第一電壓，并在所述感測電流從所述位線提供給所述頁緩沖器時產(chǎn)生比所述第一電壓低的第二電壓；以及感測電路，所述感測電路被配置為根據(jù)所述第一電壓或所述第二電壓來控制所述位線與所述頁緩沖器的連接。
6.如權利要求5所述的半導體存儲器件，其中，所述感測電壓發(fā)生器產(chǎn)生這樣的所述第二電壓所述第二電壓的電平在所述編程驗證操作中驗證所述選中的存儲單元的數(shù)據(jù)時比在所述擦除驗證操作中驗證所述選中的存儲單元的數(shù)據(jù)時更高。
7.如權利要求6所述的半導體存儲器件，其中所述感測電壓發(fā)生器在所述擦除驗證操作中產(chǎn)生具有第一感測電平的所述第二電壓，所述感測電壓發(fā)生器在第一編程電平的編程驗證操作中產(chǎn)生具有比所述第一感測電平高的第二感測電平的所述第二電壓，所述感測電壓發(fā)生器在第二編程電平的編程驗證操作中產(chǎn)生具有比所述第二感測電平高的第三感測電平的所述第二電壓，以及所述感測電壓發(fā)生器在第三編程電平的編程驗證操作中產(chǎn)生具有比所述第三感測電平高的第四感測電平的所述第二電壓。
8.如權利要求5所述的半導體存儲器件，其中，所述感測電壓發(fā)生器產(chǎn)生這樣的所述第一電壓所述第一電壓的電平在所述編程驗證操作中驗證所述選中的存儲單元的數(shù)據(jù)時比在所述擦除驗證操作中驗證所述選中的存儲單元的數(shù)據(jù)時更高。
9.如權利要求8所述的半導體存儲器件，其中所述感測電壓發(fā)生器在所述擦除驗證操作中產(chǎn)生具有第一預充電電平的所述第一電壓，所述感測電壓發(fā)生器在第一編程電平的編程驗證操作中產(chǎn)生具有比所述第一預充電電平高的第二預充電電平的所述第一電壓，所述感測電壓發(fā)生器在第二編程電平的編程驗證操作中產(chǎn)生具有比所述第二預充電電平高的第三預充電電平的所述第一電壓，以及所述感測電壓發(fā)生器在第三編程電平的編程驗證操作中產(chǎn)生具有比所述第三預充電電平高的第四預充電電平的所述第一電平。
10.如權利要求5所述的半導體存儲器件，其中，與在執(zhí)行所述擦除驗證操作時相比， 在執(zhí)行所述編程驗證操作時求值時間由所述感測電壓發(fā)生器降低，所述求值時間是從提供所述第一電壓的時刻起到提供所述第二電壓的時刻為止所經(jīng)歷的時間。
11.如權利要求10所述的半導體存儲器件，其中在所述擦除驗證操作中，所述求值時間被設置為第一值，在第一編程電平的編程驗證操作中，所述求值時間被設置為比所述第一值小的第二值，在第二編程電平的編程驗證操作中，所述求值時間被設置為比所述第二值小的第三值，以及在第三編程電平的編程驗證操作中，所述求值時間被設置為比所述第三值小的第四值。
12.—種操作半導體存儲器件的方法，所述方法包括以下步驟 對與位線耦接的存儲串執(zhí)行擦除操作；在所述擦除操作之后，將感測電流的電平設置為第一電平，并執(zhí)行擦除驗證操作，所述擦除驗證操作用于驗證所述存儲串中的選中的存儲單元中的儲存數(shù)據(jù)； 對所述選中的存儲單元執(zhí)行編程操作；以及在所述編程操作之后，將用于編程驗證操作的所述感測電流的電平設置為多個編程電平中的比所述第一電平高的一個，并執(zhí)行用于驗證所述存儲單元中的儲存數(shù)據(jù)的所述編程驗證操作。
13.如權利要求12所述的方法，其中，設置用于編程驗證操作的感測電流的電平包括以下步驟在第一編程電平的編程驗證操作中，將所述感測電流的電平設置為第二電平， 在第二編程電平的編程驗證操作中，將所述感測電流的電平設置為比所述第二電平高的第三電平，以及在第三編程電平的編程驗證操作中，將所述感測電流的電平設置為比所述第三電平高的第四電平。
14.一種操作半導體存儲器件的方法，所述方法包括以下步驟 對與位線耦接的存儲串執(zhí)行擦除操作；在所述擦除操作之后，將所述位線預充電至第一位線電壓； 通過感測所述位線的電壓的變化來執(zhí)行擦除驗證操作；對選中的存儲單元執(zhí)行編程操作；在所述編程操作之后，將所述位線預充電至多個位線電壓中的比所述第一位線電壓高的一個電壓；以及通過感測所述位線的電壓的變化來執(zhí)行編程驗證操作。
15.如權利要求14所述的方法，其中，在所述擦除操作之后將所述位線預充電包括以下步驟在第一編程電平的編程驗證操作中，將所述位線預充電至比所述第一位線電壓高的第二位線電壓；在第二編程電平的編程驗證操作中，將所述位線預充電至比所述第二位線電壓高的第三位線電壓；在第三編程電平的編程驗證操作中，將所述位線預充電至比所述第三位線電壓高的第四位線電壓。
16.一種操作半導體存儲器件的方法，所述方法包括以下步驟 對與位線耦接的存儲串執(zhí)行擦除操作；在執(zhí)行所述擦除操作之后，將所述位線預充電；在具有第一值的求值時間之后，通過感測所述位線的電壓的變化來執(zhí)行擦除驗證操作；對選中的存儲單元執(zhí)行編程操作；在執(zhí)行所述編程操作之后，將所述位線預充電；以及在具有多個值之中比所述第一值小的一個值的求值時間之后，通過感測所述位線的電壓的變化來執(zhí)行編程驗證操作。
17.如權利要求16所述的方法，其中，所述求值時間是驗證儲存在所述選中的存儲單元中的數(shù)據(jù)的時間，并且是從提供用于將所述位線預充電的第一電壓的時刻起到提供用于感測所述位線的電壓的變化的第二電壓的時刻為止所經(jīng)歷的時間。
18.如權利要求16所述的方法，其中在第一編程電平的編程驗證操作中，將所述求值時間設置為比所述第一值小的第二值，在第二編程電平的編程驗證操作中，將所述求值時間設置為比所述第二值小的第三值，以及在第三編程電平的編程驗證操作中，將所述求值時間設置為比所述第三值小的第四
全文摘要
本發(fā)明提供一種半導體存儲器件，包括存儲串，所述存儲串與位線耦接；頁緩沖器，所述頁緩沖器被配置為在擦除驗證操作或編程驗證操作中感測位線的感測電流；以及感測控制電路，所述感測控制電路被配置為在擦除驗證操作和編程驗證操作中不同地設置感測電流的電平，以便感測存儲串中的選中的存儲單元的閾值電壓電平。
文檔編號G11C16/34GK102254574SQ20111011046
公開日2011年11月23日 申請日期2011年4月29日 優(yōu)先權日2010年4月29日
發(fā)明者金炯錫 申請人:海力士半導體有限公司