專利名稱：編程半導(dǎo)體存儲(chǔ)器件的方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例大體上涉及編程半導(dǎo)體存儲(chǔ)器件的方法。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器操作成為用于在其內(nèi)存儲(chǔ)數(shù)據(jù)的存儲(chǔ)庫(kù)，需要時(shí)從所述存儲(chǔ)庫(kù)中擷取數(shù)據(jù)。半導(dǎo)體存儲(chǔ)器通常分類為隨機(jī)存取存儲(chǔ)器(RAM)和只讀存儲(chǔ)器(ROM)。當(dāng)中止電源時(shí)，RAM無(wú)法保留它們的數(shù)據(jù)，其被稱為易失性存儲(chǔ)器。另一方面，其中數(shù)據(jù)一旦存儲(chǔ)在 ROM中即使中止電源也可以維持的存儲(chǔ)器被稱為非易失性存儲(chǔ)器。為了提高半導(dǎo)體存儲(chǔ)器件的集成密度，已經(jīng)提出能夠編程到多個(gè)閾電壓電平的多電平單元(MLC)。相比之下，能夠編程到單一閾電壓電平的存儲(chǔ)單元被稱為單電平單元 (SLC)。當(dāng)MLC中的閾電壓電平的數(shù)目增加時(shí)，該半導(dǎo)體存儲(chǔ)器件中的數(shù)據(jù)存儲(chǔ)容量擴(kuò)大。然而，即使要以特定閾電壓電平編程多個(gè)存儲(chǔ)單元，所述存儲(chǔ)單元的閾電壓也可能分布在閾電壓的范圍上。此外，隨著集成密度的增加，MLC半導(dǎo)體存儲(chǔ)器件中閾電壓的相鄰范圍彼此變得比較靠近。由于半導(dǎo)體存儲(chǔ)器件中相鄰存儲(chǔ)單元的電容性耦合效應(yīng)，在編程的同時(shí)在這樣的 MLC中會(huì)導(dǎo)致閾電壓的無(wú)意變動(dòng)。已經(jīng)提出多種技術(shù)用于應(yīng)對(duì)這些問題。

發(fā)明內(nèi)容
從而，本發(fā)明的示范性實(shí)施例涉及能夠減少使用MLC的半導(dǎo)體存儲(chǔ)器件中相鄰存儲(chǔ)單元之間的干擾的編程方法。在一示范性實(shí)施例中，一種編程半導(dǎo)體存儲(chǔ)器件的方法可以包括依據(jù)目標(biāo)編程電壓電平將存儲(chǔ)單元分為存儲(chǔ)單元組；通過向所述存儲(chǔ)單元組順序施加與所述目標(biāo)編程電壓電平對(duì)應(yīng)的編程電壓來對(duì)所述存儲(chǔ)單元組執(zhí)行編程操作。在另一示范性實(shí)施例中，一種編程其存儲(chǔ)單元被編程為具有第一至第三閾電壓分布之一的半導(dǎo)體存儲(chǔ)器件的方法包括施加第一編程電壓以編程第一存儲(chǔ)單元組，第一存儲(chǔ)單元組的閾電壓將被移動(dòng)到第一閾電壓分布中；施加第二編程電壓以編程第二存儲(chǔ)單元組，第二存儲(chǔ)單元組的閾電壓將被移動(dòng)到第三閾電壓分布中；以及依序編程檢驗(yàn)第一和第三存儲(chǔ)單元組。在另一示范性實(shí)施例中，一種編程其存儲(chǔ)單元被編程為具有第一至第三閾電壓分布之一的半導(dǎo)體存儲(chǔ)器件的方法包括施加第一編程電壓以編程第一存儲(chǔ)單元組，第一存儲(chǔ)單元組的閾電壓將被移動(dòng)到第一閾電壓分布中；施加第二編程電壓以編程第二存儲(chǔ)單元組，第二存儲(chǔ)單元組的閾電壓將被移動(dòng)到第二閾電壓分布中；施加第三編程電壓以編程第三存儲(chǔ)單元組，第三存儲(chǔ)單元組的閾電壓將被移動(dòng)到第三閾電壓分布中；以及依序編程檢驗(yàn)第一至第三存儲(chǔ)單元組。依據(jù)本發(fā)明的示范性實(shí)施例，一種編程半導(dǎo)體存儲(chǔ)器件的方法可以通過依據(jù)將要編程的閾電壓的電平向所述存儲(chǔ)單元組分別施加編程電壓而在編程相鄰存儲(chǔ)單元的同時(shí)減少無(wú)意閾電壓變動(dòng)的比率。這里可以通過參考以下說明書和附圖進(jìn)一步了解本發(fā)明的特性和優(yōu)點(diǎn)。


附圖作為范例描述本發(fā)明而非用于限制，其中類似的引用數(shù)字指代類似的元件， 其中圖1示意性地描述依據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器件；圖2描述圖1所示的頁(yè)面緩沖器；圖3以圖形方式顯示已編程存儲(chǔ)單元的閾電壓分布；圖4顯示施加到已選擇字線的用于編程的電壓的波形；圖5顯示依據(jù)本發(fā)明的第一實(shí)施例的編程操作中的編程和檢驗(yàn)電壓的波形；圖6是描述依據(jù)第一實(shí)施例的編程后的編程-檢驗(yàn)操作的時(shí)序圖；圖7A至7D描述依據(jù)本發(fā)明的第二實(shí)施例的頁(yè)面緩沖器；圖8顯示依據(jù)第二實(shí)施例的編程操作中施加到已選擇字線的電壓的波形；以及圖9A至9C是描述用于依據(jù)第二實(shí)施例的編程操作的位線電壓設(shè)置過程的時(shí)序圖。
具體實(shí)施例方式以下，將參考顯示一些示范性實(shí)施例的附圖來更完整地描述各種示范性實(shí)施例。 然而，這里公開的特定結(jié)構(gòu)和功能細(xì)節(jié)只是為了描述本發(fā)明的示范性實(shí)施例。這里使用的術(shù)語(yǔ)只是為了描述特定實(shí)施例而不打算限制示范性實(shí)施例。如這里使用的，單數(shù)形式“一”、“一個(gè)”和“該”意在同樣包括復(fù)數(shù)形式，除非上下文另外清楚指明。將進(jìn)一步理解，當(dāng)在這里使用時(shí)，術(shù)語(yǔ)“包括”、和/或“包含”說明存在所陳述的特征、整數(shù)、步驟、操作、元件和/或組件，但是不排除存在或附加一個(gè)或多個(gè)其他特征、整數(shù)、步驟、操作、 元件、組件和/或其組合。另外，不難理解，雖然這里可以使用術(shù)語(yǔ)第一、第二等來描述各種元件，但是這些元件應(yīng)當(dāng)不受這些術(shù)語(yǔ)限制。這些術(shù)語(yǔ)只是用于將一個(gè)元件與其他元件區(qū)分開。例如，第一元件可以被稱為第二元件，而且，類似地，第二元件可以被稱為第一元件，而沒有脫離本發(fā)明的范圍。如這里使用的，術(shù)語(yǔ)“和/或”包括相關(guān)所列項(xiàng)目中的一個(gè)或多個(gè)的任何和所有組合。而且，應(yīng)當(dāng)理解，當(dāng)一元件被稱為“連接”或“耦接”到另一元件時(shí)，它可以直接連接或耦接到另一元件或可以存在居間元件。相比之下，當(dāng)一元件被稱為直接“連接”或“耦接” 到另一元件時(shí)，不存在居間元件。應(yīng)當(dāng)以類似的方式解讀用于描述元件之間的關(guān)系的其他字詞(例如，“在......之間”對(duì)“直接在......之間”、“相鄰”對(duì)“直接相鄰”等)。為了更具體地描述示范性實(shí)施例，以下將參考附圖詳細(xì)描述各個(gè)方面。圖1示意性地描述依據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器件。參考圖1，半導(dǎo)體存儲(chǔ)器件100包括存儲(chǔ)單元陣列110、頁(yè)面緩沖器組120、X_譯碼器130、電壓供應(yīng)電路140、輸入/輸出邏輯電路150、和控制邏輯電路160。存儲(chǔ)單元陣列110包括多個(gè)存儲(chǔ)器塊。每個(gè)存儲(chǔ)器塊BK包括多個(gè)單元串。在每個(gè)單元串中，以串聯(lián)方式耦接多個(gè)存儲(chǔ)單元。所述單元串分別耦接到它們的對(duì)應(yīng)的位線BL。存儲(chǔ)器塊BK中所包含的單元串的存儲(chǔ)單元CO C31串聯(lián)耦接在漏極選擇晶體管 DST與源極選擇晶體管SST之間?？梢詫⑺龃鎯?chǔ)單元CO C31的閾電壓編程為包含在4 個(gè)閾電壓分布之一中。漏極選擇晶體管DST的漏極耦接到位線BL。源極選擇晶體管SST的源極耦接到公共源極線CSL。漏極選擇晶體管DST的柵極耦接到漏極選擇線DSL。源極選擇晶體管SST的柵極耦接到源極選擇線SSL。所述存儲(chǔ)單元CO C31的柵極分別耦接到字線Wi) WL31。頁(yè)面緩沖器組120包括耦接到存儲(chǔ)單元陣列110的位線BL的頁(yè)面緩沖器121。頁(yè)面緩沖器121耦接到一條或多條位線，而且被驅(qū)動(dòng)以將數(shù)據(jù)編程到已選擇存儲(chǔ)器單元、或從已選擇存儲(chǔ)單元讀取數(shù)據(jù)。輸入/輸出邏輯電路150操作以在頁(yè)面緩沖器組120與一操作地與半導(dǎo)體存儲(chǔ)器件100連接之外部系統(tǒng)(未顯示)之間輸入/輸出數(shù)據(jù)。而且，輸入/輸出邏輯電路150 向控制邏輯電路160提供從外部系統(tǒng)輸入的命令、地址信息等。X-譯碼器130響應(yīng)于控制邏輯電路160的控制信號(hào)而使能存儲(chǔ)單元陣列110的存儲(chǔ)器塊BK之一。為此，X-譯碼器130包括分別耦接到所述存儲(chǔ)器塊的塊開關(guān)131。每個(gè)塊開關(guān)131響應(yīng)于從控制邏輯電路160提供的地址信號(hào)而使能它的對(duì)應(yīng)的存儲(chǔ)器塊BK。一旦塊開關(guān)131使能存儲(chǔ)器塊BK，則已使能的存儲(chǔ)器塊BK的漏極選擇線DSL、源極選擇線SSL、和字線mi) WL31與全局漏極選擇線⑶SL、全局源極選擇線GSSL、和全局字線GWLO GWL31電連接。全局漏極選擇線⑶SL、全局源極選擇線GSSL、和全局字線GWLO GWL31供應(yīng)有從電壓供應(yīng)電路140產(chǎn)生的工作電壓。電壓供應(yīng)電路140響應(yīng)于從控制邏輯電路160提供的控制信號(hào)而產(chǎn)生工作電壓。 這些工作電壓是編程電壓、讀取電壓、檢驗(yàn)電壓、擦除電壓等?？刂七壿嬰娐?60響應(yīng)于通過輸入/輸出邏輯電路150輸入的命令而輸出用于控制頁(yè)面緩沖器組120、X-譯碼器130、輸入/輸出邏輯電路150、和電壓供應(yīng)電路140的操作的控制信號(hào)。頁(yè)面緩沖器121可以耦接到一條或多條位線。圖2描述圖1所示的頁(yè)面緩沖器。參考圖2，頁(yè)面緩沖器121示范性地由位線連接電路122、預(yù)充電電路123、第一數(shù)據(jù)傳輸電路124、鎖存電路125、數(shù)據(jù)轉(zhuǎn)換電路126、感測(cè)電路127、第二數(shù)據(jù)傳輸電路128、和數(shù)據(jù)輸入電路1 構(gòu)成。位線連接電路122包括用于將位線BL與第一感測(cè)節(jié)點(diǎn)SOl電連接的開關(guān)元件。依據(jù)本發(fā)明的實(shí)施例的位線連接電路122的開關(guān)元件示范性地由第一 NMOS晶體管m形成。第一 NMOS晶體管附耦接在位線BL與第一感測(cè)節(jié)點(diǎn)SOl之間，而且響應(yīng)于感測(cè)信號(hào)PBSENSE而被導(dǎo)通/截止。預(yù)充電電路123操作以將第一感測(cè)節(jié)點(diǎn)SOl預(yù)充電至高達(dá)電源電壓Vcc的電平。 為此，預(yù)充電電路123示范性地包括PMOS晶體管P。PMOS晶體管P耦接在第一感測(cè)節(jié)點(diǎn)SOl與電源電壓Vcc的輸入端之間。預(yù)充電信號(hào)PRECH_N被施加到PMOS晶體管P的柵極。
第一和第二數(shù)據(jù)傳輸電路IM和1 將數(shù)據(jù)從鎖存電路125傳送到第一感測(cè)節(jié)點(diǎn) SOlo第一數(shù)據(jù)傳輸電路IM可以包括多個(gè)NMOS晶體管N2、N3、N6、N7、N10, NlU附4、和附5，而且第二數(shù)據(jù)傳輸電路1 可以包括NMOS晶體管N18和附9。第二 NMOS晶體管N2耦接在第一感測(cè)節(jié)點(diǎn)SOl與節(jié)點(diǎn)QA之間。第三NMOS晶體管 N3耦接在感測(cè)節(jié)點(diǎn)SOl與節(jié)點(diǎn)QA_N之間。反相第一傳輸信號(hào)TRANA_N被施加到第二 NMOS 晶體管N2的柵極。第一傳輸信號(hào)TRANA被施加到第三NMOS晶體管N3的柵極。第六NMOS晶體管N6耦接在第一感測(cè)節(jié)點(diǎn)SOl與節(jié)點(diǎn)QB之間。第七NMOS晶體管 N7耦接在第一感測(cè)節(jié)點(diǎn)SOl與節(jié)點(diǎn)QB_N之間。反相第二傳輸信號(hào)TRANB_N被施加到第六 NMOS晶體管N6的柵極。第二傳輸信號(hào)TRANB被施加到第七NMOS晶體管N7的柵極。第十NMOS晶體管NlO耦接在第一感測(cè)節(jié)點(diǎn)SOl與節(jié)點(diǎn)QC之間。第i^一 NMOS晶體管Nll耦接在第一感測(cè)節(jié)點(diǎn)SOl與節(jié)點(diǎn)QC_N之間。反相第三傳輸信號(hào)TRANC_N被施加到第十NMOS晶體管WO的柵極。第三傳輸信號(hào)TRANC被施加到第十一 NMOS晶體管mi的柵極。第十四NMOS晶體管N14耦接在第一感測(cè)節(jié)點(diǎn)SOl與節(jié)點(diǎn)QD之間。第十五NMOS晶體管N15耦接在第一感測(cè)節(jié)點(diǎn)SOl與節(jié)點(diǎn)QD_N之間。反相第四傳輸信號(hào)TRAND_N被施加到第十四NMOS晶體管W4的柵極。第四傳輸信號(hào)TRAND被施加到第十五NMOS晶體管N15 的柵極。第十八和第十九NMOS晶體管N18和附9串聯(lián)耦接在第一感測(cè)節(jié)點(diǎn)SOl與接地節(jié)點(diǎn)之間。第五傳輸信號(hào)TRANF被施加到第十八NMOS晶體管N18的柵極。第十九NMOS晶體管W9的柵極耦接到節(jié)點(diǎn)QD。鎖存電路125包括第一至第四鎖存器Ll L4。鎖存電路125中所包括的鎖存器 Ll L4中的每一個(gè)可以由彼此耦接的兩個(gè)反相器形成。第一鎖存器Ll置于節(jié)點(diǎn)QA與QA_N之間。第二鎖存器L2置于節(jié)點(diǎn)QB與QB_N之間。第三鎖存器L3置于節(jié)點(diǎn)QC與及QC_N之間。第四鎖存器L4置于節(jié)點(diǎn)QD與QD_N之間。數(shù)據(jù)轉(zhuǎn)換電路1 操作以依據(jù)第二感測(cè)節(jié)點(diǎn)S02的電壓電平改變或保留第一至第四鎖存器Ll L4的數(shù)據(jù)。數(shù)據(jù)轉(zhuǎn)換電路1 可以包括多個(gè)NMOS晶體管N4、N5、N8、N9、 N12、N13、N16、和 N17。第四NMOS晶體管N4耦接在節(jié)點(diǎn)QA與第二感測(cè)節(jié)點(diǎn)S02之間，而且第五NMOS晶體管N5耦接在節(jié)點(diǎn)QA_N與第二感測(cè)節(jié)點(diǎn)S02之間。第一重置信號(hào)ARST被施加到第四NMOS 晶體管N4的柵極。第一設(shè)置信號(hào)ASET被施加到第五NMOS晶體管N5的柵極。第八NMOS晶體管N8耦接在節(jié)點(diǎn)QB與第二感測(cè)節(jié)點(diǎn)S02之間，而且第九NMOS晶體管N9耦接在節(jié)點(diǎn)QB_N與第二感測(cè)節(jié)點(diǎn)S02之間。第二重置信號(hào)BRST被施加到第八NMOS 晶體管N8的柵極。第二設(shè)置信號(hào)BSET被施加到第九NMOS晶體管N9的柵極。第十二NMOS晶體管附2耦接在節(jié)點(diǎn)QC與第二感測(cè)節(jié)點(diǎn)S02之間，而且第十三NMOS 晶體管N13耦接在節(jié)點(diǎn)QC_N與第二感測(cè)節(jié)點(diǎn)S02之間。第三重置信號(hào)CRST被施加到第十二 NMOS晶體管附2的柵極。第三設(shè)置信號(hào)CSET被施加到第十三NMOS晶體管附3的柵極。第十六NMOS晶體管附6耦接在節(jié)點(diǎn)QD與第二感測(cè)節(jié)點(diǎn)S02之間，而且第十七NMOS 晶體管N17耦接在節(jié)點(diǎn)QD_N與第二感測(cè)節(jié)點(diǎn)S02之間。第四重置信號(hào)DRST被施加到第十六NMOS晶體管附6的柵極。第四設(shè)置信號(hào)DSET被施加到第十七NMOS晶體管附7的柵極。感測(cè)電路127的第二十NMOS晶體管N20操作以依據(jù)第一感測(cè)節(jié)點(diǎn)SOl的電壓電平將第二感測(cè)節(jié)點(diǎn)S02與接地節(jié)點(diǎn)電連接。為此，第二十NMOS晶體管N20耦接在第二感測(cè)節(jié)點(diǎn)S02與接地節(jié)點(diǎn)之間。第二十NMOS晶體管N20的柵極耦接到第一感測(cè)節(jié)點(diǎn)SOl。數(shù)據(jù)輸入電路1 可以例如只耦接到第一鎖存器Li，并將通過數(shù)據(jù)線DL輸入的數(shù)據(jù)存儲(chǔ)到第一鎖存器Ll中。數(shù)據(jù)輸入電路129的第二十一 NMOS晶體管N21耦接在節(jié)點(diǎn)QA與數(shù)據(jù)線DL之間。 數(shù)據(jù)輸入電路129的第二十二 NMOS晶體管N22耦接在節(jié)點(diǎn)QA_N與數(shù)據(jù)線DL之間。數(shù)據(jù)信號(hào)DATA被施加到第二十一 NMOS晶體管N21的柵極。反相數(shù)據(jù)信號(hào)DATA_N被施加到第二十二 NMOS晶體管N22的柵極。下面描述一示范性數(shù)據(jù)輸入模式。首先，將鎖存器Ll的節(jié)點(diǎn)QA_N初始化為‘ 1’。數(shù)據(jù)線DL電連接到接地節(jié)點(diǎn)。然后，依據(jù)向其輸入的數(shù)據(jù)改變數(shù)據(jù)信號(hào)DATA。例如，如果輸入數(shù)據(jù)是‘1’，則以邏輯高電平施加數(shù)據(jù)信號(hào)DATA并以邏輯低電平施加反相數(shù)據(jù)信號(hào)DATA_N。因此，導(dǎo)通第二十一 NMOS晶體管N21以將節(jié)點(diǎn)QA與接地節(jié)點(diǎn)電連接。在此期間，將節(jié)點(diǎn)QA_N保持為 ‘1，。如果輸入數(shù)據(jù)是‘0’，則以邏輯低電平施加數(shù)據(jù)信號(hào)DATA并以邏輯高電平施加反相數(shù)據(jù)信號(hào)DATA_N。因此，導(dǎo)通第二十二 NMOS晶體管N22以將節(jié)點(diǎn)QA_N與接地節(jié)點(diǎn)電連接。即，將‘0’輸入到節(jié)點(diǎn)QA_N中。該數(shù)據(jù)輸入模式是一個(gè)范例，可以結(jié)合頁(yè)面緩沖器電路的構(gòu)成來對(duì)其進(jìn)行多種修改。頁(yè)面緩沖器121鎖存將要存儲(chǔ)到已選擇存儲(chǔ)單元中的數(shù)據(jù)，并在編程操作中將鎖存數(shù)據(jù)傳送到第一感測(cè)節(jié)點(diǎn)。進(jìn)一步，頁(yè)面緩沖器121讀取并存儲(chǔ)來自已選擇存儲(chǔ)單元的數(shù)據(jù)。從控制邏輯電路160產(chǎn)生被施加到頁(yè)面緩沖器121的控制信號(hào)，即，PBSENSE、 PRECH_N、TRANA 等。圖3以圖形方式顯示已編程存儲(chǔ)單元的閾電壓分布。參考圖3，存儲(chǔ)單元的閾電壓借助最低有效位(LSB)和最高有效位(MSB)頁(yè)編程過程離開擦除狀態(tài)A。在LSB頁(yè)編程后，存儲(chǔ)單元的閾電壓繼續(xù)處于擦除狀態(tài)A或變成高于0V。在MSB頁(yè)編程后，處于擦除狀態(tài)A的存儲(chǔ)單元的閾電壓繼續(xù)處于擦除狀態(tài)A或包含在閾電壓分布B中。例如，已經(jīng)處于擦除狀態(tài)的存儲(chǔ)單元的一部分可以仍舊維持處于擦除狀態(tài)A，而剩余的存儲(chǔ)器單元可以被編程。通過LSB頁(yè)編程而具有高于OV的閾電壓的存儲(chǔ)器單元的一部分具有較高電平的閾電壓以致于包含在閾電壓分布D中，而剩余的存儲(chǔ)單元繼續(xù)具有在閾電壓分布C中的閾電壓。該編程模式被稱為‘重編程(reprogramming)，。LSB頁(yè)編程與單電平單元的一般編程模式相同。
在MSB頁(yè)編程模式中，借助第一至第三檢驗(yàn)電壓PVl、PV2和PV3以及雙檢驗(yàn)電壓 PVO和PV2-1來編程-檢驗(yàn)閾電壓分布B、C和D。為了形成如圖3所示的這樣的閾電壓分布A、B、C和D，如下依序以編程和檢驗(yàn)電壓為已選擇字線供電。圖4顯示施加到已選擇字線的用于編程的電壓的波形。半導(dǎo)體存儲(chǔ)器件100以遞增步進(jìn)脈沖編程(ISPP)方案操作來施加編程電壓。ISPP 方案是通過從預(yù)定編程起始電壓起以步進(jìn)電壓為單位增加編程電壓來實(shí)施。在施加編程電壓后，連續(xù)施加檢驗(yàn)電壓到已編程存儲(chǔ)單元用于編程檢驗(yàn)。參考圖3和4，假定已編程LSB頁(yè)，施加第一編程起始電壓Vsl到已選擇字線用于 MSB頁(yè)編程。 通過施加第一編程起始電壓Vs 1，提高存儲(chǔ)單元的閾電壓。閾電壓在施加該第一編程起始電壓Vsl的第一時(shí)間期間不太可能移動(dòng)超過第二檢驗(yàn)電壓PV2。因此，僅以利用第一檢驗(yàn)電壓PVl的第一檢驗(yàn)來實(shí)施對(duì)這樣的第一編程的結(jié)果的編程檢驗(yàn)。如果需要使閾電壓分布的寬度更窄，則可以以第一雙檢驗(yàn)電壓PVO來實(shí)施第一雙檢驗(yàn)。在第一檢驗(yàn)后，施加提高了一步進(jìn)電壓的編程電壓到已選擇字線并重新開始第一檢驗(yàn)(S410)。當(dāng)編程電壓增加至高達(dá)預(yù)定電平(Vs2)時(shí)，除了第一檢驗(yàn)之外，還以第二檢驗(yàn)電壓PV2實(shí)施第二檢驗(yàn)(S420)。在此期間，可允許加入利用第二雙檢驗(yàn)電壓PV2-1的第二雙檢驗(yàn)。在編程電壓增加超過第三編程起始電壓Vs3后，以第一至第三檢驗(yàn)電壓PV1、PV2 及PV3來全部實(shí)施第一至第三檢驗(yàn)操作。如此，在正在向已選擇字線施加編程及檢驗(yàn)電壓的同時(shí)，將耦接到已選擇字線的存儲(chǔ)單元的閾電壓改變?yōu)槠渌植紶顟B(tài)或保持為它們先前的狀態(tài)。該過程中，在編程電壓達(dá)到第三編程起始電壓Vs3后，將要包含在閾電壓分布D中的存儲(chǔ)單元可以被視為已編程。并且，在施加第三編程起始電壓Vs3時(shí)，包含在閾電壓分布 B和C中的一部分存儲(chǔ)單元可以被完全編程。這里，在正在編程將要包含在閾電壓分布D中的存儲(chǔ)單元的同時(shí)，將因電容性耦合的干擾而導(dǎo)致數(shù)據(jù)失真，因?yàn)榘陂撾妷悍植糂和D中且已完成編程的存儲(chǔ)單元被持續(xù)地供應(yīng)編程電壓。為此考慮，以下面方式配置本發(fā)明的實(shí)施例用于編程。圖5顯示依據(jù)本發(fā)明的第一實(shí)施例的編程操作中的編程和檢驗(yàn)電壓的波形，其是參考圖2的頁(yè)面緩沖器121及圖3的閾電壓分布圖來描述。圖5所示的編程和檢驗(yàn)電壓將在MSB頁(yè)編程期間施加到已選擇字線(Sel WL)，對(duì)其一次施加兩次編程電壓。即，向已選擇字線順序施加用于將存儲(chǔ)單元移動(dòng)到閾電壓分布 B和C中的第一編程起始電壓Vs 1、以及用于將存儲(chǔ)單元移動(dòng)到閾電壓分布D中的第二編程起始電壓Vs2。以下，將要編程在閾電壓分布B中的存儲(chǔ)單元被稱為‘第一存儲(chǔ)單元組’；將要編程在閾電壓分布C中的存儲(chǔ)單元被稱為‘第二存儲(chǔ)單元組’；將要編程在閾電壓分布D中的存儲(chǔ)單元被稱為‘第三存儲(chǔ)單元組’。并且，已擦除狀態(tài)的存儲(chǔ)單元(對(duì)應(yīng)于閾電壓分布A)被稱為‘已擦除存儲(chǔ)單元組’。參考圖5，在用于第一及第二存儲(chǔ)單元組的第一編程起始電壓Vs 1后，施加用于第三存儲(chǔ)單元組的第二編程啟動(dòng)電壓Vs2已選擇字線。在施加用于第一及第二存儲(chǔ)單元組的第一編程起始電壓Vsl前，要禁止包含在擦除單元組和第三存儲(chǔ)單元組中的存儲(chǔ)單元被第一編程啟動(dòng)電壓Vsl編程。為了此編程禁止，借助頁(yè)面緩沖器121的第一至第四鎖存器Ll L4實(shí)施位線設(shè)置操作。該位線設(shè)置操作將詳述于后。同時(shí)，在施加第二編程起始電壓Vs2的同時(shí)，不編程擦除單元組以及第一及第二存儲(chǔ)單元組。在該半導(dǎo)體存儲(chǔ)器件中，編程操作可以分成兩種模式。一種是提高存儲(chǔ)單元的閾電壓的編程模式，另一種是將存儲(chǔ)單元的閾電壓保持在當(dāng)前狀態(tài)的禁止模式?？刂七壿嬰娐?60借助第一至第四鎖存器Ll L4中所存儲(chǔ)的數(shù)據(jù)將耦接到要被編程的存儲(chǔ)單元的位線設(shè)置為0V，并將耦接到要被禁止編程的存儲(chǔ)單元的位線預(yù)充電到電源電壓Vcc的電平。在ISPP方案中，在編程后實(shí)施編程-檢驗(yàn)。在本發(fā)明的實(shí)施例中，在施加第一及第二編程起始電壓Vsl及Vs2后開始編程-檢驗(yàn)。在此期間，在使用兩個(gè)編程-檢驗(yàn)電壓的雙檢驗(yàn)中處理第一和第二存儲(chǔ)單元組。 參考圖5，將第一和第二存儲(chǔ)單元組的雙檢驗(yàn)的電壓記作PVO和PV2-1。圖2所述的頁(yè)面緩沖器121中，第二及第三鎖存器L2及L3是用于第一及第二存儲(chǔ)單元組的編程、編程-檢驗(yàn)、和雙編程-檢驗(yàn)。第四鎖存器L4是用于第三存儲(chǔ)單元組的編程-檢驗(yàn)。參考圖2至4更詳細(xì)地描述依據(jù)第一實(shí)施例的編程操作。為了編程半導(dǎo)體存儲(chǔ)器件100，首先，從外部系統(tǒng)輸入命令、地址信息、待編程的數(shù)據(jù)(以下，稱為‘編程數(shù)據(jù)’)等。將這些命令、地址信息及編程數(shù)據(jù)提供到數(shù)據(jù)輸入/輸出邏輯電路150中。將命令及地址信息傳送到控制邏輯電路160中。將編程數(shù)據(jù)傳送到頁(yè)面緩沖器組 120中。控制邏輯電路160利用命令及地址信息控制數(shù)據(jù)輸入/輸出邏輯電路150和頁(yè)面緩沖器組120，以便在頁(yè)面緩沖器121處鎖存編程數(shù)據(jù)。在第一實(shí)施例中，假定已經(jīng)完成LSB頁(yè)編程。為了編程MSB頁(yè)，將經(jīng)由數(shù)據(jù)輸入/輸出邏輯電路150引入的MSB數(shù)據(jù)轉(zhuǎn)而輸入到頁(yè)面緩沖器組120的第一鎖存器Ll中。在頁(yè)面緩沖器組120的所有頁(yè)面緩沖器121處鎖存LSB數(shù)據(jù)后完成該MSB鎖存。參考圖2，在編程的開始將第一至第四鎖存器Ll L4的節(jié)點(diǎn)QA、QB、QC及QD初始化為‘0’。然后，將MSB數(shù)據(jù)輸入到頁(yè)面緩沖器121中，其示范性地記作四位用于描述閾電壓分布A、B、C及D。例如，假定將‘1010’輸入到頁(yè)面緩沖器121的節(jié)點(diǎn)QA，其意味著‘1’被輸入到耦接到已擦除存儲(chǔ)單元組的頁(yè)面緩沖器121的節(jié)點(diǎn)QA ； ‘0’被輸入到耦接到第一存儲(chǔ)單元組的頁(yè)面緩沖器121的節(jié)點(diǎn)QA ； ‘1’被輸入到耦接到第二存儲(chǔ)單元組的頁(yè)面緩沖器121的節(jié)點(diǎn)QA ；而且‘0’被輸入到耦接到第三存儲(chǔ)單元組的頁(yè)面緩沖器121的節(jié)點(diǎn)QA。表1概述用于依據(jù)本發(fā)明的第一實(shí)施例的編程操作在頁(yè)面緩沖器121的節(jié)點(diǎn)上所要設(shè)置的數(shù)據(jù)樣式(pattern)。[表1]
權(quán)利要求
1.一種編程半導(dǎo)體存儲(chǔ)器件的方法，該方法包括依據(jù)目標(biāo)編程電壓電平將存儲(chǔ)單元分成存儲(chǔ)單元組；通過向所述存儲(chǔ)單元組順序施加與所述目標(biāo)編程電壓電平對(duì)應(yīng)的編程電壓來對(duì)所述存儲(chǔ)單元組執(zhí)行編程操作。
2.如權(quán)利要求1所述的方法，其中該編程操作依序從與最低閾電壓對(duì)應(yīng)的編程電壓開始并以與最高閾電壓對(duì)應(yīng)的編程電壓結(jié)束。
3.如權(quán)利要求1所述的方法，其中在向所述存儲(chǔ)單元組之一施加編程電壓的同時(shí)，阻止其他存儲(chǔ)單元組被編程。
4.一種編程半導(dǎo)體存儲(chǔ)器件的方法，該半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)單元被編程為具有第一至第三閾電壓分布中的一個(gè)，該方法包括施加第一編程電壓以編程第一存儲(chǔ)單元組，第一存儲(chǔ)單元組的閾電壓將被移動(dòng)到第一閾電壓分布中；施加第二編程電壓以編程第二存儲(chǔ)單元組，第二存儲(chǔ)單元組的閾電壓將被移動(dòng)到第三閾電壓分布中；以及依序編程檢驗(yàn)第一和第二存儲(chǔ)單元組。
5.如權(quán)利要求4所述的方法，進(jìn)一步包括在施加第一編程電壓之前，設(shè)置位線電壓以阻止第二存儲(chǔ)單元組被編程。
6.如權(quán)利要求4所述的方法，進(jìn)一步包括在該第二編程電壓的施加前，設(shè)置位線電壓以阻止第一存儲(chǔ)單元組被編程。
7.如權(quán)利要求4所述的方法，其中該第一存儲(chǔ)單元組包括其閾電壓將被移動(dòng)到第二閾電壓分布中的存儲(chǔ)單元。
8.如權(quán)利要求4所述的方法，其中該第二存儲(chǔ)單元組包括其閾電壓將被移動(dòng)到第二閾電壓分布中的存儲(chǔ)單元。
9.一種編程半導(dǎo)體存儲(chǔ)器件的方法，該半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)單元被編程為具有第一至第三閾電壓分布中的一個(gè)，該方法包括施加第一編程電壓以編程第一存儲(chǔ)單元組，第一存儲(chǔ)單元組的閾電壓將被移動(dòng)到第一閾電壓分布中；施加第二編程電壓以編程第二存儲(chǔ)單元組，第二存儲(chǔ)單元組的閾電壓將被移動(dòng)到第二閾電壓分布中；施加第三編程電壓以編程第三存儲(chǔ)單元組，第三存儲(chǔ)單元組的閾電壓將被移動(dòng)到第三閾電壓分布中；以及依序編程檢驗(yàn)第一至第三存儲(chǔ)單元組。
10.如權(quán)利要求9所述的方法，進(jìn)一步包括在施加第一編程電壓之前，設(shè)置位線電壓以阻止第二和第三存儲(chǔ)單元組被編程。
11.如權(quán)利要求9所述的方法，進(jìn)一步包括在施加第二編程電壓之前，設(shè)置位線電壓以阻止第一和第三存儲(chǔ)單元組被編程。
12.如權(quán)利要求9所述的方法，進(jìn)一步包括在施加第三編程電壓之前，設(shè)置位線電壓以阻止第一和第二存儲(chǔ)單元組被編程。
全文摘要
一種編程半導(dǎo)體存儲(chǔ)器件的方法包括下列步驟依據(jù)將要編程的閾電壓的電平來分組存儲(chǔ)單元；通過向所述存儲(chǔ)單元組順序施加編程電壓來編程所述存儲(chǔ)單元組；以及編程檢驗(yàn)所述存儲(chǔ)單元組。
文檔編號(hào)G11C16/34GK102270508SQ20111004850
公開日2011年12月7日 申請(qǐng)日期2011年3月1日 優(yōu)先權(quán)日2010年6月4日
發(fā)明者樸鎮(zhèn)壽, 林相吾 申請(qǐng)人:海力士半導(dǎo)體有限公司