專利名稱：混合式自我測試電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種記憶單元的自我測試電路結(jié)構(gòu)，特別的是，涉及一種同時地具有并列式接口與串行式接口的電連接多階層功能單元的混合式自我測試電路結(jié)構(gòu)。
背景技術(shù)：
公知技術(shù)中，采用并列式內(nèi)嵌式自我測試電路架構(gòu)對內(nèi)存單元進(jìn)行測試，其中，需使用大量的控制信號線以及數(shù)據(jù)總線線以作為信號傳遞、指令下達(dá)或工作操作之用。然而， 上述并列式的架構(gòu)，雖然達(dá)到在每一個頻率周期內(nèi)送出存取指令，進(jìn)而對內(nèi)存單元進(jìn)行全速的測試，但是當(dāng)待測試內(nèi)存單元數(shù)量較多時，則這些控制信號線與數(shù)據(jù)總線線會造成芯片設(shè)計時繞線面積的大幅增加，而此增加的部份會造成成本的上升，特別是在< 65nm的先進(jìn)工藝中，其繞線面積增加的速度更加顯著，并造成成本的大量增加。為解決上述的問題，在一些技術(shù)中采用串行式的方式用以解決繞線面積增加的問題，進(jìn)而達(dá)成成本的降低，例如使用IEEE 1149.1或IEEE 1500的串行式標(biāo)準(zhǔn)，然而，雖然降低繞線的面積，但因?yàn)椴捎么惺降姆绞?，故同樣在并列式中一個頻率周期期間所能執(zhí)行完成的指令，在串行式中則需要以多個頻率周期，才能達(dá)成完整指令或數(shù)據(jù)的傳送，如此會造成測試時間顯著的增加，亦即時間成本的增加，且該增加使得自我測試電路無法支持全速的測試功能，而全速測試是測試內(nèi)存單元錯誤涵蓋率的重要關(guān)鍵，若僅采用串行式的方式進(jìn)行測量，雖解決繞線成本，但并無法對內(nèi)存單元進(jìn)行有效地測量。

發(fā)明內(nèi)容
本發(fā)明一個目的在于提出一種混合式自我測試電路結(jié)構(gòu)，其同時借由并列式接口與串行式接口(或稱序列式接口)電連接在η個階層功能單元之間，用以提供在基板上電路布線布局的最佳化，并且在進(jìn)行測試內(nèi)存單元時，達(dá)成具有測試、診斷與修復(fù)的高效率。本發(fā)明另一目的在于提出一種混合式自我測試電路結(jié)構(gòu)，其同時借由并列式接口、串行式接口或者菊鏈?zhǔn)浇涌诖械姆绞诫娺B接在η個階層功能單元之間或同一階層， 用以提供在基板上電路布線布局的最佳化，并且在進(jìn)行測試內(nèi)存單元時，達(dá)成具有測試、診斷與修復(fù)的高效率。本發(fā)明再一目的在于提出一種混合式自我測試電路結(jié)構(gòu)，其設(shè)置在該電路結(jié)構(gòu)內(nèi) η個階層功能單元彼此之間以并列式接口、串行式接口、菊鏈?zhǔn)浇涌诨蛑辽偾笆鲋辽俣呓M合的電連接方法，用以提供在基板上電路布線布局的最佳化，并且在進(jìn)行測試內(nèi)存單元時， 達(dá)成具有測試、診斷與修復(fù)的高效率。為達(dá)上述目的及其它目的，本發(fā)明提出一種混合式自我測試電路結(jié)構(gòu)，具有復(fù)數(shù)個輸入端與復(fù)數(shù)個輸出端，用于測試復(fù)數(shù)個內(nèi)存單元，其包含第一階功能單元、復(fù)數(shù)個第二階功能單元、并列式接口與串行式接口。該第一階功能單元電連接這些輸入端的至少其一與這些輸出端的至少其一，且該第一階功能單元具有復(fù)數(shù)個第一輸出端，并根據(jù)來自這些輸入端的一外部控制信號，用以使得這些第一輸出端輸出一輸出信號；這些第二階功能單元分別地具有復(fù)數(shù)個第二輸入端，用以接收該輸出信號，而這些第二階功能單元根據(jù)該輸出信號對應(yīng)地產(chǎn)生一測試信號，且該測試信號通過與這些第二階功能單元電連接的這些輸出端的至少其一輸出至這些內(nèi)存單元；該并列式接口并列地設(shè)置在該第一階功能單元與這些第二階功能單元的至少其一之間，用以提供該輸出信號并列地傳送至這些第二階功能單元；以及該串行式接口串行地設(shè)置在該第一階功能單元與這些第二階功能單元的至少其一之間，用以提供該輸出信號串行地傳送至這些第二階功能單元。與公知技術(shù)比較，本發(fā)明的混合式自我測試電路結(jié)構(gòu)可借由并列式接口與串行式接口的混合架構(gòu)，用以達(dá)成在芯片上電路布線布局時，有效地減少所需繞線面積，而且也在對內(nèi)存單元進(jìn)行測試時，提供高速的測試與診斷，進(jìn)而診斷出有異常信號的該內(nèi)存單元并進(jìn)行修復(fù)，且使得該測試電路對該內(nèi)存單元的測試成本降至最低等功效。


圖1是本發(fā)明一個實(shí)施例的混合式自我測試電路結(jié)構(gòu)的方塊圖示意圖；圖2是本發(fā)明第二階功能單元的至少其一部份彼此以菊鏈(daisy chain)式接口進(jìn)行電連接；圖3是本發(fā)明以多階功能單元的方式進(jìn)行電連接；圖4是本發(fā)明另一實(shí)施例的混合式自我測試電路結(jié)構(gòu)的串行與并列混合式二階層架構(gòu)示意圖；圖5是本發(fā)明另一實(shí)施例的混合式自我測試電路結(jié)構(gòu)的串行式接口、菊鏈?zhǔn)浇涌谂c并列式接口混合式二階層架構(gòu)示意圖；圖6是本發(fā)明另一實(shí)施例的混合式自我測試電路結(jié)構(gòu)的串行與并列混合式三階層架構(gòu)示意圖；圖7是本發(fā)明串行與并列混合式三階層架的另一實(shí)施例；圖8是本發(fā)明串行式接口、菊鏈?zhǔn)浇涌谂c并列混合式三階層架構(gòu)示意圖；以及圖9是本發(fā)明串行式接口、菊鏈?zhǔn)浇涌谂c并列式接口混合式三階層架構(gòu)的另一實(shí)施例示意圖。主要組件符號說明10混合式自我測試電路102a、102b、102c 輸入端104a、104b、l(Mc 輸出端202a、202b內(nèi)存單元106第一階功能單元108a、10 第二階功能單元IOSb1UOSb2 第二階功能單元108a-l l(^b-k 第二階功能單元IHa-I 114b_k 第三階功能單元110并列式接口112串行式接口FIT第一輸入端
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FOT第一輸出端ECS外部控制信號OS輸出信號SIT第二輸入端SOT第二輸出端TS測試信號RS結(jié)果信號
具體實(shí)施例方式為充分了解本發(fā)明的目的、特征及功效，現(xiàn)借由下述具體的實(shí)施例，并配合所附的 圖形，對本發(fā)明做詳細(xì)說明，說明如后參考圖1，是本發(fā)明一個實(shí)施例的混合式自我測試電路結(jié)構(gòu)的方塊圖示意圖。在本 實(shí)施例中，混合式自我測試電路10具有輸入端10 102c與輸出端l(Ma l(Mc，其用于 測試內(nèi)存單元20加、202ヒ。其中，該混合式自我測試電路10又包含第一階功能単元106、第 ニ階功能単元108a、108b、并列式接ロ 110與串行式接ロ 112。該第一階功能単元106分別 地具有第一輸出端FOT，且通過這些輸入端10 接收來自外部的一外部控制信號ECS，而該 第一階功能単元106再根據(jù)該外部控制信號ECS用以產(chǎn)生并輸出一輸出信號OS。其中，該 外部控制信號ECS (或可稱為指令或算法)可為外部控制信號與外部數(shù)據(jù)信號，其分別用以 傳送控制信號與數(shù)據(jù)信號，而該控制信號也可包含讀取控制信號、寫入控制信號、同步信號 或芯片選擇信號等，而數(shù)據(jù)信號也包含內(nèi)存寺址信號與數(shù)據(jù)測試信號等。該第二階功能單 元108a、108b分別地具有第二輸入端SIT，該第二階功能単元108a、108b可根據(jù)該輸出信號 OS對應(yīng)地產(chǎn)生測試信號TS，而該測試信號TS再通過該輸出端104b、l(Mc輸出至該內(nèi)存單 元20加、202ヒ以進(jìn)行對內(nèi)存單元20加、202ヒ的測試。該并列式接ロ 110并列地設(shè)置在該第 一階功能単元106與該第二階功能単元108a、108b的至少其一之間，用以提供該輸出信號 OS并列地傳送至該第二階功能単元108a、108b。該串行式接ロ 112串行地設(shè)置在該第一階 功能単元106與該第二階功能単元108a、108b的至少其一之間，用以提供該輸出信號OS串 行地傳送至該第二階功能単元108a、108b。再者，該第一階功能単元106與該第二階功能単元108a、108b更分別地包含第一 輸入端FIT與第二輸出端SOT。內(nèi)存單元根據(jù)該測試信號TS，對應(yīng)產(chǎn)生一結(jié)果信號RS，且該 結(jié)果信號RS通過該混合式自我測試電路10的該輸入端102b、102c傳送至該第二階功能單 元108a、108b，且再借由該第二階功能単元108a、108b的該第二輸出端SOT輸出至該并列 式接ロ 110與該串行式接ロ 112，并再經(jīng)由該第一階功能単元106的該第一輸入端FIT輸 入至該第一階功能単元106，而在此之后，在混合式自我測試電路10的輸出端l(Ma輸出該 結(jié)果信號RS，亦即該內(nèi)存單元20加、202ヒ對應(yīng)該測試信號TS產(chǎn)生該結(jié)果信號RS，并通過該 輸入端102b、102c、該第二輸出端SOT與該第一輸入端FIT回傳該結(jié)果信號RS至該輸出端 104ao值得注意的是，可再參考圖2，該第二階功能単元108bi、108l32的至少其一部份彼 此以菊鏈(daisy chain)式接口進(jìn)行電連接。再者，在此實(shí)施例中是以二階的功能單元進(jìn) 行描述，而熟悉該項(xiàng)技術(shù)領(lǐng)域者應(yīng)當(dāng)可以由此了解到，可同時參考圖3，本發(fā)明更可包含以多階(或稱η階)功能單元的方式，進(jìn)行信號的分工處理，故混合式自我測試電路結(jié)構(gòu)10 更包含復(fù)數(shù)個第η階功能單元，設(shè)置在該第一階功能單元106與該第二階功能單元108a、 108b之間，且這些第η階功能單元的至少其一分別地借由該并列式接口 110及/或該串行式接口 112與該第一階功能單元106與這些第二階功能單元108a、108b電連接。此外，如前所述這些第η階功能單元的至少其一部份同樣彼此之間，也可以采用菊鏈?zhǔn)浇涌谶M(jìn)行電連接。參考圖4，是本發(fā)明另一實(shí)施例的混合式自我測試電路結(jié)構(gòu)的串行與并列混合式二階層架構(gòu)示意圖。在本實(shí)施例中，混合式自我測試電路結(jié)構(gòu)10采取二階層的功能單元架構(gòu)，其包含第一階功能單元106、第二階功能單元IOSa-I 108b-k、并列式接口 110與串行式接口 112。該第一階功能單元106與該第二階功能單元IOSa-I 108b_k分別地通過該并列式接口 110與該串行式接口 112電連接。自我測試電路結(jié)構(gòu)10提供輸入端10 用以接收來自外部的一外部控制信號ESC，在此該外部控制信號ESC包含外部控制信號與外部數(shù)據(jù)輸入，并借由該第一階功能單元106形成輸出信號OS。其中，該輸出信號OS又可再經(jīng)由該并列式接口 110與該串行式接口 112與該第二階功能單元IOSa-I 108b_k電連接， 值得注意的是，其中一部份的輸出信號OS利用該串行式接口 112傳送至該第二階功能單元IOSb-I 108b-k，而另一部份的輸出信號OS利用并列式接口傳送至該第二階功能單元 IOSa-I 108a-k，兩者可同時共享該第一階功能單元106的硬件資源。此外，該串行式接口 112除了輸出信號OS共享外，第二階功能單元IOSb-I 108b-k都有獨(dú)立的串行輸入以及輸出與第一階功能單元106進(jìn)行溝通，且自我測試電路結(jié)構(gòu)10與內(nèi)存單元202之間采用并列式接口，用以對內(nèi)存單元進(jìn)行讀寫操作，此外，在其它實(shí)施例中也可采用串行式接口。參考圖5，是本發(fā)明另一實(shí)施例的混合式自我測試電路結(jié)構(gòu)的串行式接口、菊鏈?zhǔn)浇涌谂c并列式接口混合式二階層架構(gòu)示意圖。在本實(shí)施例中，混合式自我測試電路結(jié)構(gòu)10 的第二階功能單元IOSb-I 108b-k彼此之間，更包含以菊鏈?zhǔn)浇涌诘倪B接方式連接，除輸出信號OS共享外，該第二階功能單元IOSb-I 108b-k借由串行式界面的輸入以及輸出串成一菊鏈，而僅利用該第二階功能單元108b-k將數(shù)據(jù)傳送回該第一階功能單元106，在其它的實(shí)施例中，該第一階功能單元106可用許多菊鏈?zhǔn)浇涌诩軜?gòu)，不只僅局限一條菊鏈?zhǔn)浇缑婕軜?gòu)。參考圖6，是本發(fā)明另一實(shí)施例的混合式自我測試電路結(jié)構(gòu)的串行與并列混合式三階層架構(gòu)示意圖。在此實(shí)施例中，混合式自我測試電路結(jié)構(gòu)10更包含第三階功能單元 IHa-I 114b-k，其動作方式如上所述。參考圖7，是串行與并列混合式三階層架構(gòu)的另一實(shí)施例。參考圖8，是串行式接口、菊鏈?zhǔn)浇涌谂c并列混合式三階層架構(gòu)示意圖。參考圖 9，是串行式接口、菊鏈?zhǔn)浇涌谂c并列式接口混合式三階層架構(gòu)的另一實(shí)施例示意圖。值得注意的是，上述混合式自我測試電路結(jié)構(gòu)10中第三階功能單元IHa-I 114b-k的數(shù)目并非限定需要一對一地對應(yīng)第二階功能單元IOSa-I 108b-k，亦即在本發(fā)明中并不限定一或多個功能單元對應(yīng)一或多個另一功能單元，例如在圖6 圖9中第三階功能單元IHa-I 同時對應(yīng)第二階功能單元IOSa-I與108a-2，而第三階功能單元lHa-n僅對應(yīng)第二階功能單元 108a-no與公知技術(shù)相比，本發(fā)明的混合式自我測試電路結(jié)構(gòu)可借由并列式接口、串行式接口、菊鏈?zhǔn)浇涌诨蚱浣M合的混合架構(gòu)，用以達(dá)成在芯片上電路布線布局時，有效地減少所需繞線面積，而且也可在對內(nèi)存單元進(jìn)行測試時，提供高速的測試與診斷，進(jìn)而診斷出有異常信號的該內(nèi)存單元并進(jìn)行修復(fù)，且使得該測試電路對該內(nèi)存單元的測試成本降至最低等功效。 本發(fā)明在上文中已以較佳實(shí)施例公開，然熟知本項(xiàng)技術(shù)者應(yīng)理解的是，該實(shí)施例僅用于描繪本發(fā)明，而不應(yīng)解讀為限制本發(fā)明的范圍。應(yīng)注意的是，所有與該實(shí)施例等效的變化與置換，均應(yīng)視為涵蓋在本發(fā)明的范疇內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以下文的權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種混合式自我測試電路結(jié)構(gòu)，具有復(fù)數(shù)個輸入端與復(fù)數(shù)個輸出端，用于測試復(fù)數(shù)個內(nèi)存單元，其特征在于，其包含一第一階功能單元，電連接這些輸入端的至少其一與這些輸出端的至少其一，且該第一階功能單元具有復(fù)數(shù)個第一輸出端，并根據(jù)來自這些輸入端的一外部控制信號，用以使得這些第一輸出端輸出一輸出信號；復(fù)數(shù)個第二階功能單元，分別地具有復(fù)數(shù)個第二輸入端，用以接收該輸出信號，而這些第二階功能單元根據(jù)該輸出信號對應(yīng)地產(chǎn)生一測試信號，且該測試信號通過與這些第二階功能單元電連接的這些輸出端的至少其一輸出至這些內(nèi)存單元；一并列式接口，并列地設(shè)置在該第一階功能單元與這些第二階功能單元的至少其一之間，用以提供該輸出信號并列地傳送至這些第二階功能單元；以及一串行式接口，串行地設(shè)置在該第一階功能單元與這些第二階功能單元的至少其一之間，用以提供該輸出信號串行地傳送至這些第二階功能單元。
2.如權(quán)利要求1所述的混合式自我測試電路結(jié)構(gòu)，其特征在于，其中該第一階功能單元與這些第二階功能單元更分別地包含復(fù)數(shù)個第一輸入端與復(fù)數(shù)個第二輸出端。
3.如權(quán)利要求2所述的混合式自我測試電路結(jié)構(gòu)，其特征在于，其中這些內(nèi)存單元對應(yīng)該測試信號產(chǎn)生一結(jié)果信號，并通過該輸入端、這些第二輸出端與這些第一輸入端回傳該結(jié)果信號至該輸出端。
4.如權(quán)利要求3所述的混合式自我測試電路結(jié)構(gòu)，其特征在于，其中該輸入端接收一外部控制信號、一外部數(shù)據(jù)信號或該結(jié)果信號。
5.如權(quán)利要求1所述的混合式自我測試電路結(jié)構(gòu)，其特征在于，其中這些第二階功能單元的至少其一部份彼此以菊鏈(daisy chain)式接口進(jìn)行電連接。
6.如權(quán)利要求1所述的混合式自我測試電路結(jié)構(gòu)，其特征在于，更包含復(fù)數(shù)個第η階功能單元，設(shè)置在該第一階功能單元與這些第二階功能單元之間，且這些第η階功能單元的至少其一分別地借由該并列式接口及/或該串行式接口與該第一階功能單元與這些第二階功能單元電連接。
7.如權(quán)利要求6所述的混合式自我測試電路結(jié)構(gòu)，其特征在于，其中這些第η階功能單元的至少其一部份彼此以菊鏈(daisy chain)式接口進(jìn)行電連接。
全文摘要
本發(fā)明公開一種混合式自我測試電路結(jié)構(gòu)，具有復(fù)數(shù)個輸入端與復(fù)數(shù)個輸出端，用以測試復(fù)數(shù)個內(nèi)存單元，其中，該電路結(jié)構(gòu)包含第一階功能單元，根據(jù)來自外部的一外部控制信號，用以使得與該第一階功能單元電連接的復(fù)數(shù)個第一輸出端分別地輸出一輸出信號；復(fù)數(shù)個第二階功能單元，接收該輸出信號并根據(jù)該輸出信號對應(yīng)地產(chǎn)生一測試信號，并輸出至這些內(nèi)存單元；并列式接口并列地設(shè)置在該第一階功能單元與這些第二階功能單元的至少其一之間；以及串行式接口串行地設(shè)置在該第一階功能單元與這些第二階功能單元的至少其一之間。
文檔編號G11C29/00GK102214486SQ20101014431
公開日2011年10月12日 申請日期2010年4月9日 優(yōu)先權(quán)日2010年4月9日
發(fā)明者鄧力銘, 邢育肇 申請人:厚翼科技股份有限公司