專利名稱：半導(dǎo)體存儲(chǔ)裝置的讀出電路及半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及從串行輸出端子串行讀出數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置的讀出電路及半導(dǎo)
體存儲(chǔ)裝置。
背景技術(shù)：
現(xiàn)在，在半導(dǎo)體存儲(chǔ)裝置中，經(jīng)常要求高速動(dòng)作。隨著高速動(dòng)作，經(jīng)常要求高速讀出存儲(chǔ)器單元的數(shù)據(jù)。 在此，就從串行輸出端子串行讀出數(shù)據(jù)的傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置的讀出電路進(jìn)行說(shuō)明。圖4是表示傳統(tǒng)讀出電路的圖。 在確定地址前，如果被輸入確定地址所需要的多個(gè)位(Bit)內(nèi)的下位2位以外的地址信號(hào)，則使用開關(guān)電路SW_A及讀出放大器Al A4，多個(gè)數(shù)據(jù)信號(hào)D7同時(shí)被分別讀出。然后，在確定地址前，如果被輸入確定地址所需要的多個(gè)位內(nèi)的下位1位以外的地址信號(hào)，則使用開關(guān)電路SW_B及讀出放大器A5 A6，多個(gè)數(shù)據(jù)信號(hào)D6同時(shí)被分別讀出。
在確定地址時(shí)，如果被輸入確定地址所需要的所有位的地址信號(hào)，則使用讀出放大器A7 A12，數(shù)據(jù)信號(hào)D5 D0同時(shí)被分別讀出。此外，從多個(gè)數(shù)據(jù)信號(hào)D7 D6中選擇的數(shù)據(jù)信號(hào)D7 D6及數(shù)據(jù)信號(hào)D5 D0，從串行輸出端子200依次被讀出(例如，參照專利文獻(xiàn)1 :日本特表2002-515628號(hào)公報(bào))。 但是，在傳統(tǒng)讀出電路中，需要分別讀出多個(gè)數(shù)據(jù)信號(hào)D7的4個(gè)讀出放大器A1 A4和分別讀出多個(gè)數(shù)據(jù)信號(hào)D6的2個(gè)讀出放大器A5 A6和分別讀出數(shù)據(jù)信號(hào)D5 D0的6個(gè)讀出放大器A7 A12。 S卩，總共需要12個(gè)讀出放大器。因而，電路規(guī)模會(huì)增大。

發(fā)明內(nèi)容
本發(fā)明鑒于上述課題而成，提供能夠減小電路規(guī)模的半導(dǎo)體存儲(chǔ)裝置的讀出電路及半導(dǎo)體存儲(chǔ)裝置。 本發(fā)明為了解決上述課題，提供一種從串行輸出端子串行讀出數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置的讀出電路，其特征在于包括多個(gè)字節(jié)選擇器，基于地址分別輸出來(lái)自規(guī)定的多個(gè)存儲(chǔ)器單元的第1 第8數(shù)據(jù)信號(hào)；多個(gè)讀出放大器，同時(shí)分別讀出在確定地址前來(lái)自確定地址時(shí)有可能被選擇的多個(gè)所述字節(jié)選擇器的各所述第1數(shù)據(jù)信號(hào)，并且分別讀出在所述確定地址時(shí)來(lái)自與所確定的地址對(duì)應(yīng)的所述字節(jié)選擇器的所述第2 第8數(shù)據(jù)信號(hào)；以及選擇器電路，在確定地址后，選擇各所述第1數(shù)據(jù)信號(hào)中的來(lái)自所述與所確定的地址對(duì)應(yīng)的所述字節(jié)選擇器的所述第1數(shù)據(jù)信號(hào)并加以讀出，并且依次選擇所述第2 第8數(shù)據(jù)信號(hào)并加以讀出。 此外，本發(fā)明為了解決上述課題，提供一種半導(dǎo)體存儲(chǔ)裝置，其中包括存儲(chǔ)器陣列，多個(gè)存儲(chǔ)器單元沿行排列，且通過(guò)行解碼器及列解碼器來(lái)選擇規(guī)定行的存儲(chǔ)器單元；控制電路，抽出輸入信號(hào)所包含的指令及地址數(shù)據(jù)，通過(guò)行解碼器及列解碼器訪問(wèn)與地址數(shù)據(jù)對(duì)應(yīng)的行的存儲(chǔ)器單元；以及讀出電路，與存儲(chǔ)器陣列的輸出位線和控制電路的輸出信號(hào)線連接，串行輸出與地址數(shù)據(jù)對(duì)應(yīng)的行的存儲(chǔ)器單元的數(shù)據(jù)，其特征在于，讀出電路具備多個(gè)字節(jié)選擇器，該多個(gè)字節(jié)選擇器與輸出位線連接，并在確定地址數(shù)據(jù)之前，輸出有可能與確定后的地址數(shù)據(jù)對(duì)應(yīng)的行的存儲(chǔ)器單元的數(shù)據(jù)；多個(gè)讀出放大器，該多個(gè)讀出放大器與多個(gè)字節(jié)選擇器是1對(duì)1對(duì)應(yīng)地連接的；多個(gè)開關(guān)電路，設(shè)置在多個(gè)字節(jié)選擇器與多個(gè)讀出放大器之間；以及選擇器電路，與多個(gè)讀出放大器連接，且在確定地址數(shù)據(jù)后切換多個(gè)讀出放大器的輸出并加以輸出，在確定地址數(shù)據(jù)之后，所述開關(guān)電路選擇與已確定的地址數(shù)據(jù)對(duì)應(yīng)的字節(jié)選擇器的第1個(gè)數(shù)據(jù)信號(hào)并加以讀出，然后多個(gè)開關(guān)電路依次選擇第2個(gè)以后的數(shù)據(jù)信號(hào)并加以讀出。
(發(fā)明效果) 在本發(fā)明中，從串行輸出端子串行讀出數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置的讀出電路的多個(gè)讀出放大器中，有4個(gè)字節(jié)選擇器的場(chǎng)合，由于總共只需要4個(gè)讀出放大器，因此讀出電路及半導(dǎo)體存儲(chǔ)裝置的電路規(guī)模變小，其中，所述4個(gè)字節(jié)選擇器是在確定地址前的規(guī)定時(shí)間有可能在確定地址時(shí)被選擇的字節(jié)選擇器。


圖1是表示本發(fā)明半導(dǎo)體存儲(chǔ)裝置的電路圖。 圖2是表示本發(fā)明半導(dǎo)體存儲(chǔ)裝置的讀出電路的電路圖, 圖3是表示串行輸出端子的數(shù)據(jù)的時(shí)序圖。 圖4是表示傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置的讀出電路的電路圖。(符號(hào)說(shuō)明) 10 總線位線(bus bit line) B0 B3字節(jié)選擇器 bit0 bit6、bit7_l bit7_4 位線 s0 s6、 s7_l s7_4、 ml m4 信號(hào) rl r4、 clk2、 sell sel5 信號(hào) SWO SW6、 SW7_1 SW7_4 開關(guān) A1 A4 讀出放大器 Ll L4 閂鎖器 SL1 SL5 選擇器 20 串行輸出端子
具體實(shí)施例方式以下，參照附圖，就本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。 首先，對(duì)半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)進(jìn)行說(shuō)明。圖1是表示半導(dǎo)體存儲(chǔ)裝置的圖。
半導(dǎo)體存儲(chǔ)裝置具有時(shí)鐘端子31、串行輸入端子32及串行輸出端子20。此外，半導(dǎo)體存儲(chǔ)裝置具有控制電路33、列解碼器34、行解碼器35、存儲(chǔ)器陣列36及讀出電路37。存儲(chǔ)器陣列36具有多個(gè)存儲(chǔ)器單元。 輸入至串行輸入端子32的輸入信號(hào)輸入控制電路33及列解碼器34。時(shí)鐘信號(hào)輸入至控制電路33?？刂齐娐?3對(duì)列解碼器34、行解碼器35及讀出電路37進(jìn)行控制。對(duì)應(yīng)于存儲(chǔ)器陣列36的多個(gè)存儲(chǔ)器單元，列解碼器34、行解碼器35及讀出電路37分別連接至存儲(chǔ)器陣列36。讀出電路37向串行輸出端子20輸出數(shù)據(jù)。
接著，對(duì)半導(dǎo)體存儲(chǔ)裝置的動(dòng)作進(jìn)行說(shuō)明。 控制電路33抽取與輸入至?xí)r鐘端子31的時(shí)鐘信號(hào)同步并輸入至串行輸入端子32的輸入信號(hào)。輸入信號(hào)具有指令、地址及數(shù)據(jù)?？刂齐娐?3辨認(rèn)指令及地址，訪問(wèn)與這樣的地址對(duì)應(yīng)的存儲(chǔ)器單元，該地址是通過(guò)用于選擇存儲(chǔ)器陣列36的規(guī)定存儲(chǔ)器單元的行解碼器35及列解碼器34來(lái)實(shí)現(xiàn)的地址。然后，數(shù)據(jù)寫入到該存儲(chǔ)器單元。
控制電路33抽取與輸入至?xí)r鐘端子31的時(shí)鐘信號(hào)同步并輸入至串行輸入端子32的輸入信號(hào)。輸入信號(hào)具有指令及地址?？刂齐娐?3辨認(rèn)指令及地址，訪問(wèn)與這樣的地址對(duì)應(yīng)的存儲(chǔ)器單元，該地址是通過(guò)用于選擇存儲(chǔ)器陣列36的規(guī)定存儲(chǔ)器單元的行解碼器35及列解碼器34來(lái)實(shí)現(xiàn)的地址。然后，從該存儲(chǔ)器單元經(jīng)由讀出電路37讀出數(shù)據(jù)。該數(shù)據(jù)是從串行輸出端子20輸出的。 接著，對(duì)讀出電路37的結(jié)構(gòu)進(jìn)行說(shuō)明。圖2是表示讀出電路的圖。
作為典型的信號(hào)線，讀出電路37具備總線位線10、位線bit0 bit6及位線bit7_l bit7_4。此外，讀出電路37具備字節(jié)選擇器BO B3、開關(guān)SW0 SW6、開關(guān)SW7_1 5￥7_4、讀出放大器Al A4、閂鎖器Ll L4及選擇器SL1 SL5。
字節(jié)選擇器B0 B3分別與總線位線10連接。字節(jié)選擇器B0將第0 第6輸出端子分別與位線bit0 bit6連接，將第7輸出端子與位線bit7_l連接。字節(jié)選擇器Bl將第0 第6輸出端子分別與位線bit0 bit6連接，將第7輸出端子與位線bit7_2連接。字節(jié)選擇器B2將第0 第6輸出端子分別與位線bit0 bit6連接，將第7輸出端子連接至位線bit7_3。字節(jié)選擇器B3將第0 第6輸出端子分別與位線bit0 bit6連接，將第7輸出端子連接至位線bit7_4。開關(guān)SW0設(shè)于位線bit0與讀出放大器A4的輸入端子之間。開關(guān)SWl設(shè)于位線bitl和讀出放大器A3的輸入端子之間。開關(guān)SW2設(shè)于位線bit2與讀出放大器A4的輸入端子之間。開關(guān)SW3設(shè)于位線bit3與讀出放大器A3的輸入端子之間。開關(guān)SW4設(shè)于位線bit4與讀出放大器A4的輸入端子之間。開關(guān)SW5設(shè)于位線bit5與讀出放大器A3的輸入端子之間。開關(guān)S怖設(shè)于位線bit6與讀出放大器A1的輸入端子之間。開關(guān)SW7_1設(shè)于位線bit7_l與讀出放大器A1的輸入端子之間。開關(guān)SW7_2設(shè)于位線bit7_2與讀出放大器A2的輸入端子之間。開關(guān)SW7_3設(shè)于位線bit7_3與讀出放大器A3的輸入端子之間。開關(guān)SW7_4設(shè)于位線bit7_4和讀出放大器A4的輸入端子之間。信號(hào)s0 s6分別輸入至開關(guān)SWO S怖的柵極。信號(hào)s7_l s7_4分別輸入至開關(guān)SW7_1 SW7_4的柵極。讀出放大器Al A4的輸出端子分別與閂鎖器Ll L4的輸入端子連接。信號(hào)clk2分別輸入至閂鎖器Ll L4的時(shí)鐘端子。選擇器SL1的第1輸入端子與閂鎖器Ll的輸出端子連接，第2輸入端子與閂鎖器L2的輸出端子連接，第3輸入端子與閂鎖器L3的輸出端子連接，第4輸入端子與閂鎖器L4的輸出端子連接。選擇器SL2的輸入端子與讀出放大器A1的輸出端子連接。選擇器SL3的輸入端子與閂鎖器L3的輸出端子連接。選擇器SL4的輸入端子與閂鎖器L4的輸出端子連接。選擇器SL5的輸入端子與選擇器SL1的輸出端子連接。信號(hào)sell sel5分別輸入至選擇器SL1 SL5的控制端子。選擇器SL2 SL5的輸出端子與串行輸出端子20連接。 基于地址，字節(jié)選擇器BO B3分別輸出來(lái)自規(guī)定的多個(gè)存儲(chǔ)器單元的數(shù)據(jù)信號(hào)D7 D0。讀出放大器Al A4在確定地址前同時(shí)分別讀出來(lái)自確定地址時(shí)有可能被選擇 的字節(jié)選擇器B0 B3的各數(shù)據(jù)信號(hào)D7，并且同時(shí)分別讀出來(lái)自與所確定的地址對(duì)應(yīng)的字 節(jié)選擇器的數(shù)據(jù)信號(hào)D6 D4，而且同時(shí)分別讀出來(lái)自與所確定的地址對(duì)應(yīng)的字節(jié)選擇器 的數(shù)據(jù)信號(hào)D3 D2，并且同時(shí)分別讀出來(lái)自與所確定的地址對(duì)應(yīng)的字節(jié)選擇器的數(shù)據(jù)信 號(hào)Dl D0。閂鎖器Ll L4對(duì)來(lái)自讀出放大器Al A4的信號(hào)分別進(jìn)行閂鎖。在確定地 址后，選擇器SL1 SL5選擇并讀出來(lái)自各數(shù)據(jù)信號(hào)D7中與所確定的地址對(duì)應(yīng)的字節(jié)選擇 器的數(shù)據(jù)信號(hào)D7，并且依次選擇并讀出數(shù)據(jù)信號(hào)D6 D0。 此外，半導(dǎo)體存儲(chǔ)裝置可以電氣地改寫，例如為EEPR0M(電可擦除可編程只讀存 儲(chǔ)器Electrically Erasable Programmable Read onlyMemory)。 接著，對(duì)讀出電路37的動(dòng)作進(jìn)行說(shuō)明。圖3是表示串行輸出端子的數(shù)據(jù)的時(shí)序圖。
在此，指令是與第1 第8周期的時(shí)鐘信號(hào)的8個(gè)時(shí)鐘對(duì)應(yīng)的8個(gè)指令信號(hào)的總 合。地址是與第9 第24周期的時(shí)鐘信號(hào)的16個(gè)時(shí)鐘對(duì)應(yīng)的16個(gè)地址信號(hào)a0 a15的 總合。數(shù)據(jù)是與第25 第32周期的時(shí)鐘信號(hào)的8個(gè)時(shí)鐘對(duì)應(yīng)的8個(gè)數(shù)據(jù)信號(hào)D0 D7的
私n o 指令信號(hào)對(duì)應(yīng)于第1 第8周期的時(shí)鐘信號(hào)的8個(gè)時(shí)鐘而分別輸入至控制電路 33，指令是通過(guò)第8周期的時(shí)鐘信號(hào)的上升沿來(lái)確定的。地址信號(hào)對(duì)應(yīng)于第9 第24周期 的時(shí)鐘信號(hào)的16個(gè)時(shí)鐘而分別輸入至控制電路33，地址是通過(guò)第24周期的時(shí)鐘信號(hào)的上 升沿來(lái)確定的。通過(guò)第24 第31周期的時(shí)鐘信號(hào)的下降沿，從串行輸出端子20串行讀出 與該地址對(duì)應(yīng)的數(shù)據(jù)。 用字節(jié)選擇器B0 B3選擇總線位線10的數(shù)據(jù)信號(hào)，向位線bit0 bit6或位線 bit7_l bit7_4輸出。在此，在第22周期的時(shí)鐘信號(hào)的上升沿，若被輸入與第9 第22 周期的時(shí)鐘信號(hào)的14個(gè)時(shí)鐘對(duì)應(yīng)的地址信號(hào)a15 a2，即，被輸入在確定地址時(shí)所需要的 16位內(nèi)的下位2位以外的上位14位的地址信號(hào)a15 a2，則確定14位但不確定2位，因 此在確定地址前，存在4( = 22)個(gè)確定地址時(shí)有可能被選擇的地址?？刂齐娐?3分別選 擇與這些4個(gè)地址對(duì)應(yīng)的字節(jié)選擇器B0 B3。字節(jié)選擇器B0 B3將4個(gè)地址分量的各 數(shù)據(jù)信號(hào)D7分別輸出至位線bit7_l bit7_4。此時(shí)，通過(guò)信號(hào)s0 s6及信號(hào)s7_l s7—4，控制電路33以使開關(guān)SW0 S怖截止而開關(guān)SW7_1 SW7_4導(dǎo)通的方式動(dòng)作。艮P， 位線bit7_l bit7_4經(jīng)由開關(guān)SW7_1 SW_4分別連接至讀出放大器Al A4的輸入端 子。因而，在第22周期的時(shí)鐘信號(hào)的上升沿，對(duì)于讀出放大器Al A4的信號(hào)ml m4分 別成為字節(jié)選擇器B0 B3的各數(shù)據(jù)信號(hào)D7。 通過(guò)開關(guān)SW0 S怖截止而開關(guān)SW7_1 SW7_4繼續(xù)導(dǎo)通，信號(hào)ml m4 (字節(jié)選 擇器B0 B3的各數(shù)據(jù)信號(hào)D7)固定至第24周期的時(shí)鐘信號(hào)的上升沿，在第23周期的時(shí) 鐘信號(hào)的下降沿，通過(guò)信號(hào)clk2在閂鎖器Ll L4以信號(hào)rl r4的方式分別閂鎖。
然后，在第24周期的時(shí)鐘信號(hào)的上升沿，確定地址。這時(shí)，使該確定的地址對(duì)應(yīng)于 字節(jié)選擇器B0。在第24周期的時(shí)鐘信號(hào)的下降沿，來(lái)自字節(jié)選擇器B0 B3的被閂鎖的各 數(shù)據(jù)信號(hào)D7內(nèi)的來(lái)自字節(jié)選擇器B0的數(shù)據(jù)信號(hào)D7 (來(lái)自閂鎖器Ll的信號(hào)r 1)，根據(jù)信號(hào) sell sel5而經(jīng)由選擇器SL1及選擇器SL5從串行輸出端子20輸出。
然后，根據(jù)信號(hào)s0 s6及信號(hào)s7_l s7—4，控制電路33以使開關(guān)SW4 S怖導(dǎo) 通而開關(guān)SWO SW3及開關(guān)SW7_1 SW7_4截止的方式動(dòng)作。即，位線bit6 bit4經(jīng)由開關(guān)S怖 SW4分別連接至讀出放大器Al及讀出放大器A3 A4的輸入端子。因而，在第 24周期的時(shí)鐘信號(hào)的上升沿，送往讀出放大器Al及讀出放大器A3 A4的信號(hào)ml及信號(hào) m3 m4分別成為字節(jié)選擇器B0的數(shù)據(jù)信號(hào)D6 D4。 信號(hào)ml及信號(hào)m3 m4 (字節(jié)選擇器B0的數(shù)據(jù)信號(hào)D6 D4)，通過(guò)使開關(guān)SW4 S怖導(dǎo)通且使開關(guān)SW0 SW3及開關(guān)SW7_1 SW7_4持續(xù)截止來(lái)固定至第26周期的時(shí)鐘信 號(hào)的上升沿，而作為信號(hào)rl及信號(hào)r3 r4，在第25周期的時(shí)鐘信號(hào)的下降沿，根據(jù)信號(hào) clk2而分別被閂鎖在閂鎖器Ll及閂鎖器L3 L4中。 在第25周期的時(shí)鐘信號(hào)的下降沿，來(lái)自字節(jié)選擇器B0的數(shù)據(jù)信號(hào)D6(輸入至閂 鎖器L1的信號(hào))，在閂鎖器L1中被閂鎖，并且根據(jù)信號(hào)sel2而經(jīng)由選擇器SL2從串行輸 出端子20輸出。然后，在第26周期的時(shí)鐘信號(hào)的下降沿，來(lái)自字節(jié)選擇器B0的數(shù)據(jù)信號(hào) D5 (來(lái)自閂鎖器L3的信號(hào)r3)根據(jù)信號(hào)sell sel5而經(jīng)由選擇器SL3從串行輸出端子 20輸出。然后，在第27周期的時(shí)鐘信號(hào)的下降沿，來(lái)自字節(jié)選擇器B0的數(shù)據(jù)信號(hào)D4 (來(lái)自 閂鎖器L4的信號(hào)r4)根據(jù)信號(hào)sell sel5而經(jīng)由選擇器SL4從串行輸出端子20輸出。
然后，根據(jù)信號(hào)s0 s6及信號(hào)s7_l s7—4，控制電路33以使開關(guān)SW2 SW3導(dǎo) 通而開關(guān)SW0 SW1和開關(guān)SW4 S怖和開關(guān)SW7_1 SW7_4截止的方式動(dòng)作。即，位線 bit3 bit2經(jīng)由開關(guān)SW3 SW2分別連接至讀出放大器A3 A4的輸入端子。因而，在第 26周期的時(shí)鐘信號(hào)的上升沿，送往讀出放大器A3 A4的信號(hào)m3 m4分別成為字節(jié)選擇 器B0的數(shù)據(jù)信號(hào)D3 D2。 通過(guò)使開關(guān)SW2 SW3導(dǎo)通且使開關(guān)SW0 SW1 、開關(guān)SW4 S怖和開關(guān)SW7_1 SW7_4持續(xù)截止，信號(hào)m3 m4(字節(jié)選擇器B0的數(shù)據(jù)信號(hào)D3 D2)固定至第28周期的 時(shí)鐘信號(hào)的上升沿，而作為信號(hào)r3 r4，在第27周期的時(shí)鐘信號(hào)的下降沿，根據(jù)信號(hào)clk2 分別被閂鎖在閂鎖器L3 L4中。 在第28周期的時(shí)鐘信號(hào)的下降沿，根據(jù)信號(hào)sell sel5，來(lái)自字節(jié)選擇器B0的 數(shù)據(jù)信號(hào)D3(來(lái)自閂鎖器L3的信號(hào)r3)經(jīng)由選擇器SL3從串行輸出端子20輸出。然后， 在第29周期的時(shí)鐘信號(hào)的下降沿，根據(jù)信號(hào)sell sel5，來(lái)自字節(jié)選擇器B0的數(shù)據(jù)信號(hào) D2 (來(lái)自閂鎖器L4的信號(hào)r4)經(jīng)由選擇器SL4從串行輸出端子20輸出。
與有關(guān)上述數(shù)據(jù)信號(hào)D3 D2的動(dòng)作同樣地，在第30周期的時(shí)鐘信號(hào)的下降沿， 根據(jù)信號(hào)sel 1 sel5，來(lái)自字節(jié)選擇器BO的數(shù)據(jù)信號(hào)Dl (來(lái)自閂鎖器L3的信號(hào)r3)經(jīng) 由選擇器SL3從串行輸出端子20輸出。然后，在第31周期的時(shí)鐘信號(hào)的下降沿，根據(jù)信號(hào) sell sel5，來(lái)自字節(jié)選擇器BO的數(shù)據(jù)信號(hào)DO (來(lái)自閂鎖器L4的信號(hào)r4)經(jīng)由選擇器 SL4從串行輸出端子20輸出。 這樣，在從串行輸出端子20串行讀出數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置的讀出電路37的多 個(gè)讀出放大器中，確定地址前的規(guī)定時(shí)間存在4個(gè)在確定地址時(shí)有可能被選擇的字節(jié)選擇 器的場(chǎng)合，總共只需4個(gè)讀出放大器Al A4，因此讀出電路37及半導(dǎo)體存儲(chǔ)裝置的電路規(guī) 模變小。 此外，若要求高速動(dòng)作，且自確定地址后經(jīng)過(guò)了時(shí)鐘信號(hào)的1/2周期后數(shù)據(jù)被讀 出，則讀出放大器中的讀出處理時(shí)間容易趕不上時(shí)鐘信號(hào)的1/2周期。但是，如圖3所示， 讀出放大器中的讀出處理時(shí)間為時(shí)鐘信號(hào)的3/2周期，因此讀出電路37及半導(dǎo)體存儲(chǔ)裝置 容易高速動(dòng)作。
再者，為了方便說(shuō)明，在圖中示出4個(gè)字節(jié)選擇器。具體而言，若被輸入確定地址 所需要的16位內(nèi)的下位2位以外的上位14位的地址信號(hào)al5 a2，則雖然確定了 14位但 不確定2位，因此在確定地址前存在4( = 22)個(gè)確定地址時(shí)有可能被選擇的地址。僅示出 與該4個(gè)地址對(duì)應(yīng)的字節(jié)選擇器B0 B3。此外，對(duì)應(yīng)于字節(jié)選擇器B0 B3，設(shè)有4個(gè)讀 出放大器A1 A4。 但是，也可以輸入下位3位以外的上位13位的地址信號(hào)a15 a3，且在確定地址 前存在8( = 23)個(gè)確定地址時(shí)有可能被選擇的地址。對(duì)應(yīng)于與該8個(gè)地址對(duì)應(yīng)的8個(gè)字 節(jié)選擇器，也可以設(shè)置8個(gè)讀出放大器。
權(quán)利要求
一種從串行輸出端子串行讀出數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置的讀出電路，其特征在于包括多個(gè)字節(jié)選擇器，基于地址分別輸出來(lái)自規(guī)定的多個(gè)存儲(chǔ)器單元的第1～第8數(shù)據(jù)信號(hào)；多個(gè)讀出放大器，同時(shí)分別讀出在確定地址前來(lái)自確定地址時(shí)有可能被選擇的多個(gè)所述字節(jié)選擇器的各所述第1數(shù)據(jù)信號(hào)，并且分別讀出在所述確定地址時(shí)來(lái)自與所確定的地址對(duì)應(yīng)的所述字節(jié)選擇器的所述第2～第8數(shù)據(jù)信號(hào)；以及選擇器電路，在確定地址后，選擇各所述第1數(shù)據(jù)信號(hào)中的來(lái)自所述與所確定的地址對(duì)應(yīng)的所述字節(jié)選擇器的所述第1數(shù)據(jù)信號(hào)并加以讀出，并且依次選擇所述第2～第8數(shù)據(jù)信號(hào)并加以讀出。
2. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的讀出電路，其特征在于，所述多個(gè)讀出放大 器，同時(shí)分別讀出在所述確定地址前來(lái)自所述確定地址時(shí)有可能被選擇的多個(gè)所述字節(jié)選 擇器的各所述第1數(shù)據(jù)信號(hào)，且同時(shí)分別讀出來(lái)自與所述確定的地址對(duì)應(yīng)的所述字節(jié)選擇 器的所述第2 第4數(shù)據(jù)信號(hào)，且同時(shí)分別讀出來(lái)自與所述確定的地址對(duì)應(yīng)的所述字節(jié)選 擇器的所述第5 第6數(shù)據(jù)信號(hào)，且同時(shí)分別讀出來(lái)自與所述確定的地址對(duì)應(yīng)的所述字節(jié) 選擇器的所述第7 第8數(shù)據(jù)信號(hào)。
3. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的讀出電路，其特征在于，所述確定地址前是 指被輸入確定所述地址所需要的多個(gè)位內(nèi)的下位2位以外的地址信號(hào)的時(shí)刻。
4. 如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置的讀出電路，其特征在于，使用4個(gè)所述讀出放 大器。
5. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的讀出電路，其特征在于，還具備將來(lái)自所述 多個(gè)讀出放大器的信號(hào)分別閂鎖的多個(gè)閂鎖器。
6. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的讀出電路，其特征在于，還具備在所述多個(gè) 字節(jié)選擇器與所述多個(gè)讀出放大器之間設(shè)置的開關(guān)電路。
7. 如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置的讀出電路，其特征在于，所述半導(dǎo)體存儲(chǔ)裝 置可以電氣地改寫。
8. —種半導(dǎo)體存儲(chǔ)裝置，其中包括存儲(chǔ)器陣列，多個(gè)存儲(chǔ)器單元沿行排列，且通過(guò)行解碼器及列解碼器來(lái)選擇規(guī)定行的 存儲(chǔ)器單元；控制電路，抽出輸入信號(hào)所包含的指令及地址數(shù)據(jù)，通過(guò)所述行解碼器及所述列解碼 器訪問(wèn)與所述地址數(shù)據(jù)對(duì)應(yīng)的行的存儲(chǔ)器單元；以及讀出電路，與所述存儲(chǔ)器陣列的輸出位線和所述控制電路的輸出信號(hào)線連接，串行輸 出與所述地址數(shù)據(jù)對(duì)應(yīng)的行的存儲(chǔ)器單元的數(shù)據(jù)，其特征在于，所述讀出電路具備多個(gè)字節(jié)選擇器，該多個(gè)字節(jié)選擇器與所述輸出位線連接，并在確定所述地址數(shù)據(jù)之 前，輸出有可能與確定后的地址數(shù)據(jù)對(duì)應(yīng)的行的存儲(chǔ)器單元的數(shù)據(jù)；多個(gè)讀出放大器，該多個(gè)讀出放大器與所述多個(gè)字節(jié)選擇器是1對(duì)1對(duì)應(yīng)地連接的； 多個(gè)開關(guān)電路，設(shè)置在所述多個(gè)字節(jié)選擇器與所述多個(gè)讀出放大器之間；以及 選擇器電路，與所述多個(gè)讀出放大器連接，且在確定地址數(shù)據(jù)后切換所述多個(gè)讀出放大器的輸出并加以輸出，在確定所述地址數(shù)據(jù)之后，所述開關(guān)電路選擇與已確定的地址數(shù)據(jù)對(duì)應(yīng)的所述字節(jié)選 擇器的第1個(gè)數(shù)據(jù)信號(hào)并加以讀出，然后所述多個(gè)開關(guān)電路依次選擇第2個(gè)以后的數(shù)據(jù)信 號(hào)并加以讀出。
全文摘要
本發(fā)明提供一種能夠減小電路規(guī)模的半導(dǎo)體存儲(chǔ)裝置的讀出電路及半導(dǎo)體存儲(chǔ)裝置。在從串行輸出端子(20)串行讀出數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置的讀出電路的多個(gè)讀出放大器中，在確定地址前的規(guī)定時(shí)間存在4個(gè)確定地址時(shí)有可能被選擇的字節(jié)選擇器的場(chǎng)合，總共只需要4個(gè)讀出放大器(A1～A4)，因此讀出電路及半導(dǎo)體存儲(chǔ)裝置的電路規(guī)模變小。
文檔編號(hào)G11C7/06GK101740098SQ200910225288
公開日2010年6月16日 申請(qǐng)日期2009年11月12日 優(yōu)先權(quán)日2008年11月12日
發(fā)明者金子哲也 申請(qǐng)人:精工電子有限公司