專利名稱：電阻式存儲器裝置及其制造方法與操作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種存儲器裝置，且特別是有關(guān)于一種電阻式存儲器裝置及其制 造方法與操作方法。
背景技術(shù)：
存儲資料用的存儲器種類繁多，其中，由于電阻式存儲器(resistive memory)具 有高度的可微縮特性(scaling characteristics)，于存儲器領(lǐng)域格外受到制造廠商的青 睞。傳統(tǒng)上電阻式存儲器制造完成后，多是在后段工藝(back end of line, BEOL)中 形成via孔或接觸孔，以與其它元件連接。然而，這些via孔或接觸孔的設(shè)計(jì)規(guī)格(design rule)相較于前段工藝(front end of line, FE0L)或中段工藝(middle end of line, ME0L)都來得大。若是在后段工藝中制作via孔或接觸孔，勢必影響到更小尺寸的電阻式存 儲器的制作。

發(fā)明內(nèi)容
本發(fā)明是有關(guān)于一種電阻式存儲器裝置及其制造方法與操作方法，是在工藝中以 線型圖案產(chǎn)生自我對準(zhǔn)的開口以定義出存儲器元件的位置，并可大幅提高存儲器元件的密度。本發(fā)明提出一種電阻式存儲器的制造方法，其包括步驟于基板上形成第一埋置 疊層結(jié)構(gòu)，其中，第一埋置疊層結(jié)構(gòu)由內(nèi)向外依序包括一第一摻雜層、一第二摻雜層與一第 三摻雜層；蝕刻第一埋置疊層結(jié)構(gòu)，以形成多個第二埋置疊層結(jié)構(gòu)，其中，這些第二埋置疊 層結(jié)構(gòu)各別的第一摻雜層是第一信號線；形成多個第一絕緣層于這些第二埋置疊層結(jié)構(gòu)之 間；蝕刻這些第二埋置疊層結(jié)構(gòu)，并中止于第一信號線，以形成多個以陣列形式排列的第三 埋置疊層結(jié)構(gòu)；形成多個第二絕緣層于這些第三埋置疊層結(jié)構(gòu)之間；對應(yīng)這些第三埋置疊 層結(jié)構(gòu)的位置形成存儲材料層，并耦接第三摻雜層；以及，形成多個第二信號線以與存儲材 料層耦接，其中，第二信號線垂直第一信號線。本發(fā)明另提出一種電阻式存儲器裝置，包括一基層、多個第一信號線、一絕緣結(jié) 構(gòu)、多個接合結(jié)構(gòu)、多個存儲材料層與多個第二信號線。第一信號線相互平行設(shè)置在基層 上。絕緣結(jié)構(gòu)設(shè)置在基層與第一信號線上，其中，絕緣結(jié)構(gòu)具有多個開口，這些開口以陣列 形式排列。接合結(jié)構(gòu)設(shè)置在開口中，并耦接第一信號線，其中，各個接合結(jié)構(gòu)皆包括二個重 疊的摻雜層。存儲材料層對應(yīng)開口設(shè)置，并耦接接合結(jié)構(gòu)。第二信號線垂直第一信號線設(shè) 置，并耦接存儲材料層。本發(fā)明并提出一種電阻式存儲器裝置的操作方法，其包括步驟提供一電阻式存 儲器，其包括一鎢硅化物；提供一預(yù)定條件驅(qū)動電阻式存儲器，其中，預(yù)定條件包括一設(shè)定 電壓與一設(shè)定脈波寬度(pulse width)的至少其中之一；以及，根據(jù)該預(yù)定條件驅(qū)動電阻 式存儲器，使電阻式存儲器從一初始狀態(tài)變更為一開啟狀態(tài)。


為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附附圖，作 詳細(xì)說明如下，其中圖1是依照本發(fā)明實(shí)施例一的電阻式存儲器的制造方法的流程圖。圖2至圖15B是根據(jù)圖1制造方法逐一制作電阻式存儲器不同層結(jié)構(gòu)的示意圖。圖16A至圖16D是工藝中處理主動區(qū)域面積的示意圖。圖17A至圖17D是制作電極結(jié)構(gòu)突出于絕緣層開口的示意圖。圖18是依照本發(fā)明實(shí)施例二的電阻式存儲器的制造方法的流程圖。圖19至圖27B是根據(jù)圖18制造方法逐一制作電阻式存儲器不同層結(jié)構(gòu)的示意 圖。圖觀是實(shí)施例二的一種電阻式存儲器的操作方法的流程圖。圖四是實(shí)施例二的電阻式存儲器于脈波-電壓測試下的測試結(jié)果圖。圖30是實(shí)施例二的電阻式存儲器于另一脈波-電壓測試下的測試結(jié)果圖。圖31是實(shí)施例二的電阻式存儲器于單極性耐性測試下的測試結(jié)果圖。圖32是實(shí)施例二的電阻式存儲器于雙極性耐性測試下的測試結(jié)果圖。圖33是直接施予5伏特以上電壓于實(shí)施例二的電阻式存儲器的測試結(jié)果圖。圖34至圖36是根據(jù)實(shí)施例二電阻式存儲器用于反熔絲存儲器領(lǐng)域的測試結(jié)果 圖。
具體實(shí)施例方式于此是提出一種電阻式存儲器的制造方法，其包括步驟于基板上形成第一埋置 疊層結(jié)構(gòu)，其中，第一埋置疊層結(jié)構(gòu)由內(nèi)向外依序包括一第一摻雜層、一第二摻雜層與一第 三摻雜層；蝕刻第一埋置疊層結(jié)構(gòu)以形成多個第二埋置疊層結(jié)構(gòu)，其中，這些第二埋置疊層 結(jié)構(gòu)各別的第一摻雜層是第一信號線；形成多個第一絕緣層于這些第二埋置疊層結(jié)構(gòu)之 間；蝕刻這些第二埋置疊層結(jié)構(gòu)，并中止于第一信號線，以形成多個以陣列形式排列的第三 埋置疊層結(jié)構(gòu)；形成多個第二絕緣層于這些第三埋置疊層結(jié)構(gòu)之間；對應(yīng)這些第三埋置疊 層結(jié)構(gòu)的位置形成存儲材料層，并耦接第三摻雜層；以及，形成多個第二信號線以與存儲材 料層耦接，其中，第二信號線垂直第一信號線。以下是以二個實(shí)施例更進(jìn)一步說明。實(shí)施例一請參照圖1，其是依照本發(fā)明實(shí)施例一的電阻式存儲器的制造方法的流程圖。并請 參照圖2至圖15B，其是根據(jù)圖1制造方法逐一制作電阻式存儲器不同層結(jié)構(gòu)的示意圖。首先，如步驟SlOl所示，于基板上形成第一埋置疊層結(jié)構(gòu)與一多晶硅層，其中，第 一埋置疊層結(jié)構(gòu)由內(nèi)向外依序包括一第一摻雜層、一第二摻雜層與一第三摻雜層。見圖2， 此步驟中，是通過離子植入(ion implantation)的方式，分次將摻質(zhì)以離子型態(tài)植入基板 100內(nèi)的不同深度位置，以依序形成第一摻雜層110、第二摻雜層120與第三摻雜層130。摻 質(zhì)是可為導(dǎo)電性雜質(zhì)，如P型雜質(zhì)的硼(B)、鋁(Al)，以及η型雜質(zhì)的磷(P)、砷(As)等。本 實(shí)施例中，第一摻雜層110的植入深度最大，第三摻雜層130的深度最淺，第二摻雜層120 則位在第一摻雜層110與第三摻雜層130之間，其中，摻質(zhì)的植入深度可由離子束能量的大小所決定。于形成上述各個摻雜層前，可先在基板100中形成一深層布植層140，以將第一 摻雜層110與基層150隔開，使基板100的底側(cè)絕緣。第一摻雜層110是可為ρ+型摻雜層或η+型摻雜層，而第二摻雜層120與第三摻雜 層130的摻質(zhì)特性則可根據(jù)第一摻雜層110的特性所決定。本實(shí)施例中，第一摻雜層110 是為一 P+型摻雜層，第二摻雜層120則為一 P—型摻雜層，第三摻雜層130為一 η+型摻雜層， 深層布植層140則可為深層η型布植層(de印η-well, DNW)。另外，若第一摻雜層110為 n+型摻雜層，第二摻雜層120則為η—型摻雜層，第三摻雜層130為ρ+型摻雜層。各個摻雜層制作完成后，如圖3所示，沉積一多晶硅層160于第三摻雜層130上， 隨后并做離子布值以增加多晶硅層160的導(dǎo)電性。于此，已完成第一埋置疊層結(jié)構(gòu)115與 多晶硅層160的制作。接著，如步驟S102所示，根據(jù)第一線型圖案蝕刻第一埋置疊層結(jié)構(gòu)與多晶硅層， 以形成多個第二埋置疊層結(jié)構(gòu)與條狀多晶硅層，其中，這些第二埋置疊層結(jié)構(gòu)各別的第一 摻雜層是第一信號線。見圖4A、圖4B，此步驟中，可先形成一硬屏蔽材料層201于第一埋置 疊層結(jié)構(gòu)115上，再形成一光阻材料層(未繪示)于硬屏蔽材料層201上，之后，圖案化該 光阻材料層以獲得一圖案化光阻層203。然后，蝕刻硬屏蔽材料層201成為一圖案化硬屏蔽 (未繪示)，使其具有第一線型圖案，本實(shí)施例中，第一線型圖案包括y方向上相互平行的多 個開口。接著，去除圖案化光阻層203，再蝕刻第一埋置疊層結(jié)構(gòu)115暴露在圖案化硬屏蔽 外的部分。最后，去除圖案化硬屏蔽，便可獲得多個第二埋置疊層結(jié)構(gòu)125，如圖5A、圖5B 所示。這些第二埋置疊層結(jié)構(gòu)125是呈現(xiàn)長條狀且相互平行，并沿著y方向延伸。如圖所 示，第二埋置疊層結(jié)構(gòu)125各包括一第一摻雜層110a、一第二摻雜層120a與一第三摻雜層 130a，而一多晶硅層160a是設(shè)置在第三摻雜層130a上，其中，各個第二埋置疊層結(jié)構(gòu)125 中的第一摻雜層IlOa是用以作為第一信號線。此蝕刻第一埋置疊層結(jié)構(gòu)115與多晶硅層 160以形成多個第二埋置疊層結(jié)構(gòu)125與條狀多晶硅層160a的步驟亦可搭配雙圖案光刻 (double patterning lithography)工藝，以提高存儲器元件的密度。然后，如步驟S103所示，形成多個第一絕緣層于這些第二埋置疊層結(jié)構(gòu)之間。此 步驟中，例如可通過TEOS(tetraethyl orthosilicate)工藝，先沉積絕緣材料(未繪示) 于基板100上，且使絕緣材料填滿第二埋置疊層結(jié)構(gòu)125的間隙。再通過化學(xué)機(jī)械研磨 (chemical mechanical polishing,CMP)工藝，使絕緣材料平坦化，以形成多個第一絕緣層 170，如圖6A、圖6B所示。絕緣材料可為氧化硅(silicon oxide)。接著，如步驟S104所示，根據(jù)一圖形垂直第一線型圖案的第二線型圖案去蝕刻這 些第二埋置疊層結(jié)構(gòu)與條狀多晶硅層，并中止于第一信號線，以形成多個以陣列形式排列 的第三埋置疊層結(jié)構(gòu)與塊狀多晶硅層。見圖7A、圖7B，此步驟中，先形成一硬屏蔽材料層 205于第二埋置疊層結(jié)構(gòu)125與第一絕緣層170上，再形成一光阻材料層(未繪示)于硬屏 蔽材料層205上，之后圖案化該光阻材料層成為一圖案化光阻層207。通過圖案化光阻層 207蝕刻硬屏蔽材料層205以形成一圖案化硬屏蔽，其具有第二線型圖案。本實(shí)施例中，第 二線型圖案包括χ方向上相互平行的多個開口，以與第一線型圖案垂直。然后，去除圖案化 光阻層207，并通過蝕刻第二埋置疊層結(jié)構(gòu)125暴露在圖案化硬屏蔽外的部分。蝕刻時，較 佳是中止于第一摻雜層IlOa(第一信號線)的表面，以保留第一摻雜層110a。最后，去除圖案化硬屏蔽便可獲得多個第三埋置疊層結(jié)構(gòu)135與塊狀多晶硅層160b，如圖8A、圖8B所示。由于本實(shí)施例是依序沿著二個相互垂直的方向圖案化基板100及設(shè)置在其上方 的結(jié)構(gòu)，因此至此步驟所獲得的第三埋置疊層結(jié)構(gòu)135是以陣列形式排列。如圖所示，各個 第三埋置疊層結(jié)構(gòu)135是包括一第二摻雜層120b與一第三摻雜層130b，而一塊狀多晶硅 層160b設(shè)置在第三摻雜層130b上。同樣地，此蝕刻第二埋置疊層結(jié)構(gòu)125與條狀多晶硅 層160a以形成多個以陣列方式排列的第三埋置疊層結(jié)構(gòu)135與塊狀多晶硅層160b的步驟 也可搭配雙圖案光刻工藝，以增加存儲器件的密度。然后，如步驟S105所示，形成多個第二絕緣層于這些第三埋置疊層結(jié)構(gòu)之間。此 步驟中，同樣可通過TEOS工藝，沉積絕緣材料(未繪示)于基板100上，且絕緣材料填滿第 三埋置疊層結(jié)構(gòu)135的間隙。之后，再通過CMP工藝，使絕緣材料平坦化，以形成多個第二 絕緣層180，如圖9A、圖9B所示。至此步驟，存儲器元件的位置(即第三埋置疊層結(jié)構(gòu)135 的位置)已明確定義出來。接著，如步驟S106所示，移除這些第三埋置疊層結(jié)構(gòu)135上方的塊狀多晶硅層 160b,以于第一絕緣層170與第二絕緣層180之間形成多個自我對準(zhǔn)(self-align)的開口 182(見圖10A、圖10B)，且第三摻雜層130b暴露在這些開口 182中。此步驟是可通過干蝕 刻或濕蝕刻工藝去除塊狀多晶硅層160b。當(dāng)塊狀多晶硅層160b去除后，第一絕緣層170與 第二絕緣層180之間的開口 182是成陣列的形式排列，而由第二摻雜層120b與第三摻雜層 130b重疊組成的接合結(jié)構(gòu)是對應(yīng)開口 182的位置。然后，如步驟S107所示，對應(yīng)這些開口的位置形成存儲材料層，并耦接第三摻雜 層。此步驟中，可先沉積一電極材料(未繪示)于各個開口 182中，其中，電極材料可為鎢 (W)、硅化鎢(WSi2)、鈦(Ti)、鋁(Al)或氮化鈦(TiN)等材料。于此，同樣可通過CMP工藝 將電極材料平坦化，以于各個開口 182中形成電極結(jié)構(gòu)190，如圖11A、圖IlB所示。之后， 可通過熱氧化或電漿氧化等方式去氧化這些電極結(jié)構(gòu)190的表面，以于各個電極結(jié)構(gòu)190 的表面形成薄膜狀的存儲材料層192，如圖12A、圖12B所示。接著，移除部份存儲材料層，以在后續(xù)工藝中讓第一信號線(第一摻雜層110a)能 夠與其它元件連接。如圖13A、圖1 所示，先形成一圖案化光阻層209在第一絕緣層170、 第二絕緣層180與存儲材料層192上，其中，圖案化光阻層209具有預(yù)定開口 209a以暴露 部分的存儲材料層192。之后，去除這些暴露的存儲材料層192，最后再將圖案化光阻層209 去除。然后，如步驟S 108所示，形成多個第二信號線以與存儲材料層耦接，其中，第二 信號線垂直第一信號線。于此步驟中，如圖14A、圖14B所示，是先形成一導(dǎo)電材料層195在 第一絕緣層170、第二絕緣層180與存儲材料層192上。接著，形成一圖案化光阻層211在 導(dǎo)電材料層195上，其中，圖案化光阻層211具有一線型圖案，此線型圖案是沿著χ方向延 伸，以垂直第一摻雜層IlOa(第一信號線)的延伸方向(y方向)。之后，蝕刻導(dǎo)電材料層 195暴露在圖形化光阻層211外的部分。當(dāng)去除圖形化光阻層211后，如圖15A、圖15B所 示，是形成多條第二信號線195a，其中，第二信號線l%a是耦接存儲材料層192，且較佳地， 第二信號線l%a的寬度大于存儲材料層192的寬度。另外，特定位置(如圖15B最右側(cè)已 去除存儲材料層的位置)的第二信號線是耦接第一信號線(第一摻雜層110a)。
于此，電阻式存儲器裝置是已制作完成。本實(shí)施例的電阻式存儲器裝置可為電 阻式隨機(jī)存取存儲器(resistive random-access memory, RRAM)、相變化存儲器(phase change memory, PCM)或可禾呈·金屬單元(programmable metallization cell, PMC)存fit 器等。如圖15A、圖15B所示，電阻式存儲器裝置包括基層150、深層布植層140、多個第一 信號線(第一摻雜層110a)、由第一絕緣層170與第二絕緣層180構(gòu)成的絕緣結(jié)構(gòu)、多個接 合結(jié)構(gòu)(第二摻雜層120b與第三摻雜層130b)、多個電極結(jié)構(gòu)190、多個存儲材料層192與 多個第二信號線1卯a(chǎn)。第一信號線的第一摻雜層IlOa相互平行設(shè)置在基層150上，用以 作為位選擇線(bit line)。第二信號線l%a垂直第一信號線設(shè)置，用以作為字符選擇線 (word line)。由接合結(jié)構(gòu)、電極結(jié)構(gòu)190與存儲材料層192所構(gòu)成的存儲器元件是位在第 一信號線(第一摻雜層110a)與第二信號線l%a的交會處，且夾置在第一信號線與第二信 號線19 之間。上述工藝中，是將電極材料設(shè)置在絕緣結(jié)構(gòu)的開口 182中，以直接與第三摻雜層 130b的表面(主動區(qū)域)耦接。然而，在設(shè)置電極材料之前，可先減縮第三摻雜層130b的 主動區(qū)域，以增加電流密度，進(jìn)而可降低所需的能量。請參照圖16A至圖16D，其是工藝中處 理主動區(qū)域面積的示意圖。此步驟中，可先沉積一間隔材料220在第一絕緣層170、第二絕 緣層180(因視角關(guān)系，未繪示)與第三摻雜層130b上。接著，蝕刻該間隔材料220以在各 個開口 180中形成一間隔層220a。這些間隔層220a各自沿著開口 182內(nèi)側(cè)壁設(shè)置，縮減了 第三摻雜層130b暴露的表面，由此減少第三摻雜層130b的主動區(qū)域。之后，再于開口 182 中制作出電極結(jié)構(gòu)190，如圖16D所示。本實(shí)施例中的電極結(jié)構(gòu)190也可設(shè)計(jì)成其它形式的結(jié)構(gòu)，以增加電極結(jié)構(gòu)190的 效能。請參照圖17A至圖17D，其是制作電極結(jié)構(gòu)突出于絕緣層開口的示意圖。此步驟中， 是先縮減第一絕緣層170與第二絕緣層180(因視角關(guān)系，未繪示)的高度，使電極結(jié)構(gòu)190 形成突出于第一絕緣層170a與第二絕緣層(因視角關(guān)系，未繪示)外的柱狀結(jié)構(gòu)。之后，再 氧化電極結(jié)構(gòu)190的表面以形成存儲材料層192a，如圖17C所示。上述存儲材料層192a(或 192)除了可通過氧化電極材料的方式制作，當(dāng)然也可通過其它方式形成，例如，如圖17D所 示，可通過沉積的方式，于電極結(jié)構(gòu)190上另外制作一存儲材料層192b。實(shí)施例二請參照圖18，其是依照本發(fā)明實(shí)施例二的電阻式存儲器的制造方法的流程圖。并 請參照圖19至圖27B，其是根據(jù)圖18制造方法逐一制作電阻式存儲器不同層結(jié)構(gòu)的示意 圖。首先，如步驟S301與圖19所示，于基板100上形成第一埋置疊層結(jié)構(gòu)115’與一 鎢硅化物層(WSix),其中，第一埋置疊層結(jié)構(gòu)115’由內(nèi)向外依序包括第一摻雜層110、第二 摻雜層120與第三摻雜層130。由于此步驟與實(shí)施例一的步驟SlOl相同，故在此不再多作 描述，然需注意的是，本實(shí)施例于第三摻雜層130上是為鎢硅化物層160’(而非實(shí)施例一的 多晶硅層160)，其是可通過沉積的方式形成于第三摻雜層130上。接著，如步驟S302所示，根據(jù)第一線型圖案蝕刻第一埋置疊層結(jié)構(gòu)115’與鎢硅化 物層160’，以形成多個第二埋置疊層結(jié)構(gòu)125’與條狀鎢硅化物層160a’，其中，這些第二埋 置疊層結(jié)構(gòu)125’各別的第一摻雜層是第一信號線。此步驟與實(shí)施例一的步驟S102大致相 同，且如圖20A、圖20B所示，此步驟中是先保留圖案化硬屏蔽201，以進(jìn)行下一工藝步驟。此圖案化硬屏蔽201’的材質(zhì)例如為氮化硅。這些第二埋置疊層結(jié)構(gòu)125’是呈現(xiàn)長條狀且相互平行，并沿著y方向延伸。如圖 所示，第二埋置疊層結(jié)構(gòu)125’各包括一第一摻雜層110a、一第二摻雜層120a與一第三摻 雜層130a，而一鎢硅化物層160a’設(shè)置在第三摻雜層130a上，其中，各個第二埋置疊層結(jié) 構(gòu)125’中的第一摻雜層IlOa是用以作為第一信號線。此蝕刻第一埋置疊層結(jié)構(gòu)115’與 鎢硅化物層160’以形成多個第二埋置疊層結(jié)構(gòu)125’與條狀鎢硅化物層160a’的步驟亦可 搭配雙圖案光刻工藝，以提高存儲器元件的密度。然后，如步驟S303所示，形成多個第一絕緣層于這些第二埋置疊層結(jié)構(gòu)之間。此 步驟與實(shí)施例一的步驟S103亦大致相同，然需注意的是，如圖21A、圖21B所示，于TEOS沉 積工藝中使用的絕緣材料270除了填滿第二埋置疊層結(jié)構(gòu)125’間隙外，亦覆蓋于圖案化硬 屏蔽201’上。之后，再通過CMP工藝，使絕緣材料270平坦化，其中，例如是平坦化絕緣材 料270直至圖案化硬屏蔽201，，接著再以干蝕刻的方式去除圖案化硬屏蔽201，，如圖22A、 圖22B所示，以露出鎢硅化物層160a’，并形成第一絕緣層270’。接著，如步驟S304所示，根據(jù)一圖形垂直第一線型圖案的第二線型圖案去蝕刻這 些第二埋置疊層結(jié)構(gòu)125’與條狀鎢硅化物層160a’，并中止于第一信號線，以形成多個以 陣列形式排列的第三埋置疊層結(jié)構(gòu)與塊狀鎢硅化物層。此步驟與實(shí)施例一的步驟S104大 致相同，如圖23A、圖2 所示，此步驟是產(chǎn)生多個第三埋置疊層結(jié)構(gòu)135’與塊狀鎢硅化物 層160b’，且先保留圖案化硬屏蔽205’以進(jìn)行下一工藝步驟。本實(shí)施例同樣是依序沿著二個相互垂直的方向圖案化基板100及設(shè)置在其上方 的結(jié)構(gòu)，因此至此步驟所獲得的第三埋置疊層結(jié)構(gòu)135’與塊狀鎢硅化物層160b’是以陣列 形式排列。如圖所示，各個第三埋置疊層結(jié)構(gòu)135’是包括一第二摻雜層120b與一第三摻 雜層130b，而一鎢硅化物層160b’設(shè)置在第三摻雜層130b。此步驟也可搭配雙圖案光刻工 藝，以增加存儲器元件的密度。然后，如步驟S305所示，形成多個第二絕緣層于這些第三埋置疊層結(jié)構(gòu)之間。此 步驟中，同樣可通過TEOS工藝，沉積絕緣材料于基板100上。如圖24A、圖24B所示，絕緣材 料280填滿第三埋置疊層結(jié)構(gòu)135’的間隙，并覆蓋在圖案化硬屏蔽205’上。之后，再通過 CMP工藝，使絕緣材料280平坦化，其中，可平坦化絕緣材料280直至圖案化硬屏蔽205’，接 著再以干蝕刻的方式去除圖案化硬屏蔽205’，以露出鎢硅化物層160b’，并形成第二絕緣 層觀0’，如圖25々、圖258所示。至此步驟，存儲器元件的位置(即第三埋置疊層結(jié)構(gòu)135’ 的位置)已明確定義出來。接著，如步驟S306與圖^A、圖26B所示，使鎢硅化物層160b’的表面氧化以形成 多個存儲材料層162’，其中，氧化的方法包括熱氧化與電漿氧化。接著可移除部份的存儲材料層162’，以在后續(xù)工藝中讓第一信號線(第一摻雜層 IlOa)能夠與其它元件連接。然后，如步驟S307與圖27A、圖27B所示所示，形成多個第二信號線l%a以與存儲 材料層162’耦接。此步驟與實(shí)施例一的步驟S108相似，故在此不再贅述。本實(shí)施例中的鎢硅化物層160b’也可設(shè)計(jì)成其它形式的結(jié)構(gòu)，以增加其效能。例 如，通過縮減絕緣層的高度使鎢硅化物層160b’突出于絕緣層開口，使鎢硅化物層160b’的 外表面積增加，因而使存儲材料層的面積提高。
本實(shí)施例更提出一種電阻式存儲器的操作方法，其流程步驟請參照圖觀。首先，如 步驟S401所示，提供一電阻式存儲器，其包括一鎢硅化物。此電阻式存儲器例如是以本實(shí) 施例的制造方法制作完成的電阻式存儲器，其電極結(jié)構(gòu)的材料為鎢硅化物。接著，如步驟S402所示，提供一預(yù)定條件驅(qū)動電阻式存儲器，其中，預(yù)定條件包括 一設(shè)定電壓與一設(shè)定脈波寬度(pulse width)的至少其中之一。值得一提的是，本實(shí)施例 的電阻式存儲器可通過至少兩種不同的預(yù)定條件去驅(qū)動，而可符合多層單元(multi-level cell, MLC)的操作，之后將

。其中一預(yù)定條件是使該設(shè)定電壓介于3伏特與5伏 特之間，或較佳為3. 5伏特，并使該設(shè)定脈波寬度約為100納秒(nanoseconcbns)。另一預(yù) 定條件則是使該設(shè)定電壓約為2. 5伏特，該設(shè)定脈波寬度大于500納秒。然后，如步驟S403所示，根據(jù)該預(yù)定條件驅(qū)動電阻式存儲器，使電阻式存儲器從 一初始狀態(tài)變更為一開啟狀態(tài)。以下是輔以

本實(shí)施例具有鎢硅化物的電阻式存儲 器的操作測試。請參照圖29，其是實(shí)施例二的電阻式存儲器脈脈波-電壓測試下的測試結(jié)果圖。 此測試的預(yù)定條件為設(shè)定脈波寬度為100納秒，施加電壓(脈波電壓)從0伏特開始增加， 并讀取電阻式存儲器于0.25伏特時的電流，進(jìn)而可計(jì)算出相對應(yīng)的電阻值。如圖所示，測 試初始，電阻式存儲器的電阻值約為IOM(IOe)歐姆(Ω)，其特性類似于絕緣體。當(dāng)施加的 電壓大于3伏特后，或更精確地來說為3. 5伏特，電阻式存儲器的電阻值很明顯地開始降 低。當(dāng)施加電壓為5伏特時，電阻式存儲器的電阻值已降低到lk(103)歐姆，其呈現(xiàn)一導(dǎo)通 狀態(tài)。換句話說，在設(shè)定脈波寬度為100納秒，而設(shè)定電壓介于3伏特至5伏特之間，本 實(shí)施例的電阻式存儲器具有用于多層單元(MLC)的操作潛力。100納秒的設(shè)定脈波寬度 是為非常小的脈波寬度，且是在低電壓下操作，使本實(shí)施例的電阻式存儲器具有低壓高速 形成的特性。此外，一般存儲器的電阻窗口(resistive window)約介于1階至3階，由圖 29可觀察到，本實(shí)施例的電阻式存儲器從絕緣狀態(tài)至導(dǎo)通狀態(tài)的電阻窗口約大于或等于3 階，相較于一般存儲器更適于與其它電子元件搭配使用。另外請參照圖30，其是實(shí)施例二的電阻式存儲器于另一脈波-電壓測試下的測試 結(jié)果圖。此測試的預(yù)定條件為設(shè)定電壓(脈波電壓)為2. 5伏特，脈波寬度從0納秒開始 增加，并讀取電阻式存儲器于0. 25伏特時的電流，進(jìn)而可計(jì)算出相對應(yīng)的電阻值。如圖所 示，測試初始，電阻式存儲器的電阻值非常低而呈現(xiàn)導(dǎo)通狀態(tài)。當(dāng)電阻式存儲器的脈波寬度 調(diào)整至大于500納秒時，本實(shí)施例的電阻式存儲器的電阻值很明顯地開始增加。當(dāng)脈波寬 度約為900納秒時，電阻式存儲器的電阻值已增加至8M歐姆而呈現(xiàn)絕緣狀態(tài)。此結(jié)果亦顯 示本實(shí)施例的電阻式存儲器具有應(yīng)用于多層單元(MLC)的潛力。接著請參照圖31，其是實(shí)施例二的電阻式存儲器于單極性(unipolar)耐性 (endurance)測試下的測試結(jié)果圖。測試時，設(shè)定的電壓與脈沖寬度為3. 2伏特與80納秒， 而重置的電壓與脈沖寬度為2. 5伏特與1000納秒，再紀(jì)錄電阻式存儲器于各個循環(huán)次數(shù)的 電阻值。如圖所示，本實(shí)施例的電阻式存儲器在低電壓且單極性操作時，于各循環(huán)次數(shù)下皆 有非常穩(wěn)定的表現(xiàn)，且電阻窗口亦維持在3階左右。另請參照圖32，其是實(shí)施例二的電阻式存儲器于雙極性(bipolar)耐性測試下的 測試結(jié)果圖。測試時，設(shè)定的電壓與脈沖寬度為3. 2伏特與100納秒，而重置的電壓與脈沖寬度為-1.5伏特與500納秒，再紀(jì)錄電阻式存儲器于各個循環(huán)次數(shù)的電阻值。如圖所示，本 實(shí)施例的電阻式存儲器在低電壓且雙極性操作時，于各循環(huán)次數(shù)下亦有非常穩(wěn)定的表現(xiàn)， 電阻窗口亦維持在3階左右。由于使用鎢硅化物，本實(shí)施例的電阻式存儲器除了可應(yīng)用于多層單元(MLC)的操 作外，亦可應(yīng)用于反熔絲(anti-fuse)存儲器領(lǐng)域。請參照圖33，其是直接施予5伏特以上 電壓于實(shí)施例二的電阻式存儲器的測試結(jié)果圖。測試時的脈波寬度約為100納秒。如圖所 示，當(dāng)直接施加5伏特的脈波電壓時，本實(shí)施例的電阻式存儲器隨即從初始的絕緣狀態(tài)(電 阻值約為21M歐姆)切換至導(dǎo)通狀態(tài)(電阻值約為業(yè)歐姆)，且隨電壓繼續(xù)升高，電阻式存 儲器仍維持低電阻值狀態(tài)。圖34至圖36是根據(jù)實(shí)施例二電阻式存儲器用于反熔絲存儲器領(lǐng)域的測試結(jié)果 圖。對應(yīng)圖34的測試中，是以程序?qū)⒋鎯ζ髟O(shè)定于開啟狀態(tài)，并在脈波寬度為100納秒的 條件下依序施予-5伏特至5伏特的電壓至存儲器上，再量測存儲器于0. 25伏特時的電阻 值。由圖34可觀察到，本實(shí)施例的電阻式存儲器具備有防止干擾的良好能力。對應(yīng)圖35的測試中，是分別量測存儲器于開啟(ON)與關(guān)閉(OFF)狀態(tài)對應(yīng)0. 25 伏特的電阻值。橫軸是為讀取次數(shù)，由圖35可觀察到，本實(shí)施例的電阻式存儲器無論在開 啟或關(guān)閉的狀態(tài)下，皆有非常穩(wěn)定的表現(xiàn)。對應(yīng)圖36的測試中，是根據(jù)固定的時間間隔去讀取存儲器于開啟與關(guān)閉狀態(tài)的 電阻值。此測試中，是依序在0至500秒讀取存儲器分別在0. 25、0. 5與0. 75伏特時對應(yīng) 開啟與關(guān)閉狀態(tài)的電壓值。由圖36觀察到，本實(shí)施例的電阻式存儲器在不同電壓時，一直 持續(xù)非常穩(wěn)定的狀態(tài)。本實(shí)施例的電阻式存儲器確實(shí)具備應(yīng)用于反熔絲存儲器領(lǐng)域的良好 特性。本發(fā)明上述實(shí)施例所揭露的電阻式存儲器裝置及其制造方法與操作方法，在工藝 中，是通過線型圖案產(chǎn)生自我對準(zhǔn)的開口，由此以定義出存儲器元件的位置與尺寸，并制 作出獨(dú)立的存儲器元件。自我對準(zhǔn)的開口是位在第一信號線與第二信號線的交會處，可 直接讓存儲器元件與信號線耦接，且可省去傳統(tǒng)上于后段工藝中常見的via孔或接觸孔 (contact hole)工藝。本發(fā)明上述實(shí)施例的電阻式存儲器裝置的制造方法更可搭配其它工 藝，如雙圖案光刻工藝，以提高元件的微縮能力。如此，即可制造出更高密度的電阻式存儲 器裝置，以大幅應(yīng)用到其它制造存儲器的領(lǐng)域中。綜上所述，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā) 明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動 與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求范圍所界定的為準(zhǔn)。
權(quán)利要求
1.一種電阻式存儲器的制造方法，包括于一基板上形成一第一埋置疊層結(jié)構(gòu)，其中，該第一埋置疊層結(jié)構(gòu)由內(nèi)向外依序包括 一第一摻雜層、一第二摻雜層與一第三摻雜層；蝕刻至少該第一埋置疊層結(jié)構(gòu)，以形成多個第二埋置疊層結(jié)構(gòu)，其中，所述第二埋置疊 層結(jié)構(gòu)的所述第一摻雜層是為多個第一信號線；形成多個第一絕緣層于所述第二埋置疊層結(jié)構(gòu)之間；蝕刻所述第二埋置疊層結(jié)構(gòu)并中止于所述第一信號線，以形成多個以陣列形式排列的 第三埋置疊層結(jié)構(gòu)；形成多個第二絕緣層于所述第三埋置疊層結(jié)構(gòu)之間；對應(yīng)所述第三埋置疊層結(jié)構(gòu)的位置形成多個存儲材料層，所述存儲材料層耦接所述第 三摻雜層；以及形成多個第二信號線以與所述存儲材料層耦接，其中，所述第二信號線是垂直所述第一信號線。
2.如權(quán)利要求1所述的電阻式存儲器的制造方法，于該蝕刻該第一埋置疊層結(jié)構(gòu)的步 驟前，還包括形成一鎢硅化物層于該第三摻雜層上。
3.如權(quán)利要求2所述的電阻式存儲器的制造方法，其中，該鎢硅化物層是與該第一埋 置疊層結(jié)構(gòu)一同蝕刻以形成多個條狀鎢硅化物層。
4.如權(quán)利要求3所述的電阻式存儲器的制造方法，其中，所述條狀鎢硅化物層是與所 述第二埋置疊層結(jié)構(gòu)一同蝕刻以形成多個塊狀鎢硅化物層。
5.如權(quán)利要求4所述的電阻式存儲器的制造方法，其中，所述塊狀鎢硅化物層是被氧 化以形成所述存儲材料層。
6.如權(quán)利要求1所述的電阻式存儲器的制造方法，于該蝕刻該第一埋置疊層結(jié)構(gòu)的步 驟前，還包括形成一多晶硅層于該第三摻雜層上。
7.如權(quán)利要求6所述的電阻式存儲器的制造方法，其中，該多晶硅層是與該第一埋置 疊層結(jié)構(gòu)一同蝕刻以形成多個條狀多晶硅層。
8.如權(quán)利要求7所述的電阻式存儲器的制造方法，其中，所述條狀多晶硅層是與所述 第二埋置疊層結(jié)構(gòu)一同蝕刻以形成多個塊狀多晶硅層。
9.如權(quán)利要求8所述的電阻式存儲器的制造方法，其中，于所述第二絕緣層形成后，所 述塊狀多晶硅層是被移除以形成多個開口，以容置所述存儲材料層。
10.如權(quán)利要求1所述的電阻式存儲器的制造方法，其中，該形成該第一埋置疊層結(jié)構(gòu) 的步驟包括以離子植入的方式于該基板內(nèi)的不同深度位置依序形成該第一摻雜層、該第二摻雜層 與該第三摻雜層。
11.如權(quán)利要求1所述的電阻式存儲器的制造方法，其中，該蝕刻該第一埋置疊層結(jié)構(gòu) 以形成所述第二埋置疊層結(jié)構(gòu)的步驟包括形成一硬屏蔽材料層于該第一埋置疊層結(jié)構(gòu)上；形成一光阻材料層于該硬屏蔽材料層上；圖案化該光阻材料層成為一圖案化光阻層；蝕刻該硬屏蔽材料層成為一圖案化硬屏蔽，其具有一第一線型圖案；去除該圖案化光阻層；蝕刻該第一埋置疊層結(jié)構(gòu)暴露在該圖案化硬屏蔽外的部分；以及 去除該圖案化硬屏蔽。
12.如權(quán)利要求1所述的電阻式存儲器的制造方法，其中，該蝕刻該第一埋置疊層結(jié)構(gòu) 以形成所述第二埋置疊層結(jié)構(gòu)的步驟包括雙圖案光刻工藝。
13.如權(quán)利要求1所述的電阻式存儲器的制造方法，其中，該形成所述第一絕緣層的步 驟包括沉積一絕緣材料于該基板上，該絕緣材料并填滿所述第二埋置疊層結(jié)構(gòu)的間隙；以及 平坦化該絕緣材料，以形成所述第一絕緣層。
14.如權(quán)利要求1所述的電阻式存儲器的制造方法，其中，該蝕刻所述第二埋置疊層結(jié) 構(gòu)以形成所述第三埋置疊層結(jié)構(gòu)的步驟包括形成一硬屏蔽材料層于所述第二埋置疊層結(jié)構(gòu)上；形成一光阻材料層于該硬屏蔽材料層上；圖案化該光阻材料層成為一圖案化光阻層；蝕刻該硬屏蔽材料層成為一圖案化硬屏蔽，其具有一第二線型圖案；去除該圖案化光阻層；蝕刻所述第二埋置疊層結(jié)構(gòu)暴露在該圖案化硬屏蔽外的部分；以及 去除該圖案化硬屏蔽。
15.如權(quán)利要求1所述的電阻式存儲器的制造方法，其中，該蝕刻所述第二埋置疊層結(jié) 構(gòu)以形成所述第三埋置疊層結(jié)構(gòu)的步驟包括雙圖案光刻工藝。
16.如權(quán)利要求1所述的電阻式存儲器的制造方法，其中，該形成所述第二絕緣層的步 驟包括沉積一絕緣材料于該基板上，該絕緣材料并填滿所述第三埋置疊層結(jié)構(gòu)的間隙；以及 平坦化該絕緣材料，以形成所述第二絕緣層。
17.如權(quán)利要求1所述的電阻式存儲器的制造方法，其中，該形成所述存儲材料層的步 驟包括沉積一電極材料于所述第三埋置疊層結(jié)構(gòu)上；平坦化該電極材料，以于所述開口中形成多個電極結(jié)構(gòu)；以及形成所述存儲材料層在所述電極結(jié)構(gòu)的表面。
18.如權(quán)利要求17所述的電阻式存儲器的制造方法，其中，于該形成所述存儲材料層 在所述電極結(jié)構(gòu)的表面的步驟前還包括縮減所述第一絕緣層與所述第二絕緣層的高度，使所述電極結(jié)構(gòu)形成多個突出的柱狀 結(jié)構(gòu)。
19.如權(quán)利要求17所述的電阻式存儲器的制造方法，其中，該形成所述存儲材料層在 所述電極結(jié)構(gòu)的表面的步驟包括氧化所述電極結(jié)構(gòu)的表面以形成所述存儲材料層。
20.如權(quán)利要求17所述的電阻式存儲器的制造方法，其中，該形成所述存儲材料層在所述電極結(jié)構(gòu)的表面的步驟包括沉積一存儲材料在所述電極結(jié)構(gòu)上。
21.如權(quán)利要求1所述的電阻式存儲器的制造方法，于形成所述第二信號線之前還包括形成一圖案化光阻層在所述第一絕緣層、所述第二絕緣層與所述存儲材料層上，該圖 案化光阻層并暴露部分的所述存儲材料層；以及 去除所述暴露的存儲材料層。
22.如權(quán)利要求1所述的電阻式存儲器的制造方法，其中，該形成所述第二信號線的步 驟包括形成一導(dǎo)電材料層在所述第一絕緣層、所述第二絕緣層與所述存儲材料層上； 形成一圖案化光阻層在該導(dǎo)電材料層上； 蝕刻該導(dǎo)電材料層暴露在該圖案化光阻層外的部分；以及 去除該圖案化光阻層。
23.如權(quán)利要求1所述的電阻式存儲器的制造方法，于形成所述存儲材料層的步驟前 還包括減縮所述第三摻雜層各別的主動區(qū)域。
24.如權(quán)利要求23所述的電阻式存儲器的制造方法，其中，該減縮所述主動區(qū)域的步 驟包括沉積一間隔材料在所述第一絕緣層、所述第二絕緣層與所述第三摻雜層上；以及 蝕刻該間隔材料以形成多個間隔層，所述間隔層暴露各所述第三摻雜層的部分表面。
25.—種電阻式存儲器裝置，包括一基層；多個第一信號線，相互平行設(shè)置在該基層上；一絕緣結(jié)構(gòu)，設(shè)置在該基層與所述第一信號線上，其中，該絕緣結(jié)構(gòu)具有多個開口，所 述開口是以陣列形式排列；多個接合結(jié)構(gòu)，設(shè)置在所述開口中，并耦接所述第一信號線，其中，所述接合結(jié)構(gòu)各包 括二個重疊的摻雜層；多個存儲材料層，對應(yīng)所述開口設(shè)置，并耦接所述接合結(jié)構(gòu)；以及 多個第二信號線，垂直所述第一信號線設(shè)置，并耦接所述存儲材料層。
26.如權(quán)利要求25所述的電阻式存儲器裝置，其中，所述第一信號線是為一ρ+型摻雜 層，所述接合結(jié)構(gòu)是各包括一 P—型摻雜層與一 η+型摻雜層，該ρ—型摻雜層是位在該ρ+型摻 雜層與該η+型摻雜層之間。
27.如權(quán)利要求25所述的電阻式存儲器裝置，其中，所述第一信號線是為一η+型摻雜 層，所述接合結(jié)構(gòu)是各包括一 η—型摻雜層與一 ρ+型摻雜層，該η—型摻雜層是位在該η+型摻 雜層與該P(yáng)+型摻雜層之間。
28.如權(quán)利要求25所述的電阻式存儲器裝置，還包括多個電極結(jié)構(gòu)，設(shè)置在所述開口中，并位在所述接合結(jié)構(gòu)與所述存儲材料層之間。
29.如權(quán)利要求觀所述的電阻式存儲器裝置，其中，所述電極結(jié)構(gòu)的材質(zhì)包括鎢硅化物。
30.如權(quán)利要求觀所述的電阻式存儲器裝置，其中，所述電極結(jié)構(gòu)是突出于所述開口。
31.如權(quán)利要求觀所述的電阻式存儲器裝置，還包括多個間隔層，設(shè)置在所述開口中，其中，所述間隔層各自沿著所述開口內(nèi)側(cè)壁設(shè)置，并 暴露各所述接合結(jié)構(gòu)的部分表面。
32.—種電阻式存儲器的操作方法，包括 提供一電阻式存儲器，其包括一鎢硅化物；提供一預(yù)定條件驅(qū)動該電阻式存儲器，其中，該預(yù)定條件包括一設(shè)定電壓與一設(shè)定脈 波寬度的至少其中之一；以及根據(jù)該預(yù)定條件驅(qū)動該電阻式存儲器，使該電阻式存儲器從一初始狀態(tài)切換為一開啟 狀態(tài)。
全文摘要
一種電阻式存儲器的制造方法，包括于基板上形成第一埋置疊層結(jié)構(gòu)，其中，第一埋置疊層結(jié)構(gòu)由內(nèi)向外依序包括一第一摻雜層、一第二摻雜層與一第三摻雜層；蝕刻第一埋置疊層結(jié)構(gòu)以形成多個第二埋置疊層結(jié)構(gòu)，其中，這些第二埋置疊層結(jié)構(gòu)各別的第一摻雜層是第一信號線；形成多個第一絕緣層于這些第二埋置疊層結(jié)構(gòu)之間；蝕刻這些第二埋置疊層結(jié)構(gòu)，并中止于第一信號線，以形成多個以陣列形式排列的第三埋置疊層結(jié)構(gòu)；形成多個第二絕緣層于這些第三埋置疊層結(jié)構(gòu)之間；對應(yīng)這些第三埋置疊層結(jié)構(gòu)的位置形成存儲材料層，并耦接第三摻雜層；以及，形成多個第二信號線以與存儲材料層耦接，其中，第二信號線垂直第一信號線。
文檔編號G11C11/56GK102044491SQ20091017977
公開日2011年5月4日 申請日期2009年10月19日 優(yōu)先權(quán)日2009年10月19日
發(fā)明者呂函庭, 張國彬, 蔡政宏 申請人:旺宏電子股份有限公司