快閃裝置以及提高快閃裝置性能的方法

文檔序號：6775886閱讀：172來源：國知局

專利名稱：快閃裝置以及提高快閃裝置性能的方法
技術領域：
本發(fā)明涉及快閃存儲器(flash memory),尤其涉及快閃裝置以及提高快閃裝置性能的方法。
背景技術：
快閃存儲器為非易失性(non-volatile)存儲器，其可被電子抹除并重新規(guī)劃(reprogram)?？扉W存儲器主要應用于記憶卡與USB 快閃裝置(Device)中，用于計算機與其它數字產品之間的數據的通常儲存與傳輸?？扉W存儲器的成本比電子可抹除可程序化只讀存儲器(Electrically Erasable Programmable Read Only Memory, EEPROM)的成本低很多，所以快閃存儲器已成為主流存儲器裝置。快閃存儲器的應用包括個人數字助理(Personal Digital Assistant, PDA)與膝上型計算機、數字音頻播放器、數字照相機以及移動電i舌。
快閃裝置包括控制集成電路(從這以后稱為控制IC)與至少一個快閃集成電路(從這以后稱為快閃IC)?？扉WIC儲存數據，且控制IC發(fā)送存取信號至快閃IC以指導快閃IC存取數據。請參考圖1A，圖1A為與非(NAND)快閃集成電路(從這以后稱為NAND快閃IC ) 100的方塊示意圖。NAND快閃IC100包括輸入/輸出(1/0)控制電路102、 1/0電路104、控制核心電路106、頁緩沖器108以及快閃核心電路110。 1/0控制電路102從控制 IC (圖未示)接收多個存取信號。在一個實施例中，存取信號包括芯片致能信號CE弁、命令鎖存(latch)致能信號CLE、地址鎖存致能信號ALE、寫入致能信號WE弁以及讀取致能信號RE#。 I/O 電路104接著根據I/O控制電路102的指令，鎖存住由控制IC 發(fā)送的命令CMD與地址，并指示快閃核心電^各110 #~據已鎖存地址存取儲存的數據。將從快閃核心電路110輸出的數據儲存于
頁緩沖器108中并接著傳輸至I/O電路104,且I/O電路104經由1/0總線(例如總線1/0[7:0])將數據發(fā)送至控制IC。圖1B 與圖1C分別為存取信號CE弁、CLE、 ALE以及WE弁的時序圖， I/O總線指示NAND快閃IC 100從控制IC接收命令與地址。圖 1D為存取信號CE弁、CLE、 ALE、 WE弁以及I/O總線的時序圖， I/O總線指示NAND快閃IC 100接收寫入的數據。圖1E為存取信號CE#、 CLE、 ALE、 WE弁以及I/O總線的時序圖，I/O總線指示快閃IC 100讀取寫入的數據。
快閃裝置的控制IC可控制不止一個NAND快閃IC的數據存取。不同的NAND快閃IC可具有不同的走線(routing)長度與不同的走線負載，因此需要不同的存取時序(access timing)。不同NAND快閃IC的性能因此而降低。所以需要一種快閃裝置以克服前述困難。

發(fā)明內容
為了提高不同與非快閃集成電路的性能，本發(fā)明提供一種快閃裝置。
一種快閃裝置，包括控制集成電路，以第一時序產生多個第一存取信號以存取第一與非快閃集成電路，并且以第二時序產生多個第二存取信號以存取第二與非快閃集成電路，其中所述第一時序與所述第二時序不同；所述第一與非
快閃集成電路，根據所述第一存取信號存取其內所儲存的數據；以及所述第二與非快閃集成電路，根據所述第二存取信號存取其內所儲存的數據。
一種提高快閃裝置性能的方法，所述快閃裝置包括控制集成電路、第一與非快閃集成電路以及第二與非快閃集成電路，所述方法包括指示所述控制集成電路以第一時序產生多個第一存取信號，以存取所述第一與非快閃集成電路；根據所述第一存取信號指示所述第一與非快閃集成電路以存
ii取其內所儲存的數據；指示所述控制集成電路以第二時序產生多個第二存取信號，以存取所述第二與非快閃集成電路；
以及根據所述第二存取信號指示所述第二與非快閃集成電路以存取其內所儲存的數據；其中所述第一時序與所述第二時序不同。
一種快閃裝置，包括控制集成電路，產生多個第一存取信號以存取第一與非快閃集成電路，并且產生多個第二存取信號以存取第二與非快閃集成電路；所述第一與非快閃集成電路，自動調整所述第一存取信號的第一時序以獲得多個第一已調整存取信號，并且根據所述多個第一已調整存取信號存取其內所儲存的數據；以及所述第二與非快閃集成電路，自動調整所述第二存取信號的第二時序以獲得多個第二已調整存取信號，并且根據所述
多個第二已調整存取信號存取其內所儲存的數據。
一種快閃裝置，包括控制集成電路，以第一電流電平產生多個第一存取信號以存取第一與非快閃集成電路，并且以第二電流電平產生多個第二存取信號以存取第二與非快閃集成電路，其中所述第一電流電平與所述第二電流電平不同；所述第一與非快閃集成電路，根據所述第一存取信號存取其內所儲存的數據；以及所述第二與非快閃集成電路，根據所述第二存取信號存取其內所儲存的數據。
本發(fā)明所提供的快閃裝置可以提高不同與非快閃集成電路的性能。
以下為根據多個圖式對本發(fā)明的較佳實施例進行詳細描述，所屬技術領域技術人員閱讀后應可明確了解本發(fā)明的目的。

圖1A為NAND快閃IC的方塊示意圖。
圖1B與圖1C分別為存耳又信號CE#、 CLE、 ALE、 WE弁以及 I/O總線的時序圖。
12圖1D為存耳又信號CE#、 CLE、 ALE、 WE弁以及I/0總線的時序圖。
圖1E為存取信號CE#、 CLE、 ALE、 WE弁以及I/O總線的時序圖。
圖2為根據本發(fā)明一實施例的快閃裝置的方塊示意圖。
圖3A為根據本發(fā)明另一實施例的快閃裝置的方塊示意圖。
圖3B為根據本發(fā)明一實施例圖3 A中的控制IC的方塊示意圖。
圖4A為根據本發(fā)明另一實施例的快閃裝置的方塊示意圖。圖4B為根據本發(fā)明一實施例圖4A中控制IC的方塊示意圖。圖5A為根據本發(fā)明另一實施例的快閃裝置的方塊示意圖。圖5B為根據本發(fā)明一實施例的圖5A中的控制IC的方塊示意圖。
圖6A為根據本發(fā)明一實施例的輸出延遲電路的示意圖。圖6B為根據本發(fā)明另一實施例的輸出延遲電路的示意圖。圖6C為根據本發(fā)明另一實施例的輸出延遲電路的示意圖。圖7A、圖7B以及圖7C分別為根據本發(fā)明實施例的輸入延遲電^各的示意圖
圖8A為根據本發(fā)明另一實施例的快閃裝置的方塊示意圖。
圖8B為根據本發(fā)明一實施例的圖8A中控制IC的方塊示意圖。
圖9A為根據本發(fā)明另一實施例的快閃裝置的方塊示意圖。圖9B為根據本發(fā)明一實施例的圖9A中NAND快閃IC或的方塊示意圖。
圖10A為根據本發(fā)明另一實施例的快閃裝置的方塊示意圖。圖10B為根據本發(fā)明一實施例的圖10A中的控制IC的方塊示意圖。
圖11A、圖IIB以及圖11C為根據本發(fā)明三個實施例的可調延遲單元的方塊示意圖。圖12A、圖12B、圖12D、圖12E以及圖12G為根據本發(fā)明五個實施例的過取樣電路的方塊示意圖。
圖13為根據本發(fā)明另一實施例的快閃裝置的方塊示意圖。
具體實施例方式
為了讓本發(fā)明的目的、特征、及優(yōu)點能更明顯易懂，下文特舉較佳實施例做詳細的說明。實施例是為說明本發(fā)明之用，并非用以限制本發(fā)明。本發(fā)明的保護范圍以所附權利要求為準。
圖2為根據本發(fā)明一實施例的快閃裝置200的方塊示意圖?？?閃裝置200包括控制集成電路(control IC)202、第一 NAND快閃集成電路(如NAND快閃IC204 )以及第二 NAND快閃集成電路(如 NAND快閃IC 206 )?？刂艻C 202控制兩個NAND快閃IC 204與 206。 NAND快閃IC 204與206的輸入/輸出接腳都經由相同的I/O 總線耦接于控制IC 202的輸入/輸出接腳。當控制IC 202存取NAND 快閃IC 204與206其中之一時，控制IC 202調整10總線的存取周期以適應相對的NAND快閃IC 204與206。因此根據不同的存取頻率存取NAND快閃IC 204與206。在一個實施例中，可根據更高的存取頻率(第一時序，例如50MHz)存取NAND快閃IC 204，且可根據更低的存取頻率(第二時序，例如45MHz)存取NAND快閃IC 206。因此，控制IC 202經由I/O總線將具有更短周期的多個存取信號(可稱為第一存fU言號)發(fā)送至NAND快閃IC 204以存取NAND快閃IC 204,并經由I/O總線將具有更長周期的多個存取信號(可稱為第二存取信號)發(fā)送至NAND快閃IC 206以存取 NAND快閃IC 206。
圖3A為根據本發(fā)明另一實施例的快閃裝置300的方塊示意圖。快閃裝置300包括控制IC 302以及兩個NAND快閃IC 304與306。當數據寫入NAND快閃IC 304與306時，控制IC 302將第一寫入致能信號(如寫入致能信號WEO#)與第二寫入致能信號(如寫入致能信號WE1#)分別發(fā)送至NAND快閃IC 304與306,以指示 NAND快閃IC 304與306寫入數據。當從NAND快閃IC 304與306讀取數據時，控制IC 302將第一讀取致能信號(如讀取致能信號
RE0#)與第二讀取致能信號(如讀取致能信號RE1#)分別發(fā)送至 NAND快閃IC 304與306,以指示NAND快閃IC 304與306讀取數據。因為NAND快閃IC 304與306具有不同的存取時序特性，所以控制IC 302以第一寫入時序產生相對于NAND快閃IC 304的寫入致能信號WEO弁并以第二寫入時序產生相對于NAND快閃IC 306的寫入致能信號WE1#，其中，第一寫入時序與第二寫入時序不同。因此NAND快閃IC 304與306具有不同的寫入時序。另夕卜，控制IC 302以第一讀取時序產生相對于NAND快閃IC 304的讀取致能信號REO弁并以第二讀取時序產生相對于NAND快閃IC 306的讀取致能信號RE1#,其中，第一讀取時序與第二讀取時序不同。因此NAND快閃IC 304與306具有不同的讀取時序。
圖3B為根據本發(fā)明一實施例圖3A中的控制IC 302的方塊示意圖?？刂艻C 302包括數字電路312、芯片致能(Chip Enable, CE) 譯碼器314以及第一、第二、第三、第四可調延遲單元(如可調延遲單元322、可調延遲單元324、可調延遲單元326以及可調延遲單元328，并且在圖中可調延遲單元由Adj.Delay標示)。當存取圖3A中NAND快閃IC 304時，CE譯碼器314致能芯片致能信號 CEO#，并當存取NAND快閃IC 306時致能芯片致能信號CE1弁。當數據寫入NAND快閃IC 304時，數字電路312產生第一寫入致能源信號(如寫入致能源信號WEO—SRC)。可調延遲單元324接著將寫入致能源信號WEO—SRC延遲一個第一寫入延遲周期(如寫入延遲周期WE—DLY—CEO )，以產生寫入致能信號WEO弁發(fā)送至NAND 快閃IC 304。當數據寫入NAND快閃IC 306時，數字電路312產生第二寫入致能源信號(如寫入致能源信號WE1_SRC)?？烧{延遲單元322接著將寫入致能源信號WEI—SRC延遲一個第二寫入延遲周期(如寫入延遲周期WE—DLY—CE1 ),以產生寫入致能信號 WEl弁發(fā)送至NAND快閃IC 306。因為寫入延遲周期WE—DLY—CEO 與寫入延遲周期WE—DLY—CE1不同，所以^^艮據不同的寫入時序寫入NAND快閃IC 304與306。
15當從NAND快閃IC 304讀取數據時，數字電路312產生第一讀取致能源信號(如讀取致能源信號REO—SRC)。可調延遲單元 328接著將讀取致能源信號REO—SRC延遲一個第一讀取延遲周期 (如讀取延遲周期RE—DLY—CEO)，以產生讀耳又致能信號REO弁發(fā) 送至NAND快閃IC 304。當從NAND快閃IC 306讀取數據時，數字電路312產生讀取致能源信號RE1—SRC?？烧{延遲單元326接著將讀取致能源信號RE1—SRC延遲一個第二讀取延遲周期(如讀取延遲周期RE—DLY—CE1),以產生第二讀取致能信號(如讀取致能信號RE1#)發(fā)送至NAND快閃IC 306。因為讀取延遲周期 RE—DLY—CEO與讀耳又延遲周期RE—DLY—CE1不同，所以才艮據不同的讀耳又時序讀耳又NAND快閃IC 304與306。
圖4A為根據本發(fā)明另一實施例的快閃裝置400的方塊示意圖。快閃裝置400包括控制IC 402以及兩個NAND快閃IC 404與406。當將數據寫入至NAND快閃IC 404與406時，控制IC 402發(fā)送寫入致能信號WE弁至NAND快閃IC 404與406,以指示NAND快閃 IC 404與406寫入數據。因為NAND快閃IC 404與406具有不同的存取時序特性，所以控制IC 402根據不同的寫入時序產生寫入致能信號WE弁并將寫入致能信號WE弁發(fā)送至NAND快閃IC 404與 NAND快閃IC 406。因此NAND快閃IC 404與406具有不同的寫入時序。當從NAND快閃IC 404與406讀取數據時，控制IC 402 發(fā)送讀取致能信號RE弁至NAND快閃IC 404與406,以指示NAND 快閃IC 404與406讀取數據。類似的，控制IC 402產生讀取致能信號RE#,才艮據不同的讀取時序將RE弁發(fā)送至NAND快閃IC 404 與NAND快閃IC 406。因此NAND快閃IC 404與406具有不同的讀取時序。
圖4B為根據本發(fā)明一實施例圖4A中控制IC 402的方塊示意圖。控制IC 402包括數字電路412、多任務器422與424以及兩個可調延遲單元426與428。數字電路412產生芯片選擇信號CE—SEL 以指示當前存取NAND快閃IC 404還是NAND快閃IC 406?？刂?IC 402包括CE譯碼器414,CE譯碼器414致能芯片致能信號CE0#
16與芯片致能信號CE1#。當寫入數據至NAND快閃IC 404與406其中之一時，數字電路412產生寫入致能源信號WE—SRC。接著，第一多任務器(如多任務器422 )根據芯片選擇信號CE—SEL從相對于NAND快閃IC 404的寫入延遲周期WE—DLY—CEO與相對于 NAND快閃IC 406的寫入延遲周期WE—DLY—CE1中選擇寫入延遲周期。接著，可調延遲單元426將寫入致能源信號WE—SRC延遲寫入延遲周期，以產生寫入致能信號WE弁以發(fā)送至NAND快閃IC 404 與406其中之一，其中所述寫入延遲周期由多任務器422輸出。因為寫入延遲周期WE—DLY—CEO與寫入延遲周期WE—DLY—CE1不同，所以才艮據不同的寫入時序寫入NAND快閃IC 404與406。
當從NAND快閃IC 404與406其中之一讀取數據時，數字電路412產生讀取致能源信號RE—SRC。接著，第二多任務器(如多任務器424)根據芯片選才奪信號CE—SEL從相對于NAND快閃404 的讀取延遲周期RE—DLY—CEO與相對于NAND快閃406的讀取延遲周期RE—DLY—CE1中選擇讀取延遲周期。接著，可調延遲單元 428將讀取致能源信號RE—SRC延遲讀取延遲周期，以產生讀取致能信號RE弁發(fā)送至NAND快閃IC 404與406其中之一，其中，所述讀取延遲周期由多任務器424輸出。因為讀取延遲周期 RE—DLY—CEO與讀取延遲周期RE—DLY—CE1不同，所以根據不同的讀取時序讀取NAND快閃IC404與406。
圖5A為根據本發(fā)明另一實施例的快閃裝置500的方塊示意圖。快閃裝置500包括控制IC 502以及兩個NAND快閃IC 504與506。控制IC 502經由相同的I/O總線將數據輸出至NAND快閃IC 504 與506,并經由相同的I/O總線從NAND快閃IC 504與506接收數據。因為NAND快閃IC 504與506具有不同的存取時序特性，所以控制IC 502根據不同的數據輸出時序將數據輸出至NAND快閃 IC 504與506，且控制IC 502才艮據不同的數據輸入時序從NAND快閃IC 504與NAND快閃IC 506輸入數據，其中，控制IC根據第一數據輸出時序將數據輸出至第一 NAND快閃IC,根據第二數據輸出時序將數據輸出至第二 NAND快閃IC,控制IC根據第一數據輸
17入時序從第一NAND快閃IC讀取數據，根據第二數據輸入時序從第二NAND快閃IC讀取數據，控制IC調整數據的輸入時序。
圖5B為根據本發(fā)明一實施例的圖5A中的控制IC 502的方塊示意圖?？刂艻C 502包括數字電路512、兩個多任務器522與532、兩個可變延遲單元524與534以及兩個鎖存電路(Latch/DFF)526與 536?？刂艻C 502包括CE譯碼器514， CE譯碼器514致能芯片致能信號CEO弁與芯片致能信號CE1弁。數字電路512產生芯片選擇信號CE—SEL以指示當前存取NAND快閃IC 504還是NAND快閃IC 506。當將數據輸出至NAND快閃IC 504與506其中之一時，數字電路512產生輸出數據信號OBUS一LAT與多個承載輸出數據的輸出數據源信號OBUS[7:0]。接著，多任務器532根據芯片選擇信號 CE—SEL從相對于NAND快閃IC 504的第一輸出數據延遲周期(如輸出數據延遲周期OBUS—DLY—CE0)與相對于NAND快閃IC 506 的第二輸出數據延遲周期(如輸出延遲周期OBUS—DLY—CE1 )中選擇輸出數據延遲周期。接著，可調延遲單元534將輸出數據鎖存信號OBUS—LAT延遲輸出數據延遲周期，以獲得已調整輸出數據鎖存信號，其中，所述輸出數據延遲周期由多任務器532輸出，并且第一鎖存電路(如鎖存電路536 )接著根據已調整輸出數據鎖存信號，鎖存住所述輸出數據源信號OBUS[7:0]，以獲得多個輸出數據信號IO—OUT [7:0]并經由I/O總線將多個輸出數據信號IO—OUT [7:0]發(fā)送至NAND快閃IC 504與506其中之一。因為輸出lt據延遲周期OBUS—DLY—CE0與輸出數據延遲周期OBUS—DLY—CE1不同，所以NAND快閃IC 504與506根據不同的數據輸出時序接收數據輸出。
當從NAND快閃IC 504與506其中之一接收數據時，數字電路512產生輸入數據鎖存信號IBUS一LAT。接著，多任務器522根據芯片選擇信號CE—SEL從相對于NAND快閃IC 504的第一輸入數據延遲周期(如輸入數據延遲周期IBUS—DLY—CEO )與相對于 NAND快閃IC 506的第二輸入數據延遲周期(如輸入延遲周期 IBUS DLY CE1 )中選擇輸入數據延遲周期。接著，可調延遲單元524將輸入數據鎖存信號IBUS—LAT延遲輸入數據延遲周期，以獲得已調整輸入數據鎖存信號，其中，所述輸入數據延遲周期由多任務器522輸出。當NAND快閃IC 504與506其中之一將多個承載輸入數據的輸入數據信號IO_IN [7:0]經由I/O總線發(fā)送至控制IC 502時，第二鎖存電路(如鎖存電路526 )根據已調整輸入數據鎖存信號，鎖存住所述輸入數據信號10—IN [7:0]，以獲得多個輸入數據源信號IBUS[7:0]并將多個輸入數據源信號IBUS[7:0]發(fā)送至數字電路512。因為輸入數據延遲周期IBUS一DLY一CEO與輸入數據延遲周期IBUS—DLY—CE1不同，所以控制IC 502可4妄收由NAND快閃 IC 504與506以不同凄t據輸入時序產生的^t據。
圖6A為根據本發(fā)明一實施例的輸出延遲電路600的示意圖，輸出延遲電路600將由圖5B中數字電路512產生的多個輸出數據源信號OBUS[7:0]延遲輸出數據延遲周期，以獲得輸出數據信號 10—OUT [7:0]并將輸出數據信號IO—OUT [7:0]發(fā)送至NAND快閃 IC 504與506其中之一。圖6A中所示多任務器602、可調延遲單元604以及鎖存電路606分別相對于圖5B中所示多任務器532、可調延遲單元534以及鎖存電路536。然而，輸出延遲電^各600并不能將不同輸出數據源信號OBUS[7:0]延遲不同的輸出數據延遲周期。
圖6B為根據本發(fā)明另一實施例的輸出延遲電路610的示意圖，輸出延遲電路610將由圖5B中的數字電路512產生的不同輸出數據源信號OBUS
OBUS[7]延遲不同的輸出數據延遲周期，以獲得輸出數據信號 10—OUT
~IO—OUT[7]并將輸出數據信號 10—OUT
發(fā)送至NAND快閃IC 504與506其中之一。舉例來說，相對于輸出數據源信號OBUS
的多任務器612a根據由數字電路512產生的芯片選擇信號CE—SEL從相對于NAND快閃 IC 504的值OBUS—DLY—B0—CEO與相對于NAND快閃IC 506的值 BUS—DLY—B1_CE1中選擇輸出數據延遲周期。接著，可調延遲單元614a將輸出數據源信號OBUS
延遲輸出數據延遲周期，以獲得輸出數據信號IO—OUT
并將輸出數據信號IO—OUT
發(fā)送至
19NAND快閃IC 504或506，其中，輸出數據延遲周期由多任務器612a 輸出。因為相對于不同輸出數據源信號OBUS
OBUS[7]的輸出數據延遲周期可獨立指配，所以圖6B中所示輸出延遲電路610可補償輸出數據源信號OBUS
OBUS[7]的總線偏移(skew)。輸出延遲電路610包括多任務器612a-612h以及可調延遲單元614a-614h。
圖6C為根據本發(fā)明另一實施例的輸出延遲電路650的示意圖，輸出延遲電路650將由圖5B中數字電路512產生的多個輸出數據源信號OBUS[7:0]延遲不同的輸出數據延遲，以獲得輸出數據信號 10—OUT
并將輸出數據信號IO—OUT
IO—OUT[7] 發(fā)送至NAND快閃IC 504與506其中之一。輸出延遲電i 各650為輸出延遲電路600與610的結合。圖中左側部分電路包括多任務器 632、可調延遲單元634以及鎖存電路636,左側部分電路與輸出延遲電路600類似，將輸出數據源信號OBUS[7:0]延遲一共同(common) 延遲周期以獲得信號OBUS—OUT
OBUS—OUT[7],圖中右側部分電路包括多個第一多任務器(如多任務器622a 622h)以及多個第一可調延遲單元(如可調延遲單元624a 624h)，可調延遲單元 624a 624h與輸出延遲電路610類似，右側部分電路將延遲信號 OBUS—OUT
OBUS—OUT[7]延遲不同的延遲周期，以獲得豐lr出數據信號IO—OUT
IO—OUT[7]。
圖7A、圖7B以及圖7C分別為才艮據本發(fā)明實施例的輸入延遲電路700、 710以及750的示意圖，延遲電路700、 710以及750將由NAND快閃IC 504或506產生的多個輸入數據信號IO_IN[7:0] 延遲輸入數據延遲周期，以獲得輸入數據源信號IBUS [7:0]，且輸入數據源信號IBUS [7:0]由圖5B中數字電路512接收。多任務器 712a 712h稱為多個第二多任務器，可調延遲單元714a 714h稱為多個第二可調延遲單元。輸入延遲電3各700、 710以及750的實施例分別相對于圖6A 、圖6B以及圖6C中的輸出延遲電路600、 610 以及650。輸入延遲電路700包括多任務器702、可調延遲單元704 以及鎖存電路706。延遲電路710包括多任務器712a 712h以及可調延遲單元714a 714h。圖7C中包括多任務器732、可調延遲單元快閃裝置800包括控制IC 802以及兩個NAND快閃IC 804與806。控制IC 802根據不同寫入時序發(fā)送寫入致能信號WE弁至NAND快閃IC 804與806，并根據不同讀取時序發(fā)送讀取致能信號RE弁至 NAND快閃IC 804與806。另外，10總線以不同數據輸入/輸出時序在控制IC 802與NAND快閃IC 804與806其中之一之間傳輸數據，且根據不同數據輸入/輸出時序存取NAND快閃IC 804與806 其中之一。
圖8B為根據本發(fā)明一實施例的圖8A中控制IC 802的方塊示意圖。實際上，圖8B中的控制IC 802是將圖4B中的控制IC 402 與圖5B中的控制IC 502結合?？刂艻C 802包括CE譯碼器814, CE譯碼器814致能芯片致能信號CEO弁與芯片致能信號CE1#。多任務器822與824以及可調延遲單元826與828分別相對于圖4B 中的多任務器422與424以及可調延遲單元426與428。多任務器 832與842、可調延遲單元834與844以及鎖存電路836與846分別相對于圖5B中的多任務器522與532、可調延遲單元524與534 以及鎖存電路526與536?？刂艻C 802包括數字電路812。
圖9A為根據本發(fā)明另一實施例的快閃裝置900的方塊示意圖。快閃裝置900包括控制IC 902以及兩個NAND快閃IC 904與906。當控制IC 902發(fā)送寫入致能信號WE弁或讀取致能信號RE弁至 NAND快閃IC 904或906時，NAND快閃IC 904與906自動調整寫入致能信號WE弁或讀取致能信號RE弁的時序，以獲得已調整寫入致能信號或已調整讀取致能信號，并且接著根據已調整寫入致能信號或已調整讀取致能信號存取儲存的數據。另外，當NAND快閃 IC 904與906從控制IC 902接收輸入數據信號或發(fā)送輸出數據信號至控制IC 902時，NAND快閃IC 904與906自動調整輸入凄t據信號或輸出數據信號的時序。圖9B為才艮據本發(fā)明一實施例的圖9A中NAND快閃IC 904或 906的方塊示意圖。NAND快閃IC 904包括快閃核心電^各914?？?調延遲單元922與924分別將寫入致能信號WE弁與讀取致能信號 RE弁延遲寫入延遲周期WE—DLY與讀取延遲周期RE—DLY，以獲得已調整寫入致能信號與已調整讀耳又致能信號并將已調整寫入致能信號與已調整讀取致能信號發(fā)送至I/O控制電路912?？烧{延遲單元932與942分別將由I/O控制電路912產生的延遲輸入鎖存信號與輸出所處信號延遲輸入數據延遲周期IBUS—DLY與輸出數據延遲周期OBUS—DLY，以獲得已調整輸入鎖存信號與已調整輸出鎖存信號，并且鎖存電路934與944接著根據已調整輸入鎖存信號與已調整輸出鎖存信號，分別鎖存住所述輸入數據與輸出數據。
圖10A為根據本發(fā)明另一實施例的快閃裝置1000的方塊示意圖。快閃裝置1000包括控制IC1002以及兩個NAND快閃IC 1004 與1006。當控制IC 1002發(fā)送寫入致能信號WE弁或讀取致能信號 RE弁至NAND快閃IC 1004或1006時，控制IC 1002根據當前存取的NAND快閃IC 1004或NAND快閃IC 1006自動調整寫入致能信號WE弁或讀取致能信號RE弁的電流電平。另外，當控制IC 1002傳輸輸出數據信號至NAND快閃IC 1004與1006或從NAND快閃IC 1004與1006接收輸入數據信號時，控制IC 1002根據當前存取的 NAND快閃IC 1004或NAND快閃IC 1006自動調整輸入數據信號或輸出數據信號的電流電平。
圖10B為根據本發(fā)明一實施例的圖10A中的控制IC 1002的方塊示意圖?？刂艻C 1002包括數字電路1012與CE譯碼器1014， CE譯碼器1014致能芯片致能信號CEO弁與芯片致能信號CE1#。多任務器1022與1026根據芯片選擇信號CE一SEL分別決定寫入致能信號WE弁與讀耳又致能信號RE弁的驅動電流電平，并且總線電流驅動器(8mA/16mA PAD)1024與總線電流驅動器(8mA/16mA PAD)1028 根據由多任務器1002與1026決定的驅動電流電平分別產生寫入致能信號WE弁與讀取致能信號RE#。類似的，多任務器1032根據芯片選擇信號CE—SEL決定I/O總線1/0[7:0]驅動電流電平用于傳輸
22輸出數據或接收輸入數據，并且總線電流驅動器1034根據由多任務器1032決定的驅動電流電平分別驅動I/O總線I/O[7:0]。
圖IIA、圖11B以及圖11C為根據本發(fā)明三個實施例的可調延遲單元1100、 1120以及1140的方塊示意圖。圖11A中可調延遲單元1100由三級延遲元件(cell)組成。可調延遲單元1100包括選4奪單元1111、 1112以及1113,以及延遲元件1101~1104、 1105 1106、以及1107。延遲元件1101~1104、 1105-1106、以及1107分別將輸入信號延遲四個時鐘周期(clock cycles)、兩個時鐘周期以及一個時鐘周期。選擇信號SEL
SEL[2]決定輸入信號IN是否能夠通過延遲元件1101~1104、 1105~1106、以及1107。因此輸出信號OUT具有由選擇信號SEL
決定的不同延遲周期。圖IIB中可調延遲單元1120由三級D型正反器(D-type Flip-Flop, DFF)組成?？?調延遲單元1120包括選擇單元1131、 1132以及1133,以及DFF 1121、 DFF1122、 DFF 1123以及DFF 1124。 DFF1121、 DFF1122、 DFF 1123以及DFF 1124根據參考時鐘信號DLY—REF—CK鎖存輸入信號，其中，參考時鐘信號DLY—REF—CK的頻率高于NAND快閃IC的操作時鐘信號的頻率。選擇信號SEL
SEL[2]決定輸入信號IN是否能夠通過DFF 1121、DFF 1122、DFF 1123以及DFF 1124。因此，輸出信號OUT具有由選4奪信號SEL
SEL[2]決定的不同延遲周期。圖11C中的可調延遲單元1140包括多任務器1142與DFF 1144。第11D圖中的四個參考時鐘REF一PH0—CK REF一PH3—CK 具有不同的相位。多任務器1142從四個參考時鐘REF—PHO—CK ~ REF—PH3—CK中選擇一個參考時鐘，DFF 1144根據由多任務區(qū)1142 選擇的參考時鐘鎖存輸入信號in,以獲得輸出信號out。
圖3B、圖4B、圖5B以及圖8B中的控制IC根據存取的NAND 快閃IC將寫入致能信號、讀取輸入信號或輸入/輸出數據信號延遲不同的延遲周期。存耳又NAND快閃IC的信號的延遲周期值可由在線才交準處理(on-line calibration process)或離線才交準處理(off-line calibration process)決定。為了決定相對于目標NAND快閃IC的寫入延遲周期，首先以不同測試寫入延遲周期將測試數據寫入至目標
23NAND快閃IC的頁緩沖器。接著從目標NAND快閃IC的頁緩沖器讀回(read back)測試數據，以決定測試寫入延遲周期中之何者可使目標NAND快閃IC具有最好的性能。為了決定相對于目標NAND 快閃IC的讀取延遲周期，首先將測試數據寫入至目標NAND快閃 IC的頁緩沖器，接著從具有不同測試讀取延遲周期的目標NAND 快閃IC的頁緩沖器讀回測試數據，以決定測試讀取延遲周期中之何者可使目標NAND快閃IC具有最好的性能。
在一個實施例中，當從目標NAND快閃IC讀取數據時，根據過取樣(over-sampling)時鐘信號取樣目標NAND快閃IC的I/O接腳上的電壓，并從過取樣結果檢測其轉變位置作為決定適合于目標 NAND快閃IC的延遲周期的參考，其中，過取樣時鐘信號的頻率高于目標NAND快閃IC的才喿作時鐘信號。圖12A、圖12B、圖12D、圖12E以及圖12G為才艮據本發(fā)明五個實施例的過取樣電i 各1200、 1210、 1220、 1240以及1250的方塊示意圖，過取樣電3各1200、 1210、 1220、 1240以及1250過取樣NAND快閃IC的IO接腳。圖12A中過取才羊電3各1200包4舌四個DFF 1202~1208, DFF 1202~1208才艮才居過取樣時鐘信號取樣輸入信號以獲得過取樣結果。圖12B中過取樣電路包括四個DFF 1212~1218, DFF 1212 1218才艮據過耳又樣時鐘信號 REF—PHO—CK REF—PH3—CK耳又樣輸入信號以獲得過取樣結果，其中，過取4羊時鐘信號REF—PHO—CK REF—PH3—CK具有圖12C中所示的不同相位。
圖12D中過取樣電^各1220包括延遲元件1222~1228以及DFF 1232~1238，其中延遲元件1222 1228連續(xù)延遲輸入信號IO—IN以獲得由不同周期延遲的信號，并且DFF 1232~1238根據過取樣時鐘信號ref-clk取樣已延遲信號，以獲得過取樣結果。圖12E中過取樣電路 1240包括邊緣檢測器(edge detector) 1241以及四個DFF 1242~1248，其中，邊《彖4全測器1241從輸入信號IO—IN沖企測轉變邊緣以獲得邊緣信號，DFF 1242-1248根據過取樣時鐘信號 REF—PH0—CK REF—PH3—CK分別取樣邊緣信號以獲得過取樣結果，其中過取樣時鐘信號REF—PHO CK REF PH3—CK具有第12F圖中所示的不同相位。另外，圖12G顯示兩種獲得適當的I/O總線存取時序的方法。第一種方法為圖12G左側所示的延遲鎖相環(huán) (Delay Locked Loop, DLL), DLL包4舌延遲線1252、相^f立才全測器1254 以及環(huán)路濾波器1256，并且DLL根據參考時鐘信號REF—CK的相位鎖相由延遲線1252延遲的輸入信號IO—IN。第二種方法為圖12G 右側所示DLL, DLL包括延遲線1262、相位檢測器1264以及環(huán)路濾波器1266，并且DLL才艮據輸入信號IO—IN的相位鎖相由延遲線 1262延遲的參考時鐘信號REF—CK。
圖13為根據本發(fā)明另一實施例的快閃裝置1300的方塊示意圖?？扉W裝置1300包括控制IC 1302以及兩個快閃IC 1304與1306。控制IC 1302包括數字電路1312與DLL電路1314。快閃IC 1304 包括快閃核心電^各1322。快閃IC 1306包括快閃核心電^各1332。兩個快閃IC 1304與1306都包括DLL,分別為1324與1334,用于自動調整輸入信號的延遲周期。每當控制IC 1302改變存取的NAND 快閃IC， DLL 1314則自動重新鎖相延遲周期以再次調整輸入信號。所以控制IC 1302以及NAND快閃IC 1304與1306適合存取時序特性的時序接收輸入信號，以此提高性能。
上述的實施例僅用來例舉本發(fā)明的實施態(tài)樣，以及闡釋本發(fā) 明的技術特征，并非用來限制本發(fā)明的范疇。所屬技術領域技術人員可依據本發(fā)明的精神輕易完成的改變或均等性的安排均屬于本發(fā)明所主張的范圍，本發(fā)明的權利范圍應以權利要求為準。
權利要求
1.一種快閃裝置，其特征在于，包括控制集成電路，以第一時序產生多個第一存取信號以存取第一與非快閃集成電路，并且以第二時序產生多個第二存取信號以存取第二與非快閃集成電路，其中所述第一時序與所述第二時序不同；所述第一與非快閃集成電路，根據所述第一存取信號存取其內所儲存的數據；以及所述第二與非快閃集成電路，根據所述第二存取信號存取其內所儲存的數據。
2. 根據權利要求l所述的快閃裝置，其特征在于，所述第一存取信號與所述第二存取信號具有不同長度的存取周期。
3. 根據權利要求l所述的快閃裝置，其特征在于，所述控制集成電路以第一寫入時序產生第一寫入致能信號以指示所述第一與非快閃集成電路寫入數據，并且以第二寫入時序產生第二寫入致能信號以指示所述第二與非快閃集成電路寫入數據，其中所述第一寫入時序與所述第二寫入時序不同。
4. 根據權利要求1所述的快閃裝置，其特征在于，所述控制集成電路以第一讀取時序產生第一讀取致能信號以指示所述第一與非快閃集成電路讀取數據，并且以第二讀取時序產生具有第二讀取致能信號以指示所述第二與非快閃集成電路讀取數據，其中所述第一讀取時序與所述第二讀取時序不同。
5. 根據權利要求l所述的快閃裝置，其特征在于，所述控制集成電路根據第一數據輸出時序輸出數據至所述第一與非快閃集成電路，并且根據第二數據輸出時序輸出數據至所述第二與非快閃集成電路，其中所述第一數據輸出時序與所述第二數據輸出時序不同。
6. 根據權利要求l所述的快閃裝置，其特征在于，所述控制集成電路根據第一數據輸入時序調整來自所述第一與非快閃集成電路的數據的輸入時序，并且根據第二數據輸入時序調整來自所述第二與非快閃集成電路的數據的輸入時序，其中，所述第一數據輸入時序與所述第二數據輸入時序不同。
7. 根據權利要求l所述的快閃裝置，其特征在于，所述控制集成電路包括數字電路，產生第一寫入致能源信號、第二寫入致能源信號、第一讀取致能源信號以及第二讀取致能源信號；第一可調延遲單元，將所述第一寫入致能源信號延遲第一寫入延遲周期，以產生第一寫入致能信號指示所述第一與非快閃集成電路寫入數據；第二可調延遲單元，將所述第二寫入致能源信號延遲第二寫入延遲周期，以產生第二寫入致能信號指示所述第二與非快閃集成電路寫入數據；第三可調延遲單元，將所述第一讀取致能源信號延遲第一讀取延遲周期，以產生第一讀取致能信號用于指示所述第一與非快閃集成電路讀取數據；以及第四可調延遲單元，將所述第二讀取致能源信號延遲第二讀取延遲周期，以產生第二讀取致能信號用于指示所述第二與非快閃集成電路讀取數據，其中，所述第一寫入延遲周期的長度與所述第二寫入延遲周期的長度不同，所述第一讀取延遲周期的長度與所述第二讀取延遲周期的長度不同。
8. 根據權利要求1所述的快閃裝置，其特征在于，所述控制集成電^各包括數字電路，產生芯片選擇信號、寫入致能源信號以及讀取致能源信號，其中，所述芯片選擇信號指示當前存取所述第一與非快閃集成電路還是所述第二與非快閃集成電路；第一多任務器，根據所述芯片選擇信號從相對于所述第一與非快閃集成電路的第一寫入延遲周期與相對于所述第二與非快閃集成電路的第二寫入延遲周期中選擇寫入延遲周期；第一可調延遲單元，將所述寫入致能源信號延遲所述寫入延遲周期，以獲得寫入致能信號用于指示所述第一與非快閃集成電路或所述第二與非快閃集成電路寫入數據；第二多任務器，根據所述芯片選擇信號從相對于所述第一與非快閃集成電路的第一讀取延遲周期與相對于所述第二與非快閃集成電路的第二讀取延遲周期中選擇讀取延遲周期；以及第二可調延遲單元，將所述讀取致能源信號延遲所述讀取延遲周期，以獲得讀取致能信號用于指示所述第一與非快閃集成電路或所述第二與非快閃集成電路讀取數據，其中，所述第一寫入延遲周期的長度與所述第二寫入延遲周期的長度不同，所述第一讀取延遲周期的長度與所述第二讀取延遲周期的長度不同。
9.根據權利要求l所述的快閃裝置，其特征在于，所述控制集成電路包括數字電路，產生芯片選擇信號、輸出數據鎖存信號以及輸入數據鎖存信號，輸出多個輸出數據源信號并且接收多個輸入數據源信號，其中所述芯片選擇信號指示當前存取所述第一與非快閃集成電路還是所述第二與非快閃集成電路；第一多任務器，根據所述芯片選擇信號從相對于所述第一與非快閃集成電路的第一輸出數據延遲周期與相對于所述第二與非快閃集成電路的第二輸出數據延遲周期中選擇輸出數據延遲周期；第一可調延遲單元，將所述輸出數據鎖存信號延遲所述輸出數據延遲周期以獲得已調整輸出數據鎖存信號；第一鎖存電路，根據所述已調整輸出數據鎖存信號鎖存住所述輸出數據源信號，以獲得多個輸出數據信號輸出至所述第一與非快閃集成電路或所述第二與非快閃集成電路；第二多任務器，根據所述芯片選擇信號從相對于所述第一與非快閃集成電路的第一輸入數據延遲周期與相對于所述第二與非快閃集成電路的第二輸入數據延遲周期中選擇輸入數據延遲周期；第二可調延遲單元，將所述輸入數據鎖存信號延遲所述輸入數據延遲周期以獲得已調整輸入數據鎖存信號；第二鎖存電路，根據所述已調整輸入數據鎖存信號鎖存接收自所述第一與非快閃集成電路或所述第二與非快閃集成電路的多個輸入數據信號，以獲得所述輸入數據源信號發(fā)送至所述數字電路；其中，所述第一輸出數據延遲周期的長度與所述第二輸出數據延遲周期的長度不同，并且所述第一輸入數據延遲周期的長度與所述第二輸入數據延遲周期的長度不同。
10.根據權利要求l所述的快閃裝置，其特征在于，所述控制集成電路包括數字電路，產生芯片選擇信號，輸出多個寫入數據源信號以及接收多個讀取數據源信號，其中所述芯片選擇信號指示當前存取所述第一與非快閃集成電路還是所述第二與非快閃集成電路；多個第一多任務器，根據所述芯片選擇信號從相對于所述第一與非快閃集成電路的多個第一輸出數據延遲周期與相對于所述第二與非快閃集成電路的多個第二輸出數據延遲周期中選擇多個輸出數據延遲周期；多個第一可調延遲單元，分別將所述輸出數據源信號延遲所述輸出數據延遲周期，以獲得多個輸出數據信號輸出至所述第一與非快閃集成電路或所述第二與非快閃集成電路；多個第二多任務器，根據所述芯片選擇信號從相對于所述第一與非快閃集成電路的多個第一輸入數據延遲周期與相對于所述第二與非快閃集成電路的多個第二輸入數據延遲周期中選擇多個輸入數據延遲周期；以及多個第二可調延遲單元，將接收自所述第一與非快閃集成電路或所述第二與非快閃集成電路的多個輸入數據信號延遲所述輸入數據延遲周期以獲得所述輸入數據源信號傳送至所述數字電路；其中所述第一輸出數據延遲周期的長度與所述第二輸出數據延遲周期的長度不同，并且所述第一輸入數據延遲周期的長度與所述第二輸入數據延遲周期的長度不同。
11. 一種提高快閃裝置性能的方法，其特征在于，所述快閃裝置包括控制集成電路、第一與非快閃集成電路以及第二與非快閃集成電路，所述方法包括指示所述控制集成電路以第一時序產生多個第一存取信號，以存取所述第一與非快閃集成電路；根據所述第一存取信號指示所述第一與非快閃集成電路以存取其內所儲存的數據；指示所述控制集成電路以第二時序產生多個第二存取信號，以存取所述第二與非快閃集成電路；以及根據所述第二存取信號指示所述第二與非快閃集成電路以存取其內所儲存的數據；其中所述第一時序與所述第二時序不同。
12. 根據權利要求11所述的提高快閃裝置性能的方法，其特征在于，所述第一存取信號的存取周期長度與所述第二存取信號的存取周期長度不同。
13. 根據權利要求11所述的提高快閃裝置性能的方法，其特征在于，所述方法進一步包括指示所述控制集成電路以第一寫入時序產生第一寫入致能信號，以指示所述第一與非快閃集成電路寫入數據；以及指示所述控制集成電路以第二寫入時序產生第二寫入致能信號，以指示所述第二與非快閃集成電路寫入數據；其中所述第一寫入時序與所述第二寫入時序不同。
14. 根據權利要求11所述的提高快閃裝置性能的方法，其特征在于，所述方法進一步包括指示所述控制集成電路以第一讀取時序產生第一讀取致能信號，以指示所述第一與非快閃集成電路讀取數據；以及指示所述控制集成電路以第二讀取時序產生第二讀取致能信號，以指示所述第二與非快閃集成電路讀取數據；其中所述第一讀取時序與所述第二讀取時序不同。
15. 根據權利要求11所述的提高快閃裝置性能的方法，其特征在于，所述方法進一步包括指示所述控制集成電路以根據第一數據輸出時序輸出數據至所述第一與非快閃集成電路；以及指示所述控制集成電路以根據第二數據輸出時序輸出數據至所述第二與非快閃集成電路；其中，所述第一數據輸出時序與所述第二數據輸出時序不同。
16. 根據權利要求11所述的提高快閃裝置性能的方法，其特征在于，所述方法進一步包括指示所述控制集成電路以根據第一數據輸入時序調整來自所述第一與非快閃集成電路的數據的輸入時序；以及指示所述控制集成電路以根據第二數據輸入時序調整來自所述第二與非快閃集成電路的數據的輸入時序；其中所述第一數據輸入時序與所述第二數據輸入時序不同。
17. —種快閃裝置，其特征在于，包括控制集成電路，產生多個第一存取信號以存取第一與非快閃集成電路，并且產生多個第二存取信號以存取第二與非快閃集成電路；所述第一與非快閃集成電路，自動調整所述第一存取信號的第一時序以獲得多個第一已調整存取信號，并且根據所述多個第一已調整存取信號存取其內所儲存的數據；以及所述第二與非快閃集成電路，自動調整所述第二存取信號的第二時序以獲得多個第二已調整存取信號，并且根據所述多個第二已調整存取信號存取其內所儲存的數據。
18. 根據權利要求17所述的快閃裝置，其特征在于，所述第一存取信號包括第一寫入致能信號與第一讀取致能信號，所述第二存取信號包括第二寫入致能信號與第二讀取致能信號，其中所述第一寫入致能信號指示所述第一與非快閃集成電路寫入數據，所述第一讀取致能信號指示所述第一與非快閃集成電路讀取數據，所述第二寫入致能信號指示所述第二與非快閃集成電路寫入數據，所述第二讀取致能信號指示所述第二與非快閃集成電路讀取數據。
19. 根據權利要求18所述的快閃裝置，其特征在于，所述第一與非快閃集成電路包括第一可調延遲單元，將所述第一寫入致能信號延遲第一寫入延遲周期，以獲得第一已調整寫入致能信號；以及第二可調延遲單元，將所述第一讀取致能信號延遲第一讀取延遲周期，以獲得第一已調整讀取致能信號；以及所述第二與非快閃集成電路包括第三可調延遲單元，將所述第二寫入致能信號延遲第二寫入延遲周期，以獲得第二已調整寫入致能信號；以及第四可調延遲單元，將所述第二讀取致能信號延遲第二讀取延遲周期，以獲得第二已調整讀取致能信號。
20. 根據權利要求17所述的快閃裝置，其特征在于，所述第一存取信號包括多個第一輸出數據信號與多個第一輸入數據信號，所述第二存取信號包括多個第二輸出數據信號與多個第二輸入數據信號，其中所述多個第一輸出數據信號包括輸出至所述第一與非快閃集成電路的數據，所述多個第一輸入數據信號包括從所述第一與非快閃集成電路輸入的數據，所述多個第二輸出數據信號包括輸出至所述第二與非快閃集成電路的數據，所述多個第二輸入數據信號包括從所述第二與非快閃集成電路輸入的數據。
21. —種快閃裝置，其特征在于，包括控制集成電路，以第一電流電平產生多個第一存取信號以存取第一與非快閃集成電路，并且以第二電流電平產生多個第二存取信號以存取第二與非快閃集成電路，其中所述第一電流電平與所述第二電流電平不同；所述第一與非快閃集成電路，根據所述第一存取信號存取其內所儲存的數據；以及所述第二與非快閃集成電路，根據所述第二存取信號存取其內所儲存的數據。
22. 根據權利要求21所述的快閃裝置，其特征在于，所述第一存取信號包括第一寫入致能信號與第一讀取致能信號，所述第二存取信號包括第二寫入致能信號與第二讀取致能信號，其中所述第一寫入致能信號指示所述第一與非快閃集成電路寫入數據，所述第一讀取致能信號指示所述第一與非快閃集成電路讀取數據，所述第二寫入致能信號指示所述第二與非快閃集成電路寫入數據，所述第二讀取致能信號指示所述第二與非快閃集成電路讀取數據。
23. 根據權利要求22所述的快閃裝置，其特征在于，所述第一存取信號包括多個第一輸出數據信號與多個第一輸入數據信號，所述第二存取信號包括多個第二輸出數據信號與多個第二輸入數據信號，其中所述多個第一輸出數據信號包括輸出至所述第一與非快閃集成電路的數據，所述多個第一輸入數據包括從所述第一與非快閃集成電路輸入的數據，所述多個第二輸出數據信號包括輸出至所述第二與非快閃集成電路的數據，所述多個第二輸入數據信號包括從所述第二與非快閃集成電路輸入的數據。
全文摘要
快閃裝置以及提高快閃裝置性能的方法。其中，快閃裝置包括控制集成電路，以第一時序產生多個第一存取信號以存取第一與非快閃集成電路，并且以第二時序產生多個第二存取信號以存取第二與非快閃集成電路，其中所述第一時序與所述第二時序不同；所述第一與非快閃集成電路，根據所述第一存取信號存取其內所儲存的數據；以及所述第二與非快閃集成電路，根據所述第二存取信號存取其內所儲存的數據。本發(fā)明所提供的快閃裝置可以提高不同與非快閃集成電路的性能。
文檔編號G11C16/06GK101685670SQ20091016363
公開日2010年3月31日申請日期2009年8月6日優(yōu)先權日2008年9月23日
發(fā)明者陳宏慶申請人:聯發(fā)科技股份有限公司

完整全部詳細技術資料下載