專利名稱：：串行存儲裝置及信號處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體存儲裝置，特別涉及在與主控制器之間通過串行通信收發(fā)指令、地址及數(shù)據(jù)的串行存儲裝置及具備該串行存儲裝置的信號處理系統(tǒng)。
背景技術(shù)：
：削減連接存儲裝置與主控制器的信號線的根數(shù)對高密度地安裝信號處理系統(tǒng)有效。作為響應(yīng)高密度安裝要求的存儲裝置有串行存儲裝置。典型的串行存儲裝置的IO由單一輸入引腳(pin)及單一輸出引腳構(gòu)成。因此，在串行存儲裝置中，可成為少引腳、小型的封裝。串行存儲裝置通過利用例如100MHz的系統(tǒng)時鐘信號動作，能夠以80ns/字節(jié)(12.5M字節(jié)/s)的速度進(jìn)行數(shù)據(jù)讀取。即，串行存儲裝置實現(xiàn)與具備8比特或16比特的并行數(shù)據(jù)端子的并行存儲裝置同等的數(shù)據(jù)讀取速度。關(guān)于串行存儲裝置，有如下的裝置，即通過不等待地址的全部比特的輸入而在輸入了行地址(口一7Kk7)的時刻使行譯碼器(口一f^一夕')動作，從而使數(shù)據(jù)讀取速度高速化(例如，參照專利文獻(xiàn)l)。[專利文獻(xiàn)1]特表2002-515628號公報串行存儲裝置的數(shù)據(jù)讀取速度雖然在脈沖傳輸中比較高速，但在隨機(jī)存取中卻很低。這是由于在隨機(jī)存取中每當(dāng)讀取單位數(shù)據(jù)時必須輸入指令及地址，因此系統(tǒng)開銷變大。在讀取存儲裝置所存儲的處理代碼來執(zhí)行的信號處理系統(tǒng)中，若發(fā)生轉(zhuǎn)移命令等的分支處理，則發(fā)生向存儲裝置的隨機(jī)存取。另外，在存儲裝置也存儲有數(shù)據(jù)的情況下，數(shù)據(jù)讀取在代碼區(qū)域與數(shù)據(jù)區(qū)域之間頻繁地更換，即隨機(jī)存取頻繁發(fā)生。因此，若將串行存儲裝置用于信號處理系統(tǒng)，則處理速度有可能降低。
發(fā)明內(nèi)容鑒于上述問題，本發(fā)明以使串行存儲裝置的隨機(jī)存取高速化為課題。為了解決上述課題采取如下的方法。即，串行存儲裝置在與主控制器之間通過串行通信收發(fā)指令、地址及數(shù)據(jù)，該串行存儲裝置具備基地址保持電路，其保持作為有效地址計算的基準(zhǔn)的基地址；和地址運(yùn)算電路，其基于由所述基地址及從所述主控制器輸入的地址來計算有效地址。據(jù)此，為了計算有效地址，從主控制器輸入與基地址的地址差分即可，所以能夠縮短地址輸入所需要的時間。據(jù)此，能夠降低隨機(jī)存取時的系統(tǒng)開銷從而使隨機(jī)存取高速化。具體地說，所述地址運(yùn)算電路具備加法器，其將所述基地址和由所述主控制器所輸入的地址進(jìn)行相加。據(jù)此，通過單純地加法運(yùn)算就能夠根據(jù)基地址及由主控制器所輸入的地址計算有效地址。并且，由所述主控制器所輸入的地址優(yōu)選利用2的補(bǔ)碼表示。據(jù)此，能夠高速地訪問以基地址為中心的前后規(guī)定范圍內(nèi)的有效地址。優(yōu)選所述地址運(yùn)算電路按照由所述主控制器所輸入的指令，選擇在所述基地址上加上了由所述主控制器所輸入的地址后的地址及由所述主控制器所輸入的地址的任意一方，作為有效地址。據(jù)此，能夠通過指令來切換高速的地址輸入與以往的地址輸入。另外，優(yōu)選所述基地址保持電路在從所述主控制器輸入了規(guī)定的指令時，將保持內(nèi)容更新為由所述地址運(yùn)算電路所輸出的地址。據(jù)此，能夠任意控制基地址的更新時期，且能夠在用戶所期望的情況下執(zhí)行高速地址輸入。(發(fā)明效果)基于本發(fā)明，能夠使串行存儲裝置的隨機(jī)存取高速化。并且，能夠提高具備串行存儲裝置的信號處理系統(tǒng)的處理速度。圖1是本發(fā)明的一個實施方式相關(guān)的串行存儲裝置及具備該串行存儲裝置的信號處理系統(tǒng)的構(gòu)成圖。圖2是地址運(yùn)算電路及基地址保持電路的構(gòu)成圖。圖3是絕對地址訪問相關(guān)的時刻圖。圖4是相對地址訪問相關(guān)的時刻圖。圖5是基地址更新相關(guān)的時刻圖。圖6是基地址保持相關(guān)的時刻圖。符號說明IO—主控制器，20—串行存儲裝置，25—地址運(yùn)算電路，252—加法器，26—基地址保持電路，SIO—數(shù)據(jù)端子，SCLK—時鐘端子。具體實施例方式以下，參照附圖對用于實施本發(fā)明的最優(yōu)方式進(jìn)行說明。圖l表示本發(fā)明的一個實施方式相關(guān)的串行存儲裝置及具備該串行存儲裝置的信號處理系統(tǒng)的構(gòu)成。主控制器10與串行存儲裝置20之間是利用數(shù)據(jù)端子SIO中所輸入的4比特的輸入輸出信號SIO、時鐘端子SCLK中所輸入的系統(tǒng)時鐘信號SCLK及芯片選擇信號CS^連接的。另外，為了說明的方便，設(shè)串行存儲裝置20的存儲容量為16M比特，并且利用24比特的地址能夠確定任意的1比特。在串行存儲裝置20中，時鐘計數(shù)器21同步于芯片選擇信號CS#，對系統(tǒng)時鐘信號SCLK進(jìn)行計數(shù)，并輸出計數(shù)信號CNT?？刂齐娐?2接收計數(shù)信號CNT、系統(tǒng)時鐘信號SCLK及后述的控制信號CTL1并輸出控制信號CTL2。輸入緩沖器23按照控制信號CTL1及CTL2，與系統(tǒng)時鐘信號SCLK同步，取入由輸入輸出信號SIO所串行輸入的指令、地址及數(shù)據(jù)，并輸出3比特的指令信號CMD、24比特的地址信號ADR1及16比特的數(shù)據(jù)信號DT1。指令譯碼器24按照控制信號CTL2，對指令信號CMD進(jìn)行譯碼并輸出控制信號CTL1。地址運(yùn)算電路25接收地址信號ADR1及后述的地址信號ADR2，按照控制信號CTL1由這些地址信號計算有效地址并輸出24比特的地址信號ADR3?；刂繁３蛛娐?6保持成為有效地址計算的基準(zhǔn)的基地址。另外，基地址保持電路26接收地址信號ADR3，按照控制信號CTL1及CTL2，將保持內(nèi)容更新為地址信號ADR3。閃存塊控制電路27接收計數(shù)信號CNT、控制信號CTL2、數(shù)據(jù)信號DT1及地址信號ADR3，并輸出控制信號CTL3、16比特的數(shù)據(jù)信號DT2及24比特的地址信號ADR4。閃存塊28接收控制信號CTL3、數(shù)據(jù)信號DT2及地址信號ADR4來進(jìn)行動作。輸出緩存器29按照控制信號CTL2，取入由閃存塊28所輸出的16比特的數(shù)據(jù)信號DT3，并同步于系統(tǒng)時鐘信號SCLK，輸出輸入輸出信號SIO。圖2表示地址運(yùn)算電路25及基地址保持電路26的構(gòu)成例。在地址運(yùn)算電路25中，選擇電路251按照控制信號CTL1，選擇地址信號ADR2及零信號的任意一方。加法器252將選擇電路251的輸出和地址信號ADR1進(jìn)行相加并輸出地址信號ADR3。即，地址運(yùn)算電路25直接輸出地址信號ADR1或者輸出地址信號ADR1與地址信號ADR2的相加結(jié)果。在基地址保持電路26中，NAND門261輸出控制信號CTL1及CTL2的與非值?；拇嫫?62中輸入地址信號ADR3?；拇嫫?62在NAND門261的輸出為L電平時，更新保持內(nèi)容為地址信號ADR3。SP，無論控制信號CTL2如何，只要控制信號CTL1被L電平驅(qū)動則基地址就不更新。如上述構(gòu)成的串行存儲裝置20中所輸入的指令以及與其相對應(yīng)的動作模式如下所述。<table>tableseeoriginaldocumentpage7</column></row><table>絕對地址訪問是以由主控制器10所輸入的24比特的地址作為有效地址來訪問閃存塊28的動作模式。另一方面，相對地址訪問是以在基地址保持電路26所保持的基地址上加上由主控制器10所輸出的8比特的地址后的地址作為有效地址來訪問閃存塊28的動作模式?；刂犯率窃L問閃存塊28且將基地址保持電路26的保持內(nèi)容更新為該有效地址的動作模式?；刂繁３质请m然訪問閃存塊28但卻不更新基地址保持電路26的保持內(nèi)容的動作模式。以下，參照時刻圖(夕"Y$y夕、'于卞一卜)說明數(shù)據(jù)讀取時的各動作模式?！督^對地址訪問》圖3是絕對地址訪問相關(guān)的時刻圖。若在時刻tl芯片選擇信號CS#被L電平驅(qū)動，則由主控制器10在系統(tǒng)時鐘信號SCLK的一個周期中輸入作為輸入輸出信號SIO的表示絕對地址訪問的3比特的指令。并且，在時刻t2到時刻t3期間，由主控制器10將24比特的地址按每4比特進(jìn)行分割從而作為輸入輸出信號SIO跨系統(tǒng)時鐘信號SCLK的6個周期來輸入。若在輸入緩存器23中取入24比特的地址，則輸出地址信號ADR1。這里，控制電路22及指令譯碼器24輸出用于對串行存儲裝置20進(jìn)行絕對地址訪問的控制信號CTL1及CTL2。因此，選擇電路251按照控制信號CTL1選擇零信號，加法器252以地址信號ADR1作為地址信號ADR3直接輸出。據(jù)此，串行存儲裝置20以由主控制器10所輸入的24比特的地址作為絕對地址來訪問閃存塊28。若向閃存塊28的訪問開始且經(jīng)過從時刻t3到時刻t4的數(shù)據(jù)讀取所需的虛擬周期(dummycycle),則從閃存塊28輸出數(shù)據(jù)信號DT3。并且，在時刻t4到時刻t5的期間，第一字(word)的數(shù)據(jù)從MSB依次按每4比特進(jìn)行分割從而作為輸入輸出信號SIO跨系統(tǒng)時鐘信號SCLK的4個周期而輸出。輸入緩存器23中所取入的地址同步于系統(tǒng)時鐘信號SCLK并計數(shù)，在閃存塊28中，由主控制器10所輸入的地址依次計數(shù)并給予。因此，若第一字的數(shù)據(jù)輸出結(jié)束，則繼續(xù)，在時刻t5到時刻t6的期間輸出第二字的數(shù)據(jù)。以后同樣地連續(xù)輸出第三字以后的數(shù)據(jù)。《相對地址訪問》圖4是相對地址訪問相關(guān)的時刻圖。若在時刻tl芯片選擇信號CS#被L電平驅(qū)動，則由主控制器10在系統(tǒng)時鐘信號SCLK的一個周期中輸入作為輸入輸出信號SIO的表示相對地址訪問的3比特的指令。并且，在時刻t2到時刻t3的期間，由主控制器10將8比特的地址按每4比特進(jìn)行分割從而作為輸入輸出信號SIO跨系統(tǒng)時鐘信號SCLK的2個周期而輸入。若在輸入緩存器23中取入8比特的地址，則輸出地址信號ADR1。這里，控制電路22及指令譯碼器24輸出用于對串行存儲裝置20進(jìn)行相對地址訪問的控制信號CTL1及CTL2。因此，選擇電路251按照控制信號CTL1選擇地址信號ADR2，加法器252以地址信號ADR1和地址信號ADR2的相加結(jié)果作為地址信號ADR3來輸出。據(jù)此，串行存儲裝置20以由主控制器IO所輸入的8比特的地址作為表示來自基地址的距離的相對地址從而訪問閃存塊28。這里，通過利用2的補(bǔ)碼來表示由主控制器IO所輸入的地址，能夠在距基地址+127-128的范圍內(nèi)計算有效地址。另外，對于時刻t3以后的動作與絕對地址訪問的情況相同。如上述所述，在相對地址訪問中能夠縮短地址輸入所需的時間。艮口，通過使用相對地址訪問，能夠使串行存儲裝置20的隨機(jī)存取高速化。特別是在本實施方式相關(guān)的信號處理系統(tǒng)從串行存儲裝置20中讀取處理代碼并執(zhí)行的情況下，通過用相對地址表述來記述轉(zhuǎn)移指令等，從而能夠提高信號處理系統(tǒng)的處理速度?！痘刂犯隆穲D5是基地址更新相關(guān)的時刻圖。若在時刻tl芯片選擇信號CS弁被L電平驅(qū)動，則由主控制器10輸入表示相對地址訪問且基地址更新的3比特的指令。另外，由于時刻tl以后的指令和地址的輸入以及數(shù)據(jù)的輸出相關(guān)的動作與上述的相對地址訪問相同，因此省略該動作的說明。若輸入緩存器23中取入8比特的地址，則輸出地址信號ADR1。據(jù)此，在時刻t3，地址運(yùn)算電路25更新地址信號ADR3。指令譯碼器24輸出用于基地址更新的控制信號CTL1。并且，在地址信號ADR3的更新后的時刻t3'，若由控制電路22輸出用于基地址更新的控制信號CTL2，則基地址保持電路26將保持內(nèi)容更新為地址信號ADR3。另外，即使在絕對地址訪問中也可更新基地址。《基地址保持》圖6是基地址保持相關(guān)的時刻圖。在時刻tl芯片選擇信號CS弁被L電平驅(qū)動時，由主控制器10輸入表示相對地址訪問且基地址保持的3比特的指令。另外，由于時刻tl以后的指令和地址的輸入以及數(shù)據(jù)的輸出相關(guān)的動作與上述的相對地址訪問相同，因此省略該動作的說明。若輸入緩存器23中取入8比特的地址，則輸出地址信號ADR1。據(jù)此，在時刻t3，地址運(yùn)算電路25更新地址信號ADR3。指令譯碼器24輸出用于基地址保持的控制信號CTL1。因此，即使更新地址信號ADR3，基地址保持電路26也不更新保持內(nèi)容。另外，即使在絕對地址訪問中也可保持基地址。特別是在串行存儲裝置20中存儲有本實施方式相關(guān)的信號處理系統(tǒng)的處理代碼及數(shù)據(jù)的情況下，通過在處理代碼的讀取時更新基地址，并在數(shù)據(jù)的讀取時保持基地址，在處理代碼執(zhí)行中一旦從數(shù)據(jù)區(qū)域讀取數(shù)據(jù)并再次從處理代碼區(qū)域讀取下個處理代碼時，通過相對地址訪問能夠高速地進(jìn)行該處理代碼的讀取。以上，基于本實施方式，能夠高速化串行存儲裝置20的隨機(jī)存取，還能提高信號處理系統(tǒng)的處理速度。另外，主控制器10與串行存儲裝置20的10并不限于4比特的輸入輸出信號SIO，也可是單一串行輸入及單一串行輸出或2比特的輸入輸出信號。另外，串行存儲裝置20并不限定于串行閃存。本發(fā)明相關(guān)的串行存儲裝置由于可高速地隨機(jī)存取，因此適用于要求高密度安裝的移動型的信號處理系統(tǒng)。權(quán)利要求1.一種串行存儲裝置，其在與主控制器之間通過串行通信收發(fā)指令、地址及數(shù)據(jù)，該串行存儲裝置具備基地址保持電路，其保持成為有效地址計算的基準(zhǔn)的基地址；和地址運(yùn)算電路，其基于所述基地址及由所述主控制器所輸入的地址來計算有效地址。2.根據(jù)權(quán)利要求l所述的串行存儲裝置，其特征在于，所述地址運(yùn)算電路具備加法器，其將所述基地址和由所述主控制器所輸入的地址相加。3.根據(jù)權(quán)利要求2所述的串行存儲裝置，其特征在于，由所述主控制器所輸入的地址以2的補(bǔ)碼表示。4.根據(jù)權(quán)利要求l所述的串行存儲裝置，其特征在于，所述地址運(yùn)算電路按照由所述主控制器所輸入的指令，選擇在所述基地址上加上由所述主控制器所輸入的地址之后得到的地址以及由所述主控制器所輸入的地址中任意一個來作為有效地址。5.根據(jù)權(quán)利要求14中任意一項所述的串行存儲裝置，其特征在于，所述基地址保持電路在由所述主控制器輸入了規(guī)定的指令時，將保持內(nèi)容更新為由所述地址運(yùn)算電路所輸出的地址。6.—種串行存儲裝置，其在與主控制器之間通過串行通信收發(fā)指令、地址及數(shù)據(jù)，該串行存儲裝置具備數(shù)據(jù)端子，其輸入指令及地址；和時鐘端子，其輸入時鐘信號，在所述數(shù)據(jù)端子輸入第一指令之后，在所述時鐘信號的N個周期輸入了第一地址的情況下，使用所述第一地址作為有效地址，并且將基地址更新為所述第一地址，在所述數(shù)據(jù)端子輸入第二指令之后，在所述時鐘信號的M個周期輸入了第二地址的情況下，使用第三地址作為有效地址，并且將所述基地址更新為所述第三地址，所述第三地址是所述基地址與所述第二地址的運(yùn)算結(jié)果，其中，N為自然數(shù)，M為比N小的自然數(shù)。7.根據(jù)權(quán)利要求6所述的串行存儲裝萱，其特征在于，在所述數(shù)據(jù)端子輸入第三指令之后，在所述時鐘信號的N個周期輸入了第四地址的情況下，不更新所述基地址，使用所述第四地址作為有效地址。8.根據(jù)權(quán)利要求6所述的串行存儲裝置，其特征在于，在所述基地址上加上所述第二地址來計算所述第三地址。9.根據(jù)權(quán)利要求8所述的串行存儲裝置，其特征在于，所述第二地址以2的補(bǔ)碼表示。10.根據(jù)權(quán)利要求6所述的串行存儲裝置，其特征在于，在所述數(shù)據(jù)端子輸入第三指令之后，在所述時鐘信號的M個周期輸入了第四地址的情況下，不更新所述基地址，使用第五地址作為有效地址，所述第五地址是所述基地址與所述第四地址的運(yùn)算結(jié)果。11.根據(jù)權(quán)利要求10所述的串行存儲裝置，其特征在于，在所述基地址上加上所述第四地址來計算所述第五地址。12.根據(jù)權(quán)利要求ll所述的串行存儲裝置，其特征在于，所述第四地址以2的補(bǔ)碼表示。13.—種信號處理系統(tǒng)，其具備權(quán)利要求14及612中任意一項所述的串行存儲裝置；和主控制器，其在與所述串行存儲裝置之間通過串行通信收發(fā)指令、地址及數(shù)據(jù)。14.一種信號處理系統(tǒng)，其具備權(quán)利要求5所述的串行存儲裝置；和主控制器，其在與所述串行存儲裝置之間通過串行通信收發(fā)指令、地址及數(shù)據(jù)。全文摘要本發(fā)明提供一種串行存儲裝置及信號處理系統(tǒng)，在與主控制器(10)之間通過串行通信收發(fā)指令、地址及數(shù)據(jù)的串行存儲裝置(20)中，基地址保持電路(26)保持成為有效地址計算的基準(zhǔn)的基地址?；刂愤\(yùn)算電路(25)基于基地址及由主控制器(10)所輸入的地址來計算有效地址。據(jù)此，能夠使串行存儲裝置的隨機(jī)存取高速化。文檔編號G11C11/34GK101640064SQ20091015989公開日2010年2月3日申請日期2009年7月16日優(yōu)先權(quán)日2008年7月31日發(fā)明者上南雅裕,倉持昌宏,新田忠司,森俊樹,西川和予申請人:松下電器產(chǎn)業(yè)株式會社