專利名稱：一種多通道閃存控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種多通道閃存控制器。
背景技術(shù)：
閃存作為一種新的非易失性存儲介質(zhì)，以其存儲密度大、攜帶方便、功耗低、掉電 數(shù)據(jù)保持時間長及抗震性好等諸多優(yōu)點(diǎn)，已經(jīng)在消費(fèi)類電子領(lǐng)域非常普及。在工業(yè)及軍工 領(lǐng)域，也越來越受到重視和歡迎。在一些大容量數(shù)據(jù)存儲應(yīng)用場合，往往會有多片閃存級聯(lián) 或者組成整列使用，以擴(kuò)大存儲空間和提高數(shù)據(jù)的吞吐量。但是，由于閃存在寫入數(shù)據(jù)后需 要進(jìn)行較長時間的等待，以確保數(shù)據(jù)正確寫入。典型的， 一次寫入需要等待200us，最大等待 時間需要700us。如果按照正常的操作思路，向閃存中寫入數(shù)據(jù)后就進(jìn)行等待，數(shù)據(jù)的寫入 速度會很慢，無法滿足實(shí)際的使用要求。在有些場合，為了取得高的寫入速度犧牲每個芯片 的寫入等待時間，這樣會帶來數(shù)據(jù)的不可靠性。 此外，由于閃存的每個扇區(qū)都有一定的使用壽命，長時間的擦除容易導(dǎo)致一些存 儲單元出錯，即出現(xiàn)所謂的壞塊。除了使用過程中出現(xiàn)的壞塊，由于生產(chǎn)技術(shù)的原因，每個 閃存芯片在出廠時都有一定的壞塊?，F(xiàn)有的壞塊管理方法基本思路是把這些壞塊棄用，然 而閃存的一塊包括很多個扇區(qū)，出故障的只是某一個扇區(qū)的一個位單元，塊內(nèi)其他扇區(qū)是 可以正常操作的。這樣因?yàn)橐晃换蛘邘孜坏某鲥e而導(dǎo)致整塊存儲單元棄用的做法非常的浪 費(fèi)存儲空間。 由于閃存本身所具有的上述特點(diǎn)，在閃存的使用過程中必須采取相應(yīng)的方法以揚(yáng) 長避短，尤其要解決以上所提及的兩個問題?，F(xiàn)有的閃存控制器或者類似的閃存控制的方 法中，有的方法能一定程度的提高讀寫速度，但是仍然有一定的瓶頸，且沒有糾錯能力；有 的方法是為了的追求閃存的讀寫速度，在芯片寫入的等待時間上進(jìn)行節(jié)省，造成惡劣環(huán)境 下數(shù)據(jù)不能可靠的寫入；還有的方法在糾錯能力上比較薄弱，每個扇區(qū)只能糾正2bit或者 4bit的錯誤，不能很好的提高閃存的使用壽命。

發(fā)明內(nèi)容
本發(fā)明的目的為解決現(xiàn)有技術(shù)中閃存數(shù)據(jù)讀寫速度慢的缺陷，提供了一種能夠控
制閃存快速讀寫的多通道閃存控制器。 本發(fā)明的技術(shù)解決方案為 —種多通道閃存控制器，其特殊之處是 包括通過雙口緩存相互進(jìn)行連接的IDE接口模塊、微處理器模塊和閃存管理模 塊； 其中閃存管理模塊包括閃存接口命令解析單元、內(nèi)部管理單元、數(shù)據(jù)接口管理單 元、通道仲裁單元、通道緩存、閃存時序單元； 所述數(shù)據(jù)接口管理單元、通道仲裁單元、閃存時序單元順序連接； 所述數(shù)據(jù)接口管理單元和通道仲裁單元通過內(nèi)部管理單元與閃存接口命令解析單元相連接。 數(shù)據(jù)傳輸通道獨(dú)立于命令傳輸通道。 上述閃存控制器包括設(shè)置于數(shù)據(jù)接口管理單元和通道仲裁單元之間的所羅門糾 解錯管理單元。 上述閃存時序單元為低速時鐘閃存時序單元，其余單元為高速時鐘單元。
本發(fā)明具有如下優(yōu)點(diǎn) 1、閃存讀寫速度快。速度上可以突破閃存的理論讀寫速度，使得閃存的讀寫速度 可以達(dá)到100MByte/s以上，以適應(yīng)高速接口標(biāo)準(zhǔn)如PATA、 SATA、1394和USB等。在提高閃 存讀寫速度上，如采用本發(fā)明的二維陣列的方法管理閃存芯片。每一行有4 8列，由4 8個芯片組成，這些芯片共享一條數(shù)據(jù)總線和控制總線，各列芯片有自己獨(dú)立的片選信號。 由于一條總線上有多個芯片，利用前一個芯片的讀寫等待時間，進(jìn)行下一個芯片的讀寫操 作，從而提高了數(shù)據(jù)的寫入速度。此外，每一行構(gòu)成一個獨(dú)立的通道，多行構(gòu)成多個獨(dú)立的 通道。各個通道互不影響，獨(dú)立并行工作，從而又大大的提高了數(shù)據(jù)的傳輸速度。二維陣列 的組織結(jié)構(gòu)配合先進(jìn)的通道管理方法，確保數(shù)據(jù)的傳輸速度非常高。 2、數(shù)據(jù)讀寫可靠性高。可靠性上嚴(yán)格按照閃存操作的時間特性進(jìn)行等待，確保在 各種條件下數(shù)據(jù)的可靠性。在提高數(shù)據(jù)存儲可靠性上，本發(fā)明確保每個芯片的操作時序正 確，并確保寫入等待時間嚴(yán)格按照芯片的提供參數(shù)的最大值來操作，這樣保證了在惡劣外 部條件下，數(shù)據(jù)仍然能夠可靠的寫入到Flash芯片中去。具體的講，就是在一個芯片處于寫 等待的狀態(tài)時，轉(zhuǎn)入同一行的下一列所在位置芯片的寫操作，依次類推，當(dāng)一行的芯片輪詢 操作一圈后，第一次操作的芯片剛好處于延時完成狀態(tài)，又可進(jìn)行下一次的寫入。這樣既保 證了芯片的可靠寫入，也保證了數(shù)據(jù)的傳輸速度。 3、糾錯能力強(qiáng)，閃存使用壽命長。在糾解錯能力上，本方案采用獨(dú)特的編解碼方 法，可以對512個字節(jié)數(shù)據(jù)檢查8個字節(jié)的錯誤，糾正4個字節(jié)的錯誤。這遠(yuǎn)遠(yuǎn)高于現(xiàn)有的 糾解錯方法，從而大大的提高了閃存的使用壽命。


圖1為本發(fā)明閃存芯片陣列結(jié)構(gòu)示意圖。 圖2為本發(fā)明閃存控制器原理框圖。 圖3為本發(fā)明閃存接口緩存內(nèi)部組織結(jié)構(gòu)圖。 圖4為本發(fā)明每個通道內(nèi)的閃存芯片讀寫流水線管理方法示意圖。
具體實(shí)施例方式
參見圖1、圖2，以IDE接口為例，詳細(xì)描述整個系統(tǒng)工作的流程。 圖2中有三大主要模塊，IDE接口模塊、微處理器模塊和閃存管理模塊。三個模塊
之間通過雙口緩存進(jìn)行信息和數(shù)據(jù)的交互。 IDE接口模塊主要負(fù)責(zé)ATA協(xié)議的實(shí)現(xiàn)，并負(fù)責(zé)把數(shù)據(jù)和命令分離，數(shù)據(jù)放入數(shù)據(jù) 緩存，命令放入命令區(qū)緩存。并給出微處理器的中斷信號，通知微處理器有新的命令等待處理。 微處理器接收到來自IDE接口模塊的中斷信號后，從命令緩沖區(qū)讀出命令信息，進(jìn)行命令解析，轉(zhuǎn)化為對閃存芯片的操作命令；此外，還執(zhí)行邏輯地址到物理地址的轉(zhuǎn)換。 完成這些操作后，把轉(zhuǎn)化后的命令和地址信息存入閃存接口緩存。剩下的工作交給閃存管 理模塊完成。
閃存管理模塊包含多個單元，標(biāo)注為閃存接口命令解析單元，內(nèi)部管理單元，數(shù) 據(jù)接口管理單元，所羅門糾錯管理單元，通道仲裁單元，通道緩存，閃存時序單元。其中，
閃存接口命令解析單元負(fù)責(zé)從閃存接口緩存中讀取命令和地址信息，并把這些命 令和地址信息向下一個單元，即向內(nèi)部管理單元傳遞。 內(nèi)部管理單元用來協(xié)調(diào)數(shù)據(jù)接口管理單元、糾解錯管理單元和通道仲裁單元的工 作，并負(fù)責(zé)在這三個單元工作過程中和閃存接口命令解析單元進(jìn)行協(xié)調(diào)，重復(fù)的從閃存接 口緩存中讀取或者寫入數(shù)據(jù)。 數(shù)據(jù)接口管理單元負(fù)責(zé)從數(shù)據(jù)緩存中讀取數(shù)據(jù)，送入糾解錯管理單元進(jìn)行編碼，
或者接收來自糾解錯管理單元的經(jīng)過解碼的數(shù)據(jù)，并存入到數(shù)據(jù)緩存中。 糾解錯管理單元負(fù)責(zé)數(shù)據(jù)寫入時的編碼和數(shù)據(jù)讀出時的解碼操作。本發(fā)明跨領(lǐng)域
直接采用了以往僅在衛(wèi)星通信領(lǐng)域應(yīng)用的所羅門編碼即RS編碼思路，由于所羅門編碼思
路所帶來的編碼優(yōu)勢，使得本發(fā)明可以對512個字節(jié)數(shù)據(jù)檢查8個字節(jié)的錯誤，糾正了 4個
字節(jié)的錯誤。這遠(yuǎn)遠(yuǎn)高于現(xiàn)有的閃存芯片糾解錯方法，從而大大地提高了閃存的使用壽命，
以至于進(jìn)一步節(jié)省了閃存的成本。 通道仲裁單元負(fù)責(zé)對后續(xù)的多個通道緩存的管理和通道工作任務(wù)的啟動。
時序產(chǎn)生單元負(fù)責(zé)產(chǎn)生控制閃存芯片的時序。 當(dāng)執(zhí)行數(shù)據(jù)寫入時，經(jīng)過微處理器轉(zhuǎn)換的命令和地址存放在閃存接口緩存里，閃 存接口命令解析單元把命令解析后，傳遞給內(nèi)部管理單元。內(nèi)部管理單元判斷當(dāng)前的命令 傳輸是否屬于數(shù)據(jù)傳輸命令。如果是，則啟動數(shù)據(jù)接口管理單元，從數(shù)據(jù)緩存讀取數(shù)據(jù)，并 把讀取的數(shù)據(jù)送入糾解錯管理單元進(jìn)行編碼。經(jīng)過編碼的數(shù)據(jù)送入通道仲裁單元。通道 仲裁單元根據(jù)當(dāng)前數(shù)據(jù)的地址的目標(biāo)地址選擇通道，其中的地址信息存放在閃存接口緩存 中，經(jīng)由命令解析單元和內(nèi)部管理單元傳遞過來，并把經(jīng)過編碼的數(shù)據(jù)存入通道緩存，并啟 動相應(yīng)通道的閃存時序產(chǎn)生單元，由時序產(chǎn)生單元把數(shù)據(jù)寫入閃存芯片中。
整個閃存管理模塊中，閃存時序產(chǎn)生單元用來控制閃存芯片，考慮到閃存芯片時 序的低速特性，該單元的時鐘采用低速時鐘。其他單元均采用高速時鐘。當(dāng)通道仲裁單元 完成數(shù)據(jù)向通道緩存的寫入并給出通道的啟動命令后，閃存接口命令解析單元，內(nèi)部管理 單元，數(shù)據(jù)接口管理單元，所羅門糾錯管理單元，通道仲裁單元都已經(jīng)完成了本次的數(shù)據(jù)搬 移操作。又可以進(jìn)行下一次的操作。下一次的數(shù)據(jù)搬移流程和上述過程完全一樣。
數(shù)據(jù)的通道分配是由微處理器來完成的。每個通道所要操作的數(shù)據(jù)的地址和命令 信息都存放在閃存接口緩存內(nèi)。閃存接口緩存有圖3所示的組織結(jié)構(gòu)。由圖3的組織結(jié)構(gòu) 看出，每個通道都有自己獨(dú)立的數(shù)據(jù)信息緩沖區(qū)。當(dāng)數(shù)據(jù)緩存的數(shù)據(jù)量很大時，有可能每個 通道分配多次操作。當(dāng)出現(xiàn)這種情況時，微處理器一次把所有的操作信息全部寫入到各個 通道對應(yīng)的信息緩存中。然后由閃存接口命令解析單元，內(nèi)部管理單元，數(shù)據(jù)接口管理單 元，所羅門糾錯管理單元，通道仲裁單元這幾個功能單元協(xié)調(diào)工作，分多次把要操作的數(shù)據(jù) 搬移到對應(yīng)通道的通道緩存中。在這個過程中，通道仲裁單元要不斷的監(jiān)視各個通道的忙 閑狀態(tài)， 一旦發(fā)現(xiàn)某個通道處于空閑狀態(tài)，并且前端還有等待操作的數(shù)據(jù)，則立即進(jìn)行數(shù)據(jù)的讀取、編碼和搬移。 這樣，從宏觀上看，IDE接口負(fù)責(zé)外部數(shù)據(jù)的接收，微處理器負(fù)責(zé)命令和數(shù)據(jù)地址
的轉(zhuǎn)換已經(jīng)通道的分配，閃存控制單元的閃存接口命令解析單元，內(nèi)部管理單元，數(shù)據(jù)接口
管理單元，所羅門糾錯管理單元，通道仲裁單元負(fù)責(zé)數(shù)據(jù)緩沖內(nèi)數(shù)據(jù)的讀取、編碼和向通道
緩沖的搬移，閃存時序產(chǎn)生單元負(fù)責(zé)數(shù)據(jù)向閃存芯片的寫入。以上各個單元的協(xié)調(diào)工作，共
同構(gòu)成了一個高效的閃存控制器。 讀數(shù)據(jù)的操作過程和上述過程剛好相反。 本發(fā)明中，微處理器只負(fù)責(zé)簡單的地址映射和命令的轉(zhuǎn)換，而且一次可以傳遞多 個通道多次操作的信息。具體的數(shù)據(jù)搬移、編解碼和數(shù)據(jù)向閃存中的寫入都有高速的硬件 邏輯來完成。這樣一方面由于減少了微處理器和FPGA的交互次數(shù)，大大的節(jié)約了中間處理 時間；而且，由于絕大部分工作由硬件邏輯來完成，處理速度非常的快，多個通道并行工作， 大大的提高了系統(tǒng)的數(shù)據(jù)吞吐量。 本發(fā)明的閃存數(shù)據(jù)寫入和讀出方法保證了每個芯片的操作時序正確，并且確保數(shù)
據(jù)的寫入和讀出閃存芯片的等待時間嚴(yán)格按照閃存芯片提供的參數(shù)最大值來操作，尤其是
在寫入數(shù)據(jù)時這一點(diǎn)尤為重要。這樣就保證了在惡劣的外部環(huán)境中，數(shù)據(jù)依然能夠可靠的 讀寫到閃存芯片中。具體的講，就是在前一個芯片處于寫等待的狀態(tài)時，立刻轉(zhuǎn)入到下一個
所在位置閃存芯片進(jìn)行讀寫操作，依此類推，順序讀寫閃存芯片，當(dāng)單通道內(nèi)的芯片均完成 了一次數(shù)據(jù)讀寫操作后，單通道內(nèi)的第一個芯片即第一次進(jìn)行讀寫數(shù)據(jù)寫入操作的閃存芯 片正好處于等待完成狀態(tài)，這樣又可以進(jìn)行下一次的數(shù)據(jù)寫入。圖4所流示的流水線管理 方法，即描述了上述的操作過程。在保證了數(shù)據(jù)的寫入速度的同時，有保證了數(shù)據(jù)的寫入可 靠性。而且，由于每個芯片的寫等待時間得到了充足的保證，也就實(shí)現(xiàn)了數(shù)據(jù)讀寫的可靠 性。 在由單通道構(gòu)成的多通道閃存中，每增加一個本發(fā)明所述的單通道便會使得構(gòu)成 的多通道閃存的讀寫速度比原先的單通道讀寫速度增加一倍，從而大幅提高閃存的讀寫速 度。
權(quán)利要求
一種多通道閃存控制器，其特征在于包括通過雙口緩存相互進(jìn)行連接的IDE接口模塊、微處理器模塊和閃存管理模塊；其中閃存管理模塊包括閃存接口命令解析單元、內(nèi)部管理單元、數(shù)據(jù)接口管理單元、通道仲裁單元、通道緩存、閃存時序單元；所述數(shù)據(jù)接口管理單元、通道仲裁單元、閃存時序單元順序連接；所述數(shù)據(jù)接口管理單元和通道仲裁單元通過內(nèi)部管理單元與閃存接口命令解析單元相連接；數(shù)據(jù)傳輸通道獨(dú)立于命令傳輸通道。
2. 根據(jù)權(quán)利要求1所述的一種多通道閃存控制器，其特征在于所述閃存控制器包括設(shè)置于數(shù)據(jù)接口管理單元和通道仲裁單元之間的所羅門糾解錯管理單元。
3. 根據(jù)權(quán)利要求1或2所述的一種多通道閃存控制器，其特征在于所述閃存時序單元為低速時鐘閃存時序單元，其余單元為高速時鐘單元。
全文摘要
本發(fā)明涉及一種多通道閃存控制器，解決現(xiàn)有技術(shù)中閃存數(shù)據(jù)讀寫速度慢的缺陷。包括通過雙口緩存相互進(jìn)行連接的IDE接口模塊、微處理器模塊和閃存管理模塊；閃存管理模塊包括閃存接口命令解析單元、內(nèi)部管理單元、數(shù)據(jù)接口管理單元、通道仲裁單元、通道緩存、閃存時序單元；數(shù)據(jù)接口管理單元、通道仲裁單元、閃存時序單元順序連接；數(shù)據(jù)接口管理單元和通道仲裁單元通過內(nèi)部管理單元與閃存接口命令解析單元相連接，數(shù)據(jù)傳輸通道獨(dú)立于命令傳輸通道。具有閃存讀寫速度快，數(shù)據(jù)讀寫可靠性高，糾錯能力強(qiáng)，閃存使用壽命長。
文檔編號G11C7/10GK101740103SQ20081023222
公開日2010年6月16日 申請日期2008年11月11日 優(yōu)先權(quán)日2008年11月11日
發(fā)明者崔建杰 申請人:西安奇維測控科技有限公司