專利名稱：塊解碼器及包括塊解碼器的半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種塊解碼器及包括塊解碼器的半導(dǎo)體存儲器件，更具體 而言，涉及一種可防止半導(dǎo)體存儲器件由于該器件的泄漏電流而出故障的 塊解碼器。
背景技術(shù)：
近來,對于可電編程和擦除且不需要每隔特定時間間隔即重寫數(shù)據(jù)的 刷新功能的半導(dǎo)體存儲器件，有日益增長的需求。為了開發(fā)能夠存儲大量 數(shù)據(jù)的大容量存儲器件，在高度集成的存儲器件方面，特別是在閃存方面， 已經(jīng)進行了研究。
閃存通常被分類為NAND(與非)閃存和NOR(或非)閃存。在NOR 閃存的結(jié)構(gòu)中，各存儲單元獨立地連接到位線和字線，因此，NOR閃存 具有良好的隨機存取時間特性。在NAND閃存的結(jié)構(gòu)中，各存儲單元是 串聯(lián)連接的，每單元串僅需一個接觸，因而，NAND閃存具有良好的集 成度特性。因此，NAND結(jié)構(gòu)通常用于高度集成的閃存中。
一般而言，閃存器件需要塊解碼器，以便基于塊來選#^存儲單元陣列， 以執(zhí)行存儲單元的編程、讀和擦除操作。
圖l是示出一種常規(guī)閃存器件的塊解碼器的電路圖。
參考圖1，與非門ND1對地址信號XA、 XB、 XC和XD進行邏輯組 合。與非門ND2對與非門ND1的輸出信號和編程預(yù)充電信號PGMPREb 進行邏輯組合。當(dāng)?shù)刂沸盘朮A、 XB、 XC和XD中的至少一個以低電平 輸入時，與非門ND1輸出高電平信號。當(dāng)與非門ND1的輸出信號和編程
預(yù)充電信號PGMPREb中的至少一個以低電平輸入時，與非門ND2輸出 高電平信號。
與非門ND3對與非門ND2的輸出信號和塊使能信號EN進行邏輯組 合。當(dāng)塊使能信號EN以低電平施加時，與非門ND3輸出高電平信號， 以使晶體管N2接通。由此，節(jié)點Q1被復(fù)位。
晶體管Nl響應(yīng)于預(yù)充電信號PRE而接通，使得與非門ND2的輸出 信號被施加到節(jié)點Ql。節(jié)點Ql的電位充當(dāng)塊選擇信號BLKWL。晶體 管N3和N4分別響應(yīng)于泵升電壓(Pumping Voltage, Vpp )電平的第一 和第二控制信號GA和GB而接通，使得泵升電壓Vpp被施加到節(jié)點Ql。 因此，塊開關(guān)20響應(yīng)于節(jié)點Ql的電位(即塊選#^信號BLKWL)而工 作。這樣，全局字線GWL〈31;0與存儲單元陣列30的字線被連接在一 起。
包括上述塊解碼器的半導(dǎo)體存儲器件在工作時僅選擇一個存儲單元 塊，并將所選擇的存儲單元塊連接至全局字線。而未被選擇的存儲單元塊 與全局字線是斷開的。由于通過未被選擇的存儲單元塊中的某存儲單元的 位線泄漏電流，所選擇的存儲單元塊的感測容限下降。也就43兌，產(chǎn)生了 泄漏電流，其中預(yù)充電的位線的電荷通過未被選擇的存儲單元塊中的存儲 單元而放電。這樣，在所選擇的存儲單元的感測操作期間會發(fā)生餘溪。

發(fā)明內(nèi)容
本發(fā)明旨在提供一種半導(dǎo)體存儲器件，所述半導(dǎo)體存儲器件能夠通過 以下方式來改善電特性以在半導(dǎo)體存儲器件工作時關(guān)斷未被選擇的存儲 單元塊的漏極選擇晶體管、源極選擇晶體管和側(cè)晶體管的方式來防止流過 存儲單元的泄漏電流。
根據(jù)本發(fā)明一個方面， 一種半導(dǎo)體存儲器件包括存儲單元塊，其中 多個存儲單元、漏極和源極選擇晶體管及側(cè)字線晶體管被連接成串結(jié)構(gòu)； 塊解碼器，用于響應(yīng)于預(yù)解碼的地址信號而輸出塊選^^信號，并用于控制 所述漏極和源極選擇晶體管及所述側(cè)字線晶體管；以及塊開關(guān)，用于響應(yīng) 于所述塊選^fr信號將全局字線連接至所述存儲單元塊的字線。
所述塊解碼器包括控制信號發(fā)生器，用于響應(yīng)于所述預(yù)解碼的地址 信號而輸出控制信號；預(yù)充電單元，用于響應(yīng)于第一和第二高電壓解碼信 號而對輸出節(jié)點預(yù)充電；使能單元，用于響應(yīng)于所述控制信號來控制所述
輸出節(jié)點的電位；選擇信號發(fā)生器，用于響應(yīng)于操作信號來浮動選擇節(jié)點 或使該選擇節(jié)點放電至地電源(ground power source);以及選#^信號控 制器，用于響應(yīng)于所述使能單元的內(nèi)部信號將所述選擇節(jié)點的電位施加至 所述漏極和源極選擇晶體管及所述側(cè)字線晶體管。
所述控制信號發(fā)生器包括第一與非門，用于對所述預(yù)解碼的地址信 號進行邏輯組合，并用于輸出組^ft號；以及第二與非門，用于對所述組 合信號和編程預(yù)充電信號進行邏輯組合，并用于輸出所述控制信號。
預(yù)充電電路包括連接于所述輸出節(jié)點和泵升電壓之間的開關(guān)電路。所 述預(yù)充電電路響應(yīng)于所述第 一和第二高電壓解碼信號而^L接通或關(guān)斷。所 述開關(guān)電i^通時將所述泵升電壓傳遞至塊字線。所述預(yù)充電電路還包括 限幅電路，用于將所述塊字線的電壓限幅為設(shè)定的電壓。
所述使能單元包括用于對所述控制信號和塊使能信號進行邏輯組合 并用于輸出放電信號的與非門、以及連接于所述輸出節(jié)點和地電源之間的 NMOS (N溝道金屬氧化物半導(dǎo)體)晶體管。該NMOS晶體管響應(yīng)于所述電信號而使所述輸出節(jié)點放電。
所述選擇信號發(fā)生器包括用于接收和緩沖所述操作信號的第一至第 三反相器以及連接于所述選擇節(jié)點和地電源之間的NMOS晶體管。該 NMOS晶體管響應(yīng)于所述第三反相器的輸出信號而將所述選擇節(jié)點連接 至地電源。
所述選擇信號控制器包括第一至第四NMOS晶體管，所述第一至第 四NMOS晶體管分別連接于所述選擇節(jié)點與所述存儲單元塊的漏極選擇 線、源fc^擇線和側(cè)字線之間。所述第一至第四NMOS晶體管響應(yīng)于所述故電信號將所述擇節(jié)點分別連接至所述漏極選擇線、所述源極選擇線 和所述側(cè)字線。


圖l是常規(guī)半導(dǎo)體存儲器件的電路圖；以及
圖2是根據(jù)本發(fā)明一個實施例的半導(dǎo)體存儲器件的電路圖。
具體實施例方式
將參考附圖來描述本發(fā)明的具體實施例。但是，本發(fā)明并不局限于所
公開的實施例，而是可以用各種方式來實施。提供所述實施例是為了完成 對本發(fā)明的公開，并使本領(lǐng)域的普通技術(shù)人員能夠理解本發(fā)明的范圍。本 發(fā)明由權(quán)利要求的類別來限定。
圖2是根據(jù)本發(fā)明一個實施例的半導(dǎo)體存儲器件的電路圖。
參考圖2，半導(dǎo)體存儲器件包括存儲單元塊300、塊解碼器100和塊 開關(guān)200。存儲單元塊300包括連接成串結(jié)構(gòu)的多個存儲單元、漏極和源 極選擇晶體管DST和SST以及側(cè)字線晶體管DSWT和SSWT。塊解碼 器IOO響應(yīng)于預(yù)解碼的地址信號XA〈7:O、XB〈7:O、XC〈7:0〉和XD〈3:O 而輸出塊選擇信號BLKWL。塊開關(guān)200響應(yīng)于塊選^^信號BLKWL而 將全局字線GWL<0:31>、全局漏fc^擇線GDSL、全局源極選擇線GSSL 以及全局側(cè)字線GDSWL和GSSWL連接至存儲單元塊300。
所述存儲單元塊300的側(cè)字線晶體管DSWT和SSWT "i殳置于所述漏 極和源M擇晶體管DST和SST與存儲單元之間，以減少存儲單元的干 擾現(xiàn)象。側(cè)字線晶體管DSWT和SSWT以與所述漏極和源極選擇晶體管 DST和SST相同的方式工作。
塊解碼器100包括控制信號發(fā)生器110、使能單元120、預(yù)充電單元 130、選擇信號發(fā)生器140和選擇信號控制器150。
所述控制信號發(fā)生器110包括PMOS (P溝道金屬氧化物半導(dǎo)體)晶 體管Pll和P12、與非門ND11和ND12以及NMOS晶體管Nll。 PMOS 晶體管P11和P12串聯(lián)連接在節(jié)點Q和電源電壓Vcc之間。PMOS晶體 管Pll和P12將電源電壓Vcc施加于節(jié)點Q。與非門ND11對預(yù)解碼的 地址信號XA、 XB、 XC和XD進行邏輯組合，并將組合結(jié)果輸出至節(jié)點 q。與非門ND12對從與非門ND11輸出的組^ff號以及編程預(yù)充電信號 PGMPREb進行邏輯組合，并輸出控制信號CON。 NMOS晶體管Nil響 應(yīng)于預(yù)充電信號PRE將控制信號CON發(fā)送到節(jié)點NA。
使能單元120包括與非門ND13和NMOS晶體管N12。與非門ND13 對控制信號CON和塊使能信號EN進行邏輯組合，并輸出放電信號DIS。 NMOS晶體管N12連接于輸出節(jié)點NA和地電源Vss之間。NMOS晶體 管N12響應(yīng)于放電信號DIS而使輸出節(jié)點NA放電至地電源(Vss )電平。
預(yù)充電電路130包括開關(guān)電路131和限幅電路132。開關(guān)電路131包 括NMOS晶體管N13和N14。 NMOS晶體管N13的漏極連接到泵升電 壓Vpp，而NMOS晶體管N13的源極連接到NMOS晶體管N14的漏極。
NMOS晶體管N14的源極連接到塊字線BLKWL。第一和第二地址編碼 信號GA和GB分別輸入到NMOS晶體管N13和N14的柵極。NMOS 晶體管N18和N19響應(yīng)于第一和第二地址編碼信號GA和GB而接通或 關(guān)斷。NMOS晶體管N13和N14在接通時將塊字線BLKWL預(yù)充電至泵 升電壓(Vpp)電平。
限幅電路132包括NMOS晶體管N15和N16。 NMOS晶體管N15 反向地以二極管的方式連接至NMOS晶體管N16的漏極，而NMOS晶 體管N16反向地以二極管的方式連接至塊字線BLKWL。 NMOS晶體管 N15的漏極連接至泵升電壓V卯。當(dāng)塊字線BLKWL的電壓電平上升至 某設(shè)定的電壓電平以上時，NMOS晶體管N15和N16對在所述設(shè)定的電 壓電平以上的電壓電平進行限幅，以使塊字線BLKWL的電壓電平保持 在所述設(shè)定的電壓電平。
選擇信號發(fā)生器140包括反相器IV11至IV13以及NMOS晶體管 N21。操作信號TERASEr被提供給反相器IV11至IV13，而反相器IV11 至IV13對輸入的操作信號進行緩沖和輸出。操作信號TERASEr在編程 或讀操作期間以低電平施加于反相器IV11至IV13,并且在擦除^Mt期間 以高電平施加。NMOS晶體管N21連接于地電源Vss和選擇節(jié)點SELGND 之間，并響應(yīng)于反相器IV11至IV13的輸出信號而浮動選擇節(jié)點SELGND 或?qū)⑦x擇節(jié)點SELGND放電至地電源(Vss)電平。
選捧信號控制器150包括NMOS晶體管N17至N20。 NMOS晶體管 N17至N20分別連接于選擇節(jié)點SELGND與漏極選擇線DSL、漏極側(cè)字 線DSWL、源極側(cè)字線SSWL以及源極選擇線SSL之間。NMOS晶體管 N17至N20響應(yīng)于使能單元120的放電信號DIS而將漏極選擇線DSL、 漏極側(cè)字線DSWL、源極側(cè)字線SSWL以及源fct擇線SSL分別連接至 選擇節(jié)點SELGND 。
下文描述如上構(gòu)造的半導(dǎo)體存儲器件的操作。
首先，塊解碼器100如下所述地選擇存儲單元塊300。
當(dāng)?shù)谝缓偷诙刂肪幋a信號GA和GB以高電平施加時，預(yù)充電電路 130將塊字線BLKWL預(yù)充電至泵升電壓(Vpp)電平。
為了選擇某個塊，預(yù)解碼的地址信號XA、 XB、 XC和XD以高電平 施加至控制信號發(fā)生器110的與非門NDll。與非門ND11對預(yù)解碼的地 址信號XA、 XB、 XC和XD進行邏輯組合并輸出低電平的組合信號。與
非門ND12響應(yīng)于編程預(yù)充電信號PGMPREb和與非門NDll的輸出信 號而輸出高電平的控制信號CON，其中編程預(yù)充電信號PGMPREb在編 程或讀IMt期間以高電平施加。
^使能單元120的與非門ND13響應(yīng)于高電平的控制信號CON和高電 平的塊使能信號，輸出低電平的放電信號DIS。 NMOS晶體管N12響應(yīng) 于低電平的放電信號DIS而關(guān)斷。因此，節(jié)點NA保持泵升電壓(Vpp) 電平，并輸出塊選"^信號BLKWL'
塊開關(guān)200響應(yīng)于高電平的塊選擇信號BLKWL而將全局字線 GWL<0:31>、全局漏極選擇線GDSL、全局源極選擇線GSSL以及全局 側(cè)字線GDSWL和GSSWL連接至存儲單元塊300。
下文描述塊解碼器100不選^^存儲單元塊300的情況。
當(dāng)?shù)谝缓偷诙刂肪幋a信號GA和GB以高電平施加時，預(yù)充電電路 130將塊字線BLKWL預(yù)充電至泵升電壓(Vpp)電平。
預(yù)解碼的地址信號XA、 XB、 XC和XD中的至少一個以低電平施加 至控制信號發(fā)生器110的與非門NDll。與非門ND11對預(yù)解碼的地址信 號XA、 XB、 XC和XD進行邏輯組合并輸出高電平的組^ft號。與非門 ND12響應(yīng)于編程預(yù)充電信號PGMPREb和與非門NDll的輸出信號而輸 出低電平的控制信號CON，其中編程預(yù)充電信號PGMPREb在編程或讀 操作期間以高電平施加。
4吏能單元120的與非門ND13響應(yīng)于〗氐電平的控制信號CON和高電 平的塊使能信號，輸出高電平的放電信號DIS。 NMOS晶體管N12響應(yīng) 于高電平的放電信號DIS而接通。因此，節(jié)點NA救改電至地電源(Vss) 電平。
塊開關(guān)200響應(yīng)于低電平的塊選擇信號BLKWL而將全局字線 GWL<0:31>、全局漏極選擇線GDSL、全局源極選擇線GSSL以及全局 側(cè)字線GDSWL和GSSWL與存儲單元塊300斷開。
操作信號TERASEr以低電平施加，使得選擇信號發(fā)生器140將選擇 節(jié)點SELGND連接至地電源Vss。另外，選#^信號控制器150響應(yīng)于高 電平的放電信號DIS而將選擇節(jié)點SELGND連接至漏極選擇線DSL、漏 極側(cè)字線DSWL、源極側(cè)字線SSWL以及源極選擇線SSL。這樣，存儲 單元塊300的漏極和源極選擇晶體管以及側(cè)字線晶體管被關(guān)斷。因此，可 防止通過存儲單元的泄漏電流。
根據(jù)本發(fā)明的一個實施例，當(dāng)半導(dǎo)體存儲器件工作時，未被選擇的存 儲單元塊的漏極選擇晶體管、源極選擇晶體管和側(cè)晶體管被關(guān)斷。因此， 可防止流過存儲單元的泄漏電流，并可改善器件的電特性。根據(jù)本發(fā)明的一個示例性實施例，通過利用選《*信號發(fā)生器140和選 擇信號控制器150來控制漏極側(cè)字線(DSWL)和源極側(cè)字線(SSWL)。 但是，在選擇或不選擇某單元塊的情況下，控制器可向DSWL和SSWL 輸出使能信號或禁止信號，而這樣可執(zhí)行相同的操作。
在此披露的實施例是為了使本領(lǐng)域普通技術(shù)人員能夠更容易地實施 本發(fā)明，但本領(lǐng)域普通技術(shù)人員可以用各種方式來實施本發(fā)明。因此，本 發(fā)明的范圍不被上述實施例所限制，或不局限于上述實施例，本發(fā)明的范 圍應(yīng)視為僅由所附權(quán)利要求及其等價來限定。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括存儲單元塊，包括連接成串結(jié)構(gòu)的多個存儲單元、漏極選擇晶體管、源極選擇晶體管及側(cè)字線晶體管；塊解碼器，被配置成響應(yīng)于預(yù)解碼的地址信號而輸出塊選擇信號，并控制所述漏極選擇晶體管和所述源極選擇晶體管及所述側(cè)字線晶體管；以及塊開關(guān)，被配置成響應(yīng)于所述塊選擇信號將全局字線連接至所述存儲單元塊的字線。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲器件，其中所述塊解碼器包括控制信號發(fā)生器，被配置成響應(yīng)于所述預(yù)解碼的地址信號而輸出控 制信號；預(yù)充電單元，被配置成響應(yīng)于第一和第二高電壓解碼信號而對輸出 節(jié)點預(yù)充電；使能單元，被配置成響應(yīng)于所述控制信號來控制所述輸出節(jié)點的電位；選擇信號發(fā)生器，被配置成響應(yīng)于操作信號來浮動選擇節(jié)點或使該 選擇節(jié)點放電至地電源；以及選擇信號控制器，被配置成響應(yīng)于所述使能單元的內(nèi)部信號將所述 選擇節(jié)點的電位施加至所述漏極選擇晶體管和所述源極選擇晶體管及所 述側(cè)字線晶體管。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其中所述控制信號發(fā)生 器包括第一與非門，被配置成對所述預(yù)解碼的地址信號進行邏輯組合，并 輸出組^ff號；以及第二與非門，被配置成對所述組合信號和編程預(yù)充電信號進行邏輯 組合，并輸出所述控制信號。
4. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其中預(yù)充電電路包括 連接于所述輸出節(jié)點和泵升電壓之間的開關(guān)電路，其中所述開關(guān)電路 響應(yīng)于所述第一和第二高電壓解碼信號而^L接通或關(guān)斷，所述開關(guān)電^通時將所述泵升電壓傳遞至塊字線；以及限幅電路，用于將所述塊字線的電壓限幅為設(shè)定的電壓。
5. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其中所述使能單元包括:配置成對所述控制信號和塊使能信號進行邏輯組合并輸出放電信號 的與非門；以及連接于所述輸出節(jié)點和地電源之間的NMOS晶體管，其中該NMOS 晶體管被配置成響應(yīng)于所逸故電信號而使所述輸出節(jié)點放電。
6. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件，其中所述選擇信號發(fā)生 器包括第一、第二及第三反相器，被配置成接收和緩沖所述操作信號；及連接于所述選擇節(jié)點和所述地電源之間的NMOS晶體管，其中該 NMOS晶體管響應(yīng)于所述第三反相器的輸出信號而將所述選擇節(jié)點連接 至所述地電源。
7. 根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，其中所^i^^信號控制 器包括笫一、第二、第三及第四NMOS晶體管，所述第一、第二、第三 及第四NMOS晶體管分別連接于所述選擇節(jié)點與所述存儲單元塊的漏極 選擇線、源極選擇線和側(cè)字線之間，其中所述第一、第二、第三及第四 NMOS晶體管響應(yīng)于所M電信號將所述選擇節(jié)點分別連接至所述漏極 選擇線、所述源極選擇線和所述側(cè)字線。
8. —種塊解碼器，包括控制信號發(fā)生器，被配置成響應(yīng)于預(yù)解碼的地址信號而輸出控制信號；預(yù)充電電路，被配置成響應(yīng)于高電壓編碼信號而將輸出節(jié)點預(yù)充電 至高電壓；使能單元，被配置成響應(yīng)于所述控制信號而使所述輸出節(jié)點放電；以及選擇信號發(fā)生器，被配置成在編程或讀操作期間，響應(yīng)于所述控制 信號來控制存儲單元塊的漏極選擇晶體管和源極選擇晶體管及側(cè)字線晶 體管。
9. 根據(jù)權(quán)利要求8所述的塊解碼器，其中所述選擇信號發(fā)生器在所 述存儲單元塊被選擇時接通所述漏極選擇晶體管和所述源極選擇晶體管 及所述側(cè)字線晶體管。
10. 根據(jù)權(quán)利要求8所述的塊解碼器，其中所i^擇信號發(fā)生器在所 述存儲單元塊未被選擇時關(guān)斷所述漏極選擇晶體管和所述源極選擇晶體 管及所述側(cè)字線晶體管。
11. 一種半導(dǎo)體存儲器件，包括存儲單元塊，包括連接成串結(jié)構(gòu)的多個存儲單元、漏m擇晶體管、 源極選擇晶體管及側(cè)字線晶體管；塊解碼器，被配置成響應(yīng)于預(yù)解碼的地址信號而輸出塊選#^信號， 其中該塊解碼器包括控制信號發(fā)生器，被配置成響應(yīng)于預(yù)解碼的地址信號而輸出控 制信號，及選擇信號發(fā)生器，被配置成在編程或讀操作期間，響應(yīng)于所述 控制信號來控制所述存儲單元塊的側(cè)字線晶體管；以及塊開關(guān)，被配置成響應(yīng)于所述塊選擇信號將全局字線連接至所述存 儲單元塊的字線。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲器件，其中所述塊解碼器還 包括預(yù)充電電路，被配置成響應(yīng)于第一和第二高電壓編碼信號而將輸出 節(jié)點預(yù)充電至高電壓；以及使能單元，被配置成響應(yīng)于所述控制信號而使所述輸出節(jié)點放電。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器件，其中所述選擇信號發(fā) 生器被配置成響應(yīng)于操作信號來浮動選擇節(jié)點或使該選擇節(jié)點放電至地 電源。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲器件，還包括 選捧信號控制器，被配置成響應(yīng)于所述使能單元的內(nèi)部信號將所述選擇節(jié)點的電位施加至所述漏極選擇晶體管和所述源極選擇晶體管及所 述側(cè)字線晶體管。
15. 根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲器件，其中所述控制信號發(fā)生器包括第一與非門，被配置成對所述預(yù)解碼的地址信號進行邏輯組合，并 輸出組^ft號；以及第二與非門，被配置成對所^ia合信號和編程預(yù)充電信號進行邏輯 組合，并輸出所述控制信號。
16. 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器件，其中所述預(yù)充電電路 包括連接于所述輸出節(jié)點和泵升電壓之間的開關(guān)電路，其中所述開關(guān)電路 響應(yīng)于第一和第二高電壓解碼信號而被接通或關(guān)斷，所述開關(guān)電#通時 將所述泵升電壓傳遞至塊字線；以及限幅電路，用于將所述塊字線的電壓限幅為設(shè)定的電壓。
17. 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器件，其中所述使能單元包括配置成對所述控制信號和塊使能信號進行邏輯組合并輸出放電信號 的與非門；以及連接于所述輸出節(jié)點和地電源之間的NMOS晶體管，其中該NMOS 晶體管響應(yīng)于所l改電信號而使所述輸出節(jié)點放電。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲器件，其中所述選擇信號發(fā) 生器被配置成響應(yīng)于操作信號來浮動選擇節(jié)點或使該選擇節(jié)點放電至地 電源。
19. 根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲器件，其中所M擇信號發(fā) 生器包括第一、第二及第三反相器，被配置成接收和緩沖所述操作信號；及連接于所述選擇節(jié)點和所述地電源之間的NMOS晶體管，其中該 NMOS晶體管響應(yīng)于所述第三反相器的輸出信號而將所述選擇節(jié)點連接 至所述地電源。
20. 根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲器件，其中所述選擇信號控 制器包括第一、第二、第三及第四NMOS晶體管，所述第一、第二、第 三及第四NMOS晶體管分別連接于所iii^擇節(jié)點與所述存儲單元塊的漏 極選擇線、源極選擇線和側(cè)字線之間，所述第一、第二、第三及第四NMOS 晶體管響應(yīng)于所^電信號將所述選擇節(jié)點分別連接至所述漏極選擇線、 所述源極選擇線和所述側(cè)字線。
21. 根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲器件，其中所述選擇信號發(fā) 生器在所述存儲單元塊被選擇時接通所述漏極選擇晶體管和所述源極選 擇晶體管及所述側(cè)字線晶體管。
22. 根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲器件，其中所^擇信號發(fā)生器在所述存儲單元塊未被選擇時關(guān)斷所述漏極選擇晶體管和所述源極 選擇晶體管及所述側(cè)字線晶體管。
23. —種半導(dǎo)體存儲器件，包括存儲單元塊，包括連接成串結(jié)構(gòu)的多個存儲單元、漏極選擇晶體管、 源極選擇晶體管及側(cè)字線晶體管；以及控制單元，被配置成對于編程操作或讀操作，在所述存儲單元塊未 被選擇時關(guān)斷所述側(cè)字線晶體管。
全文摘要
提供了塊解碼器及包括塊解碼器的半導(dǎo)體存儲器件。該半導(dǎo)體存儲器件可通過以下來改善電特性當(dāng)半導(dǎo)體存儲器件工作時，以關(guān)斷未被選擇的存儲單元塊的漏極選擇晶體管、源極選擇晶體管和側(cè)晶體管的方式，阻止流過存儲單元的泄漏電流。該半導(dǎo)體存儲器件包括存儲單元塊，其中多個存儲單元、漏極選擇晶體管、源極選擇晶體管及側(cè)字線晶體管連接成串結(jié)構(gòu)；塊解碼器，用于響應(yīng)于預(yù)解碼的地址信號而輸出塊選擇信號，并控制所述漏極選擇晶體管和所述源極選擇晶體管及所述側(cè)字線晶體管；以及塊開關(guān)，用于響應(yīng)于所述塊選擇信號將全局字線連接至所述存儲單元塊的字線。
文檔編號G11C16/06GK101364440SQ20081013202
公開日2009年2月11日 申請日期2008年7月18日 優(yōu)先權(quán)日2007年8月6日
發(fā)明者元嘇規(guī), 白侊虎, 車載元 申請人:海力士半導(dǎo)體有限公司