專利名稱：非易失性半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器件，特別是涉及具有用標(biāo)準(zhǔn)CMOS工藝制造的非易失性存儲(chǔ)元件的非易失性半導(dǎo)體存儲(chǔ)器件的 面積節(jié)省。
背景技術(shù)：
近年來，對(duì)標(biāo)準(zhǔn)CMOS工藝的系統(tǒng)LSI，以內(nèi)容類(contents) 的密鑰為中心安裝保密信息的要求日益高漲。面向這種安裝研究了利 用金屬熔絲，但存在著通過分析而使信息泄露的憂慮。作為其解決對(duì) 策考慮到以低成本安裝可重寫的非易失性半導(dǎo)體存儲(chǔ)器件。在將閃速存儲(chǔ)器等非易失性半導(dǎo)體存儲(chǔ)器件安裝在系統(tǒng)LSI上 時(shí)，對(duì)于標(biāo)準(zhǔn)CMOS工藝，由于需要另外的專用工序，使工藝成本 增加，而且不能使用先進(jìn)的工藝。因此，需要一種可以混裝在先進(jìn)的 標(biāo)準(zhǔn)CMOS工藝的LSI上的低成本非易失性半導(dǎo)體存儲(chǔ)器件。作為解決該課題的手段，已知一種可以混裝在標(biāo)準(zhǔn)CMOS工藝 的LSI上的由1個(gè)NMOS的柵極和2個(gè)PMOS的柵才及形成浮置柵并 將第一 PMOS的擴(kuò)散層區(qū)域用作燒寫(編程)動(dòng)作(programming operation )時(shí)和讀出動(dòng)作時(shí)的控制柵、而在擦除動(dòng)作時(shí)使用第二 PMOS 的擴(kuò)散層區(qū)域的CMOS非易失性存儲(chǔ)器(參照非專利文獻(xiàn)1 )。圖22示出由1個(gè)NMOS晶體管和2個(gè)PMOS晶體管構(gòu)成的現(xiàn)有 的非易失性存儲(chǔ)元件的電路圖。圖23示出圖22所示的現(xiàn)有的非易失 性存儲(chǔ)元件的剖視圖。在圖22中，1是控制柵晶體管(PMOS晶體管)，2是擦除柵晶 體管(PMOS晶體管)，3是讀出晶體管(NMOS晶體管)，4是控制 柵(CG), 5是擦除柵(EG), 6是NMOS晶體管的漏極端子，7是NMOS晶體管的源極端子，8是P型硅襯底端子。9是浮置柵(FG)， 將PMOS晶體管1、 2的片冊(cè)極和NMOS晶體管3的4冊(cè)極連接。如圖23所示，NMOS晶體管3在P型硅襯底IO上形成，具有N 型的通電區(qū)域和4冊(cè)電極。PMOS晶體管1、 2，分別設(shè)在P型硅襯底 lO上的N型阱區(qū)ll、 12內(nèi)，具有P型的通電區(qū)域和柵電極。而且， 由浮置柵(FG) 9將NMOS晶體管3的柵電極和PMOS晶體管1、 2 的柵電極連接，通過對(duì)各端子施加預(yù)定的電壓，進(jìn)行對(duì)浮置柵(FG) 9的載流子的寫入、讀出、擦除動(dòng)作。另外，作為具有能以標(biāo)準(zhǔn)CMOS工藝制造的非易失性存儲(chǔ)元件 的非易失性半導(dǎo)體存儲(chǔ)器件的磁心結(jié)構(gòu)，是一種假定使用熔絲的、在 每個(gè)位單元中包含讀出放大器、鎖存電路、移位寄存器并按位數(shù)串行 連接的線結(jié)構(gòu)(參照專利文獻(xiàn)1 )。非專利文獻(xiàn)1: Richard J. McPartland、etal、 " 1.25 Volt、 Low Cost、 Embedded FLASH Memory for Low Density Applications" 、 2000 Symposium on VLSI Circuits Digest of Technical Papers 、 pp. 158-161.專利文獻(xiàn)1:日本特開2005-267794號(hào)7>報(bào)但是，上述的能以標(biāo)準(zhǔn)CMOS工藝制造的非易失性半導(dǎo)體存儲(chǔ) 器件的磁心，由于假定了使用熔絲(小容量)，是在每個(gè)位單元中包 含讀出放大器、鎖存電路、移位寄存器并按位數(shù)串行連接的線結(jié)構(gòu)， 存在著當(dāng)想要實(shí)現(xiàn)幾千位的中容量的非易失性存儲(chǔ)磁心時(shí)將使磁心 面積增大的課題。發(fā)明內(nèi)容為解決上述課題，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件，通過在浮 置柵蓄積電荷而存儲(chǔ)數(shù)據(jù)，該非易失性半導(dǎo)體存儲(chǔ)器件，通過形成如 下的結(jié)構(gòu)，能使可進(jìn)行每個(gè)位的選擇擦除的非易失性存儲(chǔ)器陣列化， 從而能夠縮小磁心面積，即，按陣列狀排列存儲(chǔ)單元，該存儲(chǔ)單元包 含作為讀出器件的第一 MOS晶體管、由作為電容耦合器件的第一電 容器和作為擦除器件的第二電容器構(gòu)成的位單元、以及作為譯碼器件的第二、第三MOS晶體管，通過共用上述第一MOS晶體管的柵極和 第一、第二電容器的一端而構(gòu)成浮置柵，上述第一MOS晶體管的源 極與源極線連接，上述第二 MOS晶體管與上述第二電容器連接，且 上述第三MOS晶體管與上述第二電容器連接。通過形成本存儲(chǔ)陣列結(jié)構(gòu)，可以進(jìn)行每個(gè)位的選擇擦除，并可以 共用讀出放大電路、鎖存電路、電平移位電路等，作為結(jié)果可以大幅 度節(jié)省存〗諸》茲心的面積。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征在于，呈陣列狀排列有 多個(gè)由讀出器件、擦除器件和譯碼器件構(gòu)成的存儲(chǔ)單元，其中，由各 個(gè)MOS晶體管構(gòu)成的上述讀出器件和上述擦除器件相互連接，上述 讀出器件和上述擦除器件的柵極被共用，由行選擇信號(hào)和列選擇信號(hào) 控制的上述譯碼器件的輸出與上述擦除器件連接，該非易失性半導(dǎo)體 存儲(chǔ)器件能以存儲(chǔ)陣列結(jié)構(gòu)實(shí)現(xiàn)每個(gè)位的選擇擦除，與以往相比，可 以實(shí)現(xiàn)外圍電路的共用化，因而能節(jié)省存儲(chǔ)磁心的面積。如果使上述譯碼器件的列選擇信號(hào)由燒寫信號(hào)(program signal) 和數(shù)據(jù)信號(hào)生成，當(dāng) 一起寫入多個(gè)位時(shí)，就可以進(jìn)行多個(gè)位的列選擇，當(dāng)進(jìn)行每個(gè)位的選擇擦除時(shí)，可以根據(jù)數(shù)據(jù)信號(hào)進(jìn)行列選擇。因此， 可以實(shí)現(xiàn)多個(gè)位的一次寫入和每個(gè)位的選擇4寮除。上述譯碼器件的列選擇信號(hào)，如果由地址信號(hào)、數(shù)據(jù)信號(hào)和燒寫 信號(hào)生成，則可以選擇任意的列線而實(shí)現(xiàn)每個(gè)位的選擇擦除。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，上述譯碼器件由 NAND電路構(gòu)成，該非易失性半導(dǎo)體存儲(chǔ)器件可以進(jìn)行每個(gè)位的選擇 擦除。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，在上述譯碼器件的 至少1個(gè)MOS晶體管的漏極的下方進(jìn)行阱區(qū)注入，該非易失性半導(dǎo) 體存儲(chǔ)器件可以提高被施加高電壓的譯碼器件的可靠性。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，電容耦合器件與上 述各存儲(chǔ)單元內(nèi)的上述讀出器件和上述擦除器件的柵極連接，該非易失性半導(dǎo)體存儲(chǔ)器件可以進(jìn)行數(shù)據(jù)燒寫(data programming )。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，構(gòu)成上述存儲(chǔ)單元的MOS晶體管的柵極氧化膜厚與形成LSI的輸入輸出電路的MOS 晶體管的柵極氧化膜厚實(shí)質(zhì)上相等，該非易失性半導(dǎo)體存儲(chǔ)器件對(duì)數(shù) 據(jù)的重寫使用高電壓，但制造工藝易于進(jìn)行，并且可以在確保MOS 晶體管的柵極擊穿電壓的同時(shí)提高可靠性。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，呈陣列狀排列有存 儲(chǔ)單元，該存儲(chǔ)單元包含作為讀出器件的第一 MOS晶體管、由作為 電容耦合器件的第一電容器和作為擦除器件的第二電容器構(gòu)成的位單元、以及作為譯碼器件的第二、第三MOS晶體管，通過共用上述 第一 MOS晶體管的柵極和第一、第二電容器的一端構(gòu)成浮置柵，上 述第一MOS晶體管的源極與源極線連接，上述第二MOS晶體管與上 述第二電容器連接，且上述第三MOS晶體管與上述第二電容器連接， 該非易失性半導(dǎo)體存儲(chǔ)器件可以進(jìn)行每個(gè)位的選擇擦除。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，上述第一、第二電 容器由各個(gè)MOS晶體管構(gòu)成，該非易失性半導(dǎo)體存儲(chǔ)器件能以 CMOS工藝制造，制造工藝易于進(jìn)行。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，上述第一電容器在 N型阱區(qū)域形成，且由源極或漏極用P型擴(kuò)散層形成的MOS晶體管 構(gòu)成，上述第二電容器在N型阱區(qū)域形成，且由源極或漏極用N型 擴(kuò)散層形成的MOS晶體管構(gòu)成，該非易失性半導(dǎo)體存儲(chǔ)器件能以 CMOS工藝制造，并能進(jìn)行數(shù)據(jù)的燒寫、擦除。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，上述第一電容器在 N型阱區(qū)域形成，且由源極或漏極用P型擴(kuò)散層形成的MOS晶體管 構(gòu)成，上述第二電容器在N型阱區(qū)域形成，且由源極或漏極用P型擴(kuò) 散層形成的MOS晶體管構(gòu)成，該非易失性半導(dǎo)體存儲(chǔ)器件能以 CMOS工藝制造，并能進(jìn)行數(shù)據(jù)的燒寫、擦除。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，在上述位單元內(nèi)還 具有第四MOS晶體管，上述第四MOS晶體管的源極與上述第一 MOS 晶體管的漏極連接，該非易失性半導(dǎo)體存儲(chǔ)器件具有選擇晶體管，可以避免在非選擇單元中讀出時(shí)的干擾，可以提高非易失性存儲(chǔ)器的可 靠性。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，在列方向配置的第 一控制線和在行方向配置的第二控制線作為輸入的邏輯門與上述第三MOS晶體管的柵極連接，該非易失性半導(dǎo)體存儲(chǔ)器件可以選擇任 意位置的位單元進(jìn)行擦除。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，施加于上述第二控 制線的偏壓小于施加于與上述第二 MOS晶體管的柵極連接的在行方 向配置的第三控制線的偏壓，該非易失性半導(dǎo)體存儲(chǔ)器件可以在確保 可靠性的同時(shí)進(jìn)行每個(gè)位的選擇擦除。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，在上述存儲(chǔ)單元內(nèi) 還具有第五、第六MOS晶體管，上述第五MOS晶體管分別與構(gòu)成上 述第二電容器的M O S晶體管的源極或漏極以及上述第二 M O S晶體管 連接，上述第六MOS晶體管分別與構(gòu)成上述第二電容器的MOS晶體 管的源極或漏極以及上述第三MOS晶體管連接，該非易失性半導(dǎo)體 存儲(chǔ)器件通過將MOS晶體管共陰共柵連接，可以緩和施加在MOS 晶體管的柵 漏間的電壓，并能提高可靠性。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，上述第四MOS晶 體管的漏極與放大器的輸入連接，該非易失性半導(dǎo)體存儲(chǔ)器件根據(jù)浮 置柵的電荷的有無，使電流流過讀出器件，并由放大器放大位線的電 壓，從而輸出存儲(chǔ)在存儲(chǔ)單元內(nèi)的數(shù)據(jù)。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，上述第五MOS晶 體管為PMOS,上述第六MOS晶體管為NMOS,該非易失性半導(dǎo)體 存儲(chǔ)器件可以對(duì)每個(gè)位的選擇擦除所需的擦除器件進(jìn)行高電壓 (VPP)的傳送和力文電。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，使上述非易失性半 導(dǎo)體存儲(chǔ)器件為差動(dòng)單元結(jié)構(gòu)，第一位單元和第二位單元的各自的上 述第四MOS晶體管的漏極與差動(dòng)放大器的輸入連接，該非易失性半 導(dǎo)體存儲(chǔ)器件可以實(shí)現(xiàn)數(shù)據(jù)保持可靠性優(yōu)良的能夠進(jìn)行每個(gè)位的選擇擦除的非易失性存儲(chǔ)器。如果共用上述第一位單元和上述第二位單元的各自的構(gòu)成上述第一電容器的MOS晶體管的阱區(qū)，就可以使存儲(chǔ)磁心尺寸節(jié)省面積。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，當(dāng)從上述第一位單 元和上述第二位單元讀出數(shù)據(jù)時(shí)，同一電流負(fù)載連接于上述差動(dòng)放大 器，該非易失性半導(dǎo)體存儲(chǔ)器件可以穩(wěn)定地讀出差動(dòng)位單元的數(shù)據(jù)。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的特征為，構(gòu)成上述存儲(chǔ)單元的MOS晶體管的柵極氧化膜厚與形成LSI的輸入輸出電路的MOS 晶體管的柵極氧化膜厚實(shí)質(zhì)上相等，該非易失性半導(dǎo)體存儲(chǔ)器件通過 由按照與形成LSI的輸入輸出電路的MOS晶體管相同的工藝工序制 造的MOS晶體管構(gòu)成，可以實(shí)現(xiàn)成本低廉的非易失性半導(dǎo)體存儲(chǔ)器 件。


圖l是表示本發(fā)明第一實(shí)施方式的差動(dòng)單元型非易失性半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)陣列結(jié)構(gòu)的電路圖。圖2是本發(fā)明第一實(shí)施方式的存儲(chǔ)單元的電路圖。圖3是表示本發(fā)明第一實(shí)施方式的提高構(gòu)成存儲(chǔ)單元的晶體管的漏極結(jié)擊穿電壓的對(duì)策的例子的剖視圖。圖4是表示本發(fā)明第一實(shí)施方式的提高構(gòu)成存儲(chǔ)單元的晶體管的漏極結(jié)擊穿電壓的對(duì)策的另 一 例子的剖視圖。圖5是表示本發(fā)明第一實(shí)施方式的非易失性存儲(chǔ)元件的電路圖。 圖6是表示本發(fā)明第 一 實(shí)施方式的非易失性存儲(chǔ)元件的剖視圖。 圖7是表示本發(fā)明第 一 實(shí)施方式的位單元所要求的偏壓條件的例子的圖。圖8是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)單元的等待動(dòng)作的電路圖。圖9是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)單元的讀出動(dòng)作的電路圖。圖10是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)單元的燒寫動(dòng)作的電路圖。圖11是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)單元的T位擦除動(dòng)作的 電路圖。圖12是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)單元的B位擦除動(dòng)作的 電路圖。圖13是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)單元用的擦除控制信號(hào) 生成電路的例子的電路圖。圖14是圖13的電路的動(dòng)作說明圖。圖15是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)單元用的擦除控制信號(hào) 生成電路的另 一 例子的電路圖。圖16是圖15的電路的動(dòng)作說明圖。圖17是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)陣列結(jié)構(gòu)的燒寫動(dòng)作時(shí) 的偏壓條件的電路圖。圖18是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)陣列結(jié)構(gòu)的擦除動(dòng)作時(shí) 的偏壓條件的電路圖。圖19是表示本發(fā)明第二實(shí)施方式的單一單元型非易失性半導(dǎo)體 存儲(chǔ)器件的存儲(chǔ)陣列結(jié)構(gòu)的電路圖。圖20是表示本發(fā)明第二實(shí)施方式的存儲(chǔ)單元的電路圖。圖21是概念性地表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu) 的電^各圖。圖22是現(xiàn)有的非易失性存儲(chǔ)元件的電路圖。 圖23是現(xiàn)有的非易失性存儲(chǔ)元件的剖視圖。
具體實(shí)施方式
以下，參照

本發(fā)明的實(shí)施方式。此外，在以下的實(shí)施方 式中，第一擦除控制信號(hào)線(EGDT )和第二擦除控制信號(hào)線(EGDB ) 由燒寫信號(hào)和數(shù)據(jù)信號(hào)生成，第一擦除信號(hào)線(EGDTP)和第二擦除 信號(hào)線(EGDBP)由燒寫信號(hào)、擦除信號(hào)和數(shù)據(jù)信號(hào)生成?！兜谝粚?shí)施方式》 圖1示出本發(fā)明的第一實(shí)施方式的差動(dòng)單元型非易失性半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)陣列結(jié)構(gòu)。此處，說明由2x2的存儲(chǔ)單元(單元A、 單元B、單元C、單元D共4個(gè))60a、 60b、 60c、 60d構(gòu)成的陣列。 屬于第一行的單元A和單元B共用4條字線(CGWL0、 RGWL0、 EGWL0、 EGWLP0)，屬于第二行的單元C和單元D共用另外的4條 字線(CGWL1、 RGWL1、 EGWL1、 EGWLP1 )。另外，屬于第一列 的單元A和單元C共用一對(duì)位線(BL0、 BLX0),屬于第二列的單元 B和單元D共用另一對(duì)位線(BL1、 BLX1)。此外，單元A和單元C 共用4條信號(hào)線(EGDT0、 EGDTP0、 EGDBP0、 EGDB0),單元B 和單元D共用另外的4條信號(hào)線(EGDT1、 EGDTP1、 EGDBP1、 EGDB1)。 26是第一負(fù)載晶體管(PMOS), 27是第二負(fù)載晶體管 (PMOS)， 46是讀出放大器，VDD是電源電壓，/READ是讀出控制 信號(hào)(負(fù)邏輯)。圖2是表示本發(fā)明第一實(shí)施方式的存儲(chǔ)單元的電路圖。圖2中示 出的存儲(chǔ)單元60,與圖1中的2x2的各存儲(chǔ)單元60a、 60b、 60c、 60d相對(duì)應(yīng)，具有譯碼器件61、由各MOS晶體管構(gòu)成的T (True) 位單元62和B (Bar)位單元63。但是，在圖2中省略了圖1中的信 號(hào)名末尾的"0"和T。譯碼器件61包括用于將選擇擦除信號(hào)傳送到T位單元62的擦除 柵(EG)的開關(guān)用第一 MOS晶體管28、用于使T位單元62的EG 節(jié)點(diǎn)放電的開關(guān)用第二 MOS晶體管34、位于T位單元62的擦除柵 (EG)和開關(guān)用第一 MOS晶體管28之間的用于緩和柵.漏間的電 壓的第三MOS晶體管30、位于T位單元62的〗察除柵(EG)和開關(guān) 用第二MOS晶體管34之間的用于緩和柵.漏間的電壓的第四MOS 晶體管32、用于將選擇擦除信號(hào)傳送到B位單元63的擦除柵(EG ) 的開關(guān)用第五MOS晶體管29、用于使B位單元63的EG節(jié)點(diǎn)放電 的開關(guān)用第六MOS晶體管35、位于B位單元63的擦除柵(EG)和 開關(guān)用第五MOS晶體管29之間的用于緩和柵 漏間的電壓的第七M(jìn)OS晶體管31、位于B位單元63的擦除柵(EG)和開關(guān)用第六MOS 晶體管35之間的用于緩和柵.漏間的電壓的第八MOS晶體管33。T位單元62包括構(gòu)成控制柵(CG)的由MOS晶體管構(gòu)成的第 一電容器47、構(gòu)成擦除柵(EG)的由MOS晶體管構(gòu)成的第二電容器49、 源極與公共源極線(SL)連接且柵極由第一電容器47和第二電 容器49共用而構(gòu)成浮置柵(FGT)的第一NMOS晶體管38、源極與 第一 NMOS晶體管38的漏極連接且漏極與位線(BL)連接的第二 NMOS晶體管40。B位單元63包括構(gòu)成控制柵(CG)的由MOS晶體管構(gòu)成的第 三電容器48、構(gòu)成擦除柵(EG)的由MOS晶體管構(gòu)成的第四電容器50、 源極與公共源極線(SL)連接且柵極由第三電容器48和第四電 容器50共用而構(gòu)成浮置柵(FGB)的第三NMOS晶體管39、源極與 第三NMOS晶體管39的漏極連接且漏極與互補(bǔ)位線(BLX)連接的 第四NMOS晶體管41。T位單元62的控制4冊(cè)(CG)和B位單元63的控制柵(CG),與 控制柵控制線(CGWL)連接。T位單元62的第一NMOS晶體管38 和B位單元63的第三NMOS晶體管39,起著讀出晶體管的作用。T 位單元62的第二 NMOS晶體管40和B位單元63的第四NMOS晶 體管41,起著選擇晶體管的作用，柵極與讀出柵控制線(RGWL)連 接。開關(guān)用第一 MOS晶體管28為PMOS,柵極與第一擦除柵控制線 (EGWLP)連接，源極或漏極中的一個(gè)與第一擦除信號(hào)線(EGDTP) 連接，源極或漏極中的另一個(gè)與用于緩和電壓的第三MOS晶體管30 連接。開關(guān)用第二MOS晶體管34為NMOS，源極與接地電位連接，漏 極與用于緩和電壓的第四MOS晶體管32連接，柵極與將第一擦除控 制信號(hào)線(EGDT)和第二擦除柵控制線(EGWL)作為輸入的邏輯 門36連接，由第一擦除控制信號(hào)線(EGDT)和第二擦除柵控制線 (EGWL)使放電開關(guān)用第二MOS晶體管34導(dǎo)通、截止。此處，示出了作為邏輯門使用了 NAND門36的例子。用于緩和電壓的第三MOS晶體管30為PMOS，源極或漏極中的 一個(gè)與T位單元62的擦除柵(EG)節(jié)點(diǎn)連接，源極或漏極中的另一 個(gè)與開關(guān)用第一MOS晶體管28連接，柵極與電源電壓(VDD3)連 接。此外，VDD3是比VDD高的電源電壓。用于緩和電壓的第四MOS晶體管32為NMOS，漏極與T位單 元62的擦除柵(EG)節(jié)點(diǎn)連接，源極與開關(guān)用第二 MOS晶體管34 連接，柵極與電源電壓(VDD3)連接。開關(guān)用第五MOS晶體管29為PMOS,柵極與第一擦除柵控制線 (EGWLP )節(jié)點(diǎn)連接且源極或漏極中的 一 個(gè)與第二擦除信號(hào)線 (EGDBP)連接，源極或漏極中的另一個(gè)與用于緩和電壓的第七M(jìn)OS 晶體管31連接開關(guān)用第六MOS晶體管35為NMOS，源極與接地電位連接，漏 極與用于緩和電壓的第八MOS晶體管33連接，柵極與將第二擦除控 制信號(hào)線(EGDB)和第二擦除柵控制線(EGWL)作為輸入的邏輯 門37連接，由第二擦除控制信號(hào)線(EGDB)和第二擦除柵控制線 (EGWL)使放電開關(guān)用第六MOS晶體管35導(dǎo)通、截止。此處，示 出了作為邏輯門使用了 NAND門37的例子。用于緩和電壓的第七M(jìn)OS晶體管31為PMOS,源極或漏極中的 一個(gè)與B位單元63的擦除柵(EG)節(jié)點(diǎn)連接，源極或漏極中的另一 個(gè)與開關(guān)用第五MOS晶體管29連接，柵極與電源電壓(VDD3)連 接。用于緩和電壓的第八MOS晶體管33為NMOS，漏極與B位單 元63的擦除柵(EG)節(jié)點(diǎn)連接，源極與開關(guān)用第六MOS晶體管35 連接，柵極與電源電壓(VDD3)連接。這樣，在圖2的存儲(chǔ)單元60中，如在構(gòu)成譯碼器件61的MOS 晶體管的漏極的下方進(jìn)行阱區(qū)注入，可以提高被施加高電壓的譯碼器 件61的可靠性。圖3是圖2的存儲(chǔ)單元60的譯碼器件61內(nèi)的開關(guān)用第二 MOS晶體管34和用于緩和電壓的第四MOS晶體管32的剖視圖的一例。 通過在被施加高電壓的第四MOS晶體管32的漏極的下方進(jìn)行N阱 區(qū)注入，可以提高漏極結(jié)擊穿電壓，因而可以提高"i奪碼器件61的可 靠性。只要可以使用三重阱區(qū)工藝，如果如圖4所示進(jìn)一步進(jìn)行P阱區(qū) 注入，則可以進(jìn)一步提高第四MOS晶體管32的漏極結(jié)擊穿電壓。如上所述的阱區(qū)注入，對(duì)開關(guān)用第一 MOS晶體管28和用于緩和電壓的第三MOS晶體管30都可以適用。同樣地，也可以適用于開關(guān)用第五MOS晶體管29和用于緩和電壓的第七M(jìn)OS晶體管31、或開關(guān)用第六MOS晶體管35和用于緩和電壓的第八MOS晶體管33，在 整個(gè)存儲(chǔ)單元陣列內(nèi)都可以適用。另外，圖2中構(gòu)成存儲(chǔ)單元60的MOS晶體管的柵極氧化膜厚， 可以與形成LSI的輸入輸出電路的MOS晶體管的柵極氧化膜厚實(shí)質(zhì) 上相等。圖5中示出本發(fā)明的第一實(shí)施方式的非易失性存儲(chǔ)元件的電路 圖，圖6中示出其剖視圖。本發(fā)明的非易失性存儲(chǔ)元件，由控制柵晶 體管71為PMOS、讀出晶體管73為NMOS、擦除斥冊(cè)晶體管72為N 型的耗盡型MOS (以下，簡(jiǎn)稱DMOS)這3個(gè)晶體管構(gòu)成。在圖5中，74是控制柵(CG), 75是擦除柵(EG)， 76是NMOS 晶體管的漏極端子，77是NMOS晶體管的源極端子，78是P型硅襯 底端子，79是浮置柵(FG)。在圖6中，81和82是N型阱區(qū)，80 是P型硅襯底。PMOS71、 NMOS73、 DMOS72的多晶硅柵極相互電 連接，形成非易失性存儲(chǔ)元件的浮置柵(FG) 79。 PMOS71的N型 阱區(qū)域82構(gòu)成控制柵(CG) 74， DMOS72的N型阱區(qū)域81構(gòu)成擦 除柵(EG) 75。此處，DMOS72,無需追加掩模即可以CMOS工藝 制造。寫入通過作為讀出晶體管的NMOS晶體管73的整個(gè)溝道表面的 電子的FN隧道效應(yīng)注入進(jìn)行，纟察除通過在作為DMOS72的4冊(cè)極的浮 置柵(FG) 79與源 漏(S/D)擴(kuò)散層的重疊區(qū)域上的電子的FN隧道效應(yīng)放出進(jìn)行。擦除時(shí)，通過使作為擦除柵晶體管的DMOS72在 耗盡狀態(tài)下動(dòng)作并將浮置柵(FG) 79和DMOS72的N型阱區(qū)域81 之間的電容減小(到存儲(chǔ)電容的28%左右)，使施加在浮置柵(FG) 79和DMOS72的N型阱區(qū)域81之間的電壓增大，因而與以往相比 可以使擦除速度高速化。圖7示出本發(fā)明的第一實(shí)施方式的位單元62、 63中所要求的偏 壓條件的例子。首先，說明等待偏壓條件。在等待狀態(tài)下，不進(jìn)行位 單元62、 63的數(shù)據(jù)重寫，因此，與選擇狀態(tài)、非選擇狀態(tài)無關(guān)，使 讀出柵控制線(RGWL )、控制柵控制線(CGWL )、 T位擦除柵(EGT )、 B位擦除柵(EGB )為0V、升壓電壓(VPP )端子為VDD3-Vt ( VDD3 是比VDD高的電源電壓例如為3.3V， Vt是MOS晶體管的閾1直電壓)。說明讀出偏壓條件。在選擇單元中，對(duì)控制柵控制線(CGWL)、 讀出柵控制線(RGWL )施加電源電壓(VDD ),對(duì)T位擦除柵(EG )、 B位擦除柵(EG)施加0V。在非選擇單元中，對(duì)控制4冊(cè)控制線 (CGWL)、讀出柵控制線(RGWL)、 T位擦除柵(EG)、 B位擦除 柵(EG)施加0V。說明燒寫偏壓條件。在選擇單元中，為進(jìn)行數(shù)據(jù)燒寫，對(duì)控制柵 控制線(CGWL)、 T位擦除柵(EG)、 B位擦除柵(EG)施加VPP, 對(duì)讀出4冊(cè)控制線(RGWL)施加0V。在非選擇單元中，由于不進(jìn)行 數(shù)據(jù)燒寫，對(duì)控制柵控制線(CGWL )、 T位擦除柵(EG )、 B位擦除 柵(EG)、讀出柵控制線(RGWL)施加0V。說明差動(dòng)單元中的T位單元62的擦除偏壓條件。在選擇單元中， 對(duì)進(jìn)行擦除的T位擦除柵(EG)施加升壓電壓(VPP),對(duì)控制柵控 制線(CGWL )、 B位擦除柵(EG )、讀出柵控制線(RGWL )施加0V。 在非選擇單元中，由于不進(jìn)行數(shù)據(jù)擦除，對(duì)控制柵控制線(CGWL)、 T位擦除柵(EG)、 B位擦除柵(EG)、讀出柵控制線(RGWL)施 力口 0V。說明差動(dòng)單元中的B位單元63的擦除偏壓條件。在選擇單元中， 對(duì)進(jìn)行擦除的B位擦除柵(EG)施加升壓電壓(VPP)，使控制柵控制線(CGWL)、 T位擦除柵(EG)、讀出柵控制線(RGWL)為0V。 在非選擇單元中，由于不進(jìn)行數(shù)據(jù)擦除，對(duì)控制柵控制線(CGWL)、 T位擦除柵(EG)、 B位擦除柵(EG)、讀出柵控制線(RGWL)施 力口 0V。以下，用圖8 圖12說明差動(dòng)型存儲(chǔ)單元60的總體的動(dòng)作。 圖8中示出等待狀態(tài)的偏壓條件。在等待狀態(tài)下，不進(jìn)行位單元 62、 63的數(shù)據(jù)重寫，因此，與選擇狀態(tài)、非選擇狀態(tài)無關(guān)，使讀出柵 控制線(RGWL )、控制柵控制線(CGWL )、第一擦除信號(hào)線(EGDTP )、 第二擦除信號(hào)線(EGDBP)、第二擦除控制信號(hào)線(EGDB)、第二擦 除柵控制線(EGWL )為VSS的電壓(=0V )。圖9中示出讀出時(shí)的偏壓條件。首先，對(duì)第一負(fù)載晶體管26和 第二負(fù)載晶體管27的各柵極施加低電平(0V)的讀出控制信號(hào)(/READ)，使第一負(fù)載晶體管26和第二負(fù)載晶體管27為導(dǎo)通狀態(tài)。 而且，使源極線(SL)的電位為低電平，并且對(duì)所選擇的控制柵控制 線(CGWL)和讀出沖冊(cè)控制線(RGWL)施加高電平的電壓(VDD)。 對(duì)除此以外的第二擦除柵控制線(EGWL)、第二擦除控制信號(hào)線(EGDB)、第一擦除信號(hào)線(EGDTP)和第二擦除信號(hào)線(EGDBP ) 施加低電平的電壓(VSS),并對(duì)第一擦除柵控制線(EGWLP)施加(VDD3-Vt)的電壓、對(duì)第一擦除控制信號(hào)線(EGDT)施加高電平 的電壓(VDD3)。由此，使與所選擇的控制柵控制線(CGWL)連接 的位單元62、63通電。此處，例如，如果對(duì)B位單元63的浮置柵(FGB ) 注入電荷，將在與B位單元63連接的互補(bǔ)位線(BLX)和與沒有注 入電荷的T位單元62連接的位線(BL)之間產(chǎn)生電位差，因此，可 以由讀出放大器46讀出該產(chǎn)生的電位差作為數(shù)據(jù)。此時(shí)，與處在非 選擇狀態(tài)的控制柵控制線(CGWL)連接的其他的位單元，由于對(duì)控 制柵控制線(CGWL)和讀出柵控制線(RGWL)施加了低電平的電 壓(VSS)，使各選擇晶體管為截止，因而與各位線對(duì)(BL、 BLX) 電切斷，因此非選擇的位單元對(duì)位線對(duì)(BL、 BLX)沒有影響。圖10中示出燒寫狀態(tài)的偏壓條件。在燒寫動(dòng)作中，對(duì)T位單元62和B位單元63雙方進(jìn)行燒寫。從外部選擇控制柵控制線(CGWL )、 讀出柵控制線(RGWL)、第二擦除柵控制線(EGWL),并對(duì)所選擇 的第二擦除柵控制線(EGWL)施加高電平的電壓(VDD3)、對(duì)控制 柵控制線(CGWL)施加高電平的升壓電壓(VPP)、對(duì)讀出柵控制線 (RGWL )施加低電平的電壓(VSS )、對(duì)第 一擦除柵控制線(EGWLP ) 施加VPP的中間電壓(VM)、對(duì)第一擦除信號(hào)線(EGDTP)和第二 擦除信號(hào)線(EGDBP)施加高電平的升壓電壓(VPP)、對(duì)第一擦除 控制信號(hào)線(EGDT)和第二擦除控制信號(hào)線(EGDB)施加高電平 的電壓(VDD3 )。由此，在T位單元62和B位單元63的控制柵(CG ) 端子和^察除4冊(cè)(EG)端子上施加高電平的升壓電壓(VPP)。此時(shí)， 在T位單元62的第一NMOS晶體管38和B位單元63的第三NMOS 晶體管39中根據(jù)FN隧道效應(yīng)從溝道向浮置柵注入電子而寫入數(shù)據(jù)。 與此相反，在與處于非選擇狀態(tài)的其他控制柵控制線(CGWL)等連 接的其他位單元中，由于對(duì)控制柵控制線(CGWL)施加了低電平的 電壓(VSS),不對(duì)非選擇位單元的各浮置柵注入電荷。此外，VPP 為7~ 10V的升壓電壓，而VM例如為3.3 ~ 5V的中間電壓。以下，說明擦除動(dòng)作。差動(dòng)單元中的擦除動(dòng)作，通過將T位和B 位中的一者擦除來進(jìn)行，在互補(bǔ)單元中存儲(chǔ)數(shù)據(jù)"1"和數(shù)據(jù)"0"。圖11中示出擦除T位時(shí)的偏壓條件。從外部選擇第二擦除柵控 制線(EGWL)、第一擦除柵控制線(EGWLP)和第一擦除控制信號(hào) 線(EGDT),并對(duì)所選擇的第二擦除柵控制線(EGWL)施加高電平 的電壓(VDD3 )、對(duì)控制柵控制線(CGWL )施加低電平的電壓(VSS )、 對(duì)讀出柵控制線(RGWL)施加低電平的電壓(VSS)、對(duì)第一擦除柵 控制線(EGWLP )施加VPP的中間電壓(VM )、對(duì)第一擦除信號(hào)線 (EGDTP)施加高電平的升壓電壓(VPP)、對(duì)第二擦除信號(hào)線 (EGDBP )施加低電平的電壓(VSS )、對(duì)第一擦除控制信號(hào)線(EGDT ) 施加高電平的電壓(VDD3)、對(duì)第二擦除控制信號(hào)線(EGDB)施加 低電平的電壓(VSS)。由此，在T位單元62和B位單元63的控制 柵(CG)端子上施加低電平的電壓(VSS)、在T位單元62的擦除柵(EG)端子上施加高電平的升壓電壓(VPP)、在B位單元63的 擦除柵(EG)端子上施加低電平的電壓(VSS)。此時(shí)，從T位單元 62的浮置柵(FGT)向T位單元62的擦除柵(EG)放出蓄積電荷而 將數(shù)據(jù)擦除。在B位單元63中不進(jìn)行擦除。圖12中示出擦除B位時(shí)的偏壓條件。從外部選擇第二擦除柵控 制線(EGWL)、第一擦除柵控制線(EGWLP)和第二擦除控制信號(hào) 線(EGDB ),并對(duì)所選擇的第二擦除柵控制線(EGWL )施加高電平 的電壓(VDD3 )、對(duì)控制柵控制線(CGWL )施加低電平的電壓(VSS )、 對(duì)讀出柵控制線(RGWL)施加低電平的電壓(VSS)、對(duì)第一擦除柵 控制線(EGWLP)施加VPP的中間電壓(VM)、對(duì)第一4察除信號(hào)線 (EGDTP)施加低電平的電壓(VSS)、對(duì)第二擦除信號(hào)線(EGDBP) 施加高電平的升壓電壓(VPP)、對(duì)第一擦除控制信號(hào)線(EGDT)施 加低電平的電壓(VSS)、對(duì)第二擦除控制信號(hào)線(EGDB)施加高電 平的電壓(VDD3)。由此，在T位單元62和B位單元63的控制柵 (CG)端子上施加低電平的電壓(VSS)、在T位單元62的擦除柵 (EG)端子上施加低電平的電壓(VSS)、在B位單元63的擦除柵 (EG)端子上施加高電平的升壓電壓(VPP)。此時(shí)，從B位單元63 的浮置柵(FGB)向B位單元63的擦除柵(EG)放出蓄積電荷而將 數(shù)據(jù)擦除。在T位單元62中不進(jìn)行擦除。這樣，在等待動(dòng)作(圖8)、讀出動(dòng)作(圖9)中，使第一擦除控 制信號(hào)線(EGDT)為VDD3只是一例，也不一定必須是VDD3。在 等待動(dòng)作(圖8 )和讀出動(dòng)作(圖9 )中，為使T位單元62的擦除柵 (EG)和B位單元63的擦除柵(EG)為0V,只需使第二擦除柵控 制線(EGWL)為VSS即可。因此，在等待動(dòng)作和讀出動(dòng)作中，第一 擦除控制信號(hào)線(EGDT)和第二擦除控制信號(hào)線(EGDB)的值可 以自由選擇(don't care )。圖13示出將輸入數(shù)據(jù)信號(hào)(DIN)和燒寫信號(hào)(PROG)作為輸 入并輸出第一擦除控制信號(hào)線(EGDT)和第二擦除控制信號(hào)線 (EGDB)的電路例子。在圖14中歸納了在燒寫動(dòng)作、擦除動(dòng)作、讀出動(dòng)作、等待動(dòng)作的各狀態(tài)下第一擦除控制信號(hào)線(EGDT)和第二 擦除控制信號(hào)線(EGDB)的值。在燒寫動(dòng)作中，可以使輸入數(shù)據(jù)信號(hào)(DIN)為隨意值、燒寫信 號(hào)(PROG)為高電平的電壓(例如VDD3),使第一擦除控制信號(hào)線 (EGDT)和第二擦除控制信號(hào)線(EGDB)兩者都輸出高電平的電 壓(VDD3 )。在擦除動(dòng)作中，當(dāng)輸入數(shù)據(jù)信號(hào)(DIN)為低電平的電壓(VSS)、 燒寫信號(hào)(PROG)為低電平的電壓(VSS)時(shí)，可以向第一擦除控 制信號(hào)線(EGDT)輸出高電平的電壓(VDD3)、向第二擦除控制信 號(hào)線(EGDB)輸出低電平的電壓(VSS)。而當(dāng)輸入數(shù)據(jù)信號(hào)(DIN) 為高電平的電壓(VDD3 )、燒寫信號(hào)(PROG)為低電平的電壓(VSS) 時(shí)，可以向第一擦除控制信號(hào)線(EGDT)輸出低電平的電壓(VSS)、 向第二擦除控制信號(hào)線(EGDB)輸出高電平的電壓(VDD3)。通過 這種偏壓設(shè)定，可以選擇任意的列線，并4艮據(jù)輸入數(shù)據(jù)向T位單元 62的擦除柵(EG)和B位單元63的擦除4冊(cè)(EG)傳送電壓，因而 可以進(jìn)行每個(gè)位的選擇擦除動(dòng)作。對(duì)于讀出動(dòng)作、等待動(dòng)作，如上所述，可以輸入數(shù)據(jù)信號(hào)(DIN) 為隨意值、燒寫信號(hào)(PROG)為低電平的電壓(VSS)從而使第一 擦除控制信號(hào)線(EGDT)和第二擦除控制信號(hào)線(EGDB)都為隨 意值。此時(shí)，如使第二擦除柵控制線(EGWL)為VSS,則可以使T 位單元62的擦除柵(EG)和B位單元63的擦除柵(EG)為VSS。圖15示出將已進(jìn)行了預(yù)譯碼的地址信號(hào)(PA<n〉)、輸入數(shù)據(jù) 信號(hào)(DIN)和燒寫信號(hào)(PROG)作為輸入并輸出第一擦除控制信 號(hào)線(EGDT)和第二擦除控制信號(hào)線(EGDB)的電路例子。在圖 16中歸納了在燒寫動(dòng)作、擦除動(dòng)作、讀出動(dòng)作、等待動(dòng)作的各狀態(tài)下 第一擦除控制信號(hào)線(EGDT)和第二擦除控制信號(hào)線(EGDB)的 值。如該例所示，通過由已進(jìn)行了預(yù)譯碼的地址信號(hào)(PA<n> )、輸 入數(shù)據(jù)信號(hào)(DIN)和燒寫信號(hào)(PROG)生成第一擦除控制信號(hào)線(EGDT)和第二擦除控制信號(hào)線(EGDB),可以選擇任意的列線來 進(jìn)行每個(gè)位的選擇擦除。在燒寫動(dòng)作中，可以使地址信號(hào)(PA<n> )和輸入數(shù)據(jù)信號(hào)(DIN )為隨意值、燒寫信號(hào)(PROG )為高電平的電壓(例如VDD3 ), 從而使第 一擦除控制信號(hào)線(EGDT)和第二擦除控制信號(hào)線(EGDB ) 兩者都輸出高電平的電壓(VDD3)。然后，如果按圖10中所述設(shè)定 各控制線的偏壓電壓，就可以對(duì)T位單元62和B位單元63雙方進(jìn)行 燒寫。在擦除動(dòng)作中，當(dāng)?shù)刂沸盘?hào)(PA〈n〉)為高電平的電壓(VDD3 )、 輸入數(shù)據(jù)信號(hào)(DIN)為低電平的電壓(VSS)、燒寫信號(hào)(PROG) 為低電平的電壓(VSS)時(shí)，可以向第一擦除控制信號(hào)線(EGDT) 輸出高電平的電壓(VDD3)、向第二擦除控制信號(hào)線(EGDB)輸出 低電平的電壓(VSS)。而當(dāng)?shù)刂沸盘?hào)(PA<n〉)為高電平的電壓 (VDD3)、輸入數(shù)據(jù)信號(hào)(DIN)為高電平的電壓(VDD3)、燒寫信 號(hào)(PROG)為低電平的電壓(VSS)時(shí)，可以向第一擦除控制信號(hào) 線(EGDT )輸出低電平的電壓(VSS )、向第二擦除控制信號(hào)線(EGDB ) 輸出高電平的電壓(VDD3)。通過這樣的偏置電壓設(shè)定，可以選擇任 意的列線，根據(jù)輸入數(shù)據(jù)向T位單元62的4察除斥冊(cè)(EG)和B位單元 63的擦除柵(EG)傳送電壓，因而可以進(jìn)行每個(gè)位的選擇擦除動(dòng)作。 當(dāng)?shù)刂沸盘?hào)(PA<n> )為低電平的電壓(VSS)時(shí)，無論輸入數(shù)據(jù) 信號(hào)(DIN)和燒寫信號(hào)(PROG)為何值，都可以向第一擦除控制 信號(hào)線(EGDT)輸出低電平的電壓(VSS)、向第二擦除控制信號(hào)線 (EGDB)輸出低電平的電壓(VSS)。對(duì)于讀出動(dòng)作、等待動(dòng)作，可以使第一擦除控制信號(hào)線(EGDT) 和第二擦除控制信號(hào)線(EGDB)都為隨意值。此時(shí)，如使第二擦除 柵控制線(EGWL)為VSS，則可以使T位單元62的擦除柵(EG) 和B位單元63的擦除柵(EG)為VSS。以下，說明圖1的存儲(chǔ)陣列結(jié)構(gòu)中的燒寫動(dòng)作時(shí)的偏壓條件和選 擇擦除時(shí)的偏壓條件。在圖l所示的存儲(chǔ)陣列結(jié)構(gòu)中，能以字線為單位進(jìn)行每個(gè)位的選 擇擦除。就是說，進(jìn)行所有位的一起寫入，之后，通過進(jìn)行每個(gè)位的 選擇擦除，可以存儲(chǔ)"1"、 "0"的數(shù)據(jù)。此處，設(shè)為選擇連接在同一字線上的單元A和單元B并在單元A內(nèi)存儲(chǔ)"0"數(shù)據(jù)，在單元B內(nèi) 存儲(chǔ)"1"數(shù)據(jù)。圖17示出燒寫動(dòng)作時(shí)的偏壓條件。如圖17所示，對(duì)EGWL0、 EGWL1施加高電平的電壓(VDD3)、對(duì)EGWLP0 、 EGWLP1施加 VPP的中間電平的電壓(VM )、對(duì)RGWLO 、 RGWL1施加低電平的 電壓(VSS)、對(duì)CGWLO 、 CGWL1施加高電平的電壓(VPP)、對(duì) EGDTO 、 EGDBO、 EGDT1、 EGDB1施加高電平的電壓(VDD3 )、 對(duì)EGDTPO、 EGDBPO、 EGDTP1 、 EGDBP1施加高電平的電壓(VPP )。 根據(jù)以上的偏壓條件，對(duì)單元A、單元B、單元C、單元D的各差動(dòng) 位單元的CG和EG施加VPP的高電壓對(duì)浮置柵進(jìn)行電子的寫入。由 此，完成所有位的一起寫入。圖18示出擦除動(dòng)作時(shí)的偏壓條件。首先，對(duì)行方向，如圖18所 示，對(duì)EGWLO施加高電平的電壓(VDD3 )、對(duì)EGWLP0施加VPP 的中間電平的電壓(VM)而使字線為選擇狀態(tài)。而且，通過對(duì)CGWLO 和RGWLO施加低電平的電壓(VSS)而預(yù)先使讀出用的MOS晶體 管截止。對(duì)于非選擇的字線，對(duì)EGWL1施加低電平的電壓(VSS)、 對(duì)EGWLP1施加高電平的電壓(VPP)、對(duì)CGWL1和RGWL1施加 低電平的電壓(VSS)。其次，對(duì)列方向，為選沖奪單元A并寫入"0" 數(shù)據(jù)，必須將單元A的差動(dòng)單元中的T位擦除。因此，如圖18所示， 通過對(duì)EGDTO施加高電平的電壓(VDD3)、對(duì)EGDTPO施加高電平 的電壓(VPP)而進(jìn)行T位的擦除，對(duì)不進(jìn)行擦除的B位單元，向 EGDBO和EGDBPO施加低電平的電壓(VSS)。另一方面，為選擇單 元B并寫入"l"數(shù)據(jù)，必須將單元B的差動(dòng)單元中的B位擦除。因 此，對(duì)T位和B位施加的偏壓條件與單元A相反。對(duì)EGDT1 、 EGDTP1 施加J氐電平的電壓(VSS)，對(duì)EGDB1施加高電平的電壓(VDD3)、 對(duì)EGDBP1施加高電平的電壓(VPP)。此時(shí)，對(duì)處于非選#"狀態(tài)的單元C，由于對(duì)EGWLP1施加了高 電平的電壓(VPP )， EGDTP0的VPP不會(huì)被傳送到單元C內(nèi)的T位 單元。而且，由于對(duì)EGWL1施加了低電平的電壓(VSS), T位單元 和B位單元的兩個(gè)EG端子都被放電到低電平的電壓(VSS),因此 禁止單元C處于擦除動(dòng)作模式中。另外，對(duì)處于非選擇狀態(tài)的單元D, 由于對(duì)EGWLP1施加了高電平的電壓(VPP )， EGDBP1的VPP也 不會(huì)一皮傳送到單元D內(nèi)的B位單元。而且，由于對(duì)EGWL1施加了低 電平的電壓(VSS), T位單元和B位單元的兩個(gè)(EG)端子都^皮力文 電到低電平的電壓(VSS),因此禁止單元C處于擦除動(dòng)作模式中。如上所述，按照第一實(shí)施方式，可以將數(shù)據(jù)保存可靠性優(yōu)良的能 夠進(jìn)行每個(gè)位的選擇擦除的非易失性存儲(chǔ)器陣列化，因而可以大幅度 地縮小磁心面積。而且，通過由MOS晶體管構(gòu)成電容器，能以CMOS 工藝制造，因而可以實(shí)現(xiàn)成本低廉的非易失性半導(dǎo)體存儲(chǔ)器件。 《第二實(shí)施方式》圖19示出本發(fā)明的第二實(shí)施方式的單一單元型非易失性半導(dǎo)體 存儲(chǔ)器件的存儲(chǔ)陣列結(jié)構(gòu)。此處，也說明由2x2的存儲(chǔ)單元(單元 A、單元B、單元C、單元D共4個(gè))90a、 90b、 90c、 90d構(gòu)成的陣 列。屬于第一行的單元A和單元B共用4條字線(CGWL0、 RGWL0、 EGWL0、 EGWLP0)，屬于第二行的單元C和單元D共用另外的4條 字線(CGWL1、 RGWL1、 EGWL1、 EGWLP1 )。另外，屬于第一列 的單元A和單元C共用1條位線(BL0),屬于第二列的單元B和單 元D共用另1條位線(BL1 )。而且，單元A和單元C共用2條信號(hào) 線(EGDT0、 EGDTP0)，單元B和單元D共用另外的2條信號(hào)線 (EGDT1、 EGDTP1)。 22是負(fù)載晶體管(PMOS ), 23是讀出放大器。圖20是表示本發(fā)明的第二實(shí)施方式的存儲(chǔ)單元的電路圖。圖20 中示出的存儲(chǔ)單元90,與圖19中的2 x 2的各存儲(chǔ)單元90a、 90b、 90c、 90d相對(duì)應(yīng)，具有譯碼器件91、由MOS晶體管構(gòu)成的位單元 92。但是，在圖20中省略了圖19中的信號(hào)名末尾的"0"和"1"。譯碼器件91,包括用于將選擇擦除信號(hào)傳送到位單元92的擦除柵(EG)的開關(guān)用第一 MOS晶體管13、用于使位單元92的EG節(jié) 點(diǎn)放電的開關(guān)用第二MOS晶體管16、位于位單元92的擦除柵(EG) 和開關(guān)用第一 MOS晶體管13之間的用于緩和柵.漏間的電壓的第三 MOS晶體管14、位于位單元92的擦除柵(EG)和開關(guān)用第二MOS 晶體管16之間的用于緩和柵.漏間的電壓的第四MOS晶體管15。位單元92，包括構(gòu)成控制柵(CG)的由MOS晶體管構(gòu)成的第一 電容器24、構(gòu)成擦除柵(EG)的由MOS晶體管構(gòu)成的第二電容器 25、源極與公共源極線(SL)連接且柵極由第一電容器24和第二電 容器25共用而構(gòu)成浮置柵(FG)的第一NMOS晶體管19、源極與 第一 NMOS晶體管19的漏極連接且漏極與位線(BL)連接的第二 NMOS晶體管18。第一和第二電容器24、 25的各一端與第一NMOS 晶體管19的柵極連接而構(gòu)成浮置柵(FG)。位單元92的控制柵(CG)與控制柵控制線(CGWL)連接。位 單元92的第一 NMOS晶體管19起著讀出晶體管的作用。位單元92 的第二NMOS晶體管18起著選擇晶體管的作用，柵極與讀出柵控制 線(RGWL)連接。開關(guān)用第一MOS晶體管13為PMOS，柵極與第一4察除柵控制線 (EGWLP)連接，源極或漏極中的一個(gè)與擦除信號(hào)線(EGDTP)連 接，源極或漏極中的另一個(gè)與用于緩和電壓的第三MOS晶體管14連 接。開關(guān)用第二MOS晶體管16為NMOS,源極與接地電位連接，漏 極與用于緩和電壓的第四MOS晶體管15連接，柵極與將擦除控制信 號(hào)線(EGDT)和第二擦除柵控制線(EGWL)作為輸入的邏輯門17 連接，由擦除控制信號(hào)線(EGDT)和第二擦除柵控制線(EGWL) 使放電開關(guān)用第二MOS晶體管16導(dǎo)通、截止。此處，作為邏輯門示 出使用了 NAND門17的例子。用于緩和電壓的第三MOS晶體管14為PMOS,源極或漏極中的 一個(gè)與位單元92的擦除柵(EG)節(jié)點(diǎn)連接，源極或漏極中的另一個(gè) 與開關(guān)用第一 MOS晶體管13連接，柵極與電源電壓(VDD3 )連接。此外，VDD3是比VDD高的電源電壓。用于緩和電壓的第四MOS晶體管15為NMOS,漏極與位單元 92的擦除柵(EG)節(jié)點(diǎn)連接，源極與開關(guān)用第二 MOS晶體管16連 接，柵極與電源電壓(VDD3)連接。第二實(shí)施方式的動(dòng)作與第一實(shí)施方式相同，因此詳'細(xì)的說明從略。如上所述，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件，其特征為，呈陣列狀排列有多個(gè)由讀出器件、擦除器件和譯碼器件構(gòu)成的存儲(chǔ)單元，其中，如圖21中概念性地示出的那樣，由MOS晶體管構(gòu)成的讀出器件和擦除器件相互連接，讀出器件和擦除器件的柵極被共用，由行選 擇信號(hào)和列選擇信號(hào)控制的譯碼器件的輸出與擦除器件連接。此外，本發(fā)明，并不限于采用圖5和圖6中示出的非易失性存儲(chǔ) 元件的情況，當(dāng)采用圖22和圖23中示出的非易失性存儲(chǔ)元件時(shí)也可 以適用。而且，即使在控制柵電容器和擦除柵電容器不是由MOS晶 體管構(gòu)成的情況下，本發(fā)明也可以適用。本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件是能以CMOS工藝制造的非 易失性半導(dǎo)體存儲(chǔ)器件，作為電路微調(diào)(circuit trimming )或用于保 密數(shù)據(jù)等的信息安裝是極其有用。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于呈陣列狀排列有多個(gè)由讀出器件、擦除器件和譯碼器件構(gòu)成的存儲(chǔ)單元，其中，由各個(gè)MOS晶體管構(gòu)成的上述讀出器件和上述擦除器件相互連接，上述讀出器件和上述擦除器件的柵極被共用，由行選擇信號(hào)和列選擇信號(hào)控制的上述譯碼器件的輸出端與上述擦除器件相連接。
2. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述譯碼器件的列選擇信號(hào)由燒寫信號(hào)和數(shù)據(jù)信號(hào)生成。
3. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述譯碼器件的列選擇信號(hào)由地址信號(hào)、數(shù)據(jù)信號(hào)和燒寫信號(hào) 生成。
4. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述i奪碼器件由NAND電^各構(gòu)成。
5. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于在上述譯碼器件的至少1個(gè)MOS晶體管的漏極之下進(jìn)行阱區(qū) 注入。
6. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于除器件的柵極連接。
7. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于構(gòu)成上述存儲(chǔ)單元的MOS晶體管的柵極氧化膜厚與形成LSI的輸入輸出電路的MOS晶體管的柵極氧化膜厚實(shí)質(zhì)上相等。
8. —種非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于呈陣列狀排列有存儲(chǔ)單元，該存儲(chǔ)單元包含作為讀出器件的第 一MOS晶體管、由作為電容耦合器件的第一電容器和作為擦除器 件的第二電容器構(gòu)成的位單元、以及作為譯碼器件的第二MOS晶 體管和第三MOS晶體管，通過共用上述第一MOS晶體管的柵極和第一電容器、第二電 容器的一端而構(gòu)成浮置柵，上述第一 MOS晶體管的源極與源極線 相連接，上述第二MOS晶體管與上述第二電容器相連接，且上述 第三MOS晶體管與上述第二電容器相連接。
9. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述第一電容器、第二電容器由各個(gè)MOS晶體管構(gòu)成。
10. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于上述第一電容器在N型阱區(qū)域形成，且由源極或漏極用P型 擴(kuò)散層形成的MOS晶體管構(gòu)成，上述第二電容器在N型阱區(qū)形成，且由源極或漏極用N型擴(kuò) 散層形成的MOS晶體管構(gòu)成。
11. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于上述第一電容器在N型阱區(qū)形成，且由源極或漏極用P型擴(kuò) 散層形成的MOS晶體管構(gòu)成，上述第二電容器在N型阱區(qū)形成，且由源極或漏極用P型擴(kuò) 散層形成的MOS晶體管構(gòu)成。
12. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于在上述位單元內(nèi)還具有第四MOS晶體管，上述第四MOS晶 體管的源極與上述第一 MOS晶體管的漏極相連接。
13. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于將配置在列方向上的第 一控制線和配置在行方向上的第二控 制線作為輸入的邏輯門，與上述第三MOS晶體管的柵極相連接。
14. 根據(jù)權(quán)利要求13所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于施加于上述第二控制線上的偏壓小于施加于與上述第二 MOS 晶體管的柵極連接的配置在行方向上的第三控制線上的偏壓。
15. 根據(jù)權(quán)利要求12所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于在上述存儲(chǔ)單元內(nèi)還具有第五MOS晶體管和第六MOS晶體管，上述第五MOS晶體管分別與構(gòu)成上述第二電容器的MOS晶 體管的源極或漏極以及上述第二MOS晶體管相連接，上述第六MOS晶體管分別與構(gòu)成上述第二電容器的MOS晶 體管的源極或漏極以及上述第三MOS晶體管相連4妄。
16. 根據(jù)權(quán)利要求12所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于上述第四MOS晶體管的漏極與放大器的輸入端相連接。
17.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述第五MOS晶體管為PMOS,上述第六MOS晶體管為 NMOS。
18. —種非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于 使權(quán)利要求12所述的非易失性半導(dǎo)體存儲(chǔ)器件為差動(dòng)單元結(jié)構(gòu)，第一位單元和第二位單元各自的上述第四MOS晶體管的漏極 與差動(dòng)放大器的輸入端相連接。
19. 根據(jù)權(quán)利要求18所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于-.上述第一位單元和上述第二位單元各自的構(gòu)成上述第一電容器的MOS晶體管的阱區(qū)被共用。
20. 根據(jù)權(quán)利要求18所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于當(dāng)從上述第 一位單元和上述第二位單元讀出數(shù)據(jù)時(shí)，在上述差 動(dòng)放大器上連接同樣的電流負(fù)載。
21. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征 在于構(gòu)成上述存儲(chǔ)單元的MOS晶體管的柵極氧化膜厚與形成LSI 的輸入輸出電路的MOS晶體管的柵極氧化膜厚實(shí)質(zhì)上相等。
全文摘要
本發(fā)明提供一種可按標(biāo)準(zhǔn)CMOS工藝制造的非易失性半導(dǎo)體存儲(chǔ)器件，提供一種節(jié)省存儲(chǔ)單元面積的技術(shù)。在通過在浮置柵上蓄積電荷而存儲(chǔ)數(shù)據(jù)的非易失性半導(dǎo)體存儲(chǔ)器件中，按陣列狀排列包含作為讀出器件的第一MOS晶體管(38、39)、由作為電容耦合器件的第一電容器(47、48)和作為擦除器件的第二電容器(49、50)構(gòu)成的位單元(62、63)、以及具有第二MOS晶體管(28、29)和第三MOS晶體管(34、35)的譯碼器件(61)的存儲(chǔ)單元(60)。能使可進(jìn)行每個(gè)位的選擇擦除的非易失性存儲(chǔ)器陣列化，從而可以大幅度地縮小磁心面積。
文檔編號(hào)G11C16/04GK101252019SQ200810004810
公開日2008年8月27日 申請(qǐng)日期2008年2月2日 優(yōu)先權(quán)日2007年2月23日
發(fā)明者縣泰宏, 山本安衛(wèi), 川崎利昭, 白濱政則 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社