專利名稱：具有冗余的感測放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及電子電路，并且更具體地涉及感測放大器電路。
背景技術(shù)：
存儲(chǔ)器陣列例如隨機(jī)存取存儲(chǔ)器(RAM)通常包括多個(gè)存儲(chǔ)器單元，每個(gè)存儲(chǔ)器單元存儲(chǔ)表示該單元的邏輯狀態(tài)(如〃 0〃或〃 1〃 )的電壓。在存儲(chǔ)器陣列中使用感測放大器以便感測所選擇的存儲(chǔ)器單元的輸出電壓，從而讀取各單元各自的邏輯狀態(tài)。
隨著技術(shù)上的進(jìn)步，存儲(chǔ)器單元不斷地縮小尺寸。不幸地，存儲(chǔ)器單元尺寸的減小伴隨著來自存儲(chǔ)器單元的感測電壓的減小。此外，隨著技術(shù)繼續(xù)縮小(存儲(chǔ)器單元的尺寸)，在感測放大器中的各晶體管器件之間的局部失配變得更顯著，由此導(dǎo)致了感測放大器中的偏移電壓的增加。由于感測放大器中各器件之間的局部閾值電壓和電流失配所導(dǎo)致的偏移電壓與存儲(chǔ)器單元中存儲(chǔ)的各邏輯狀態(tài)之間的減小的電壓差分相結(jié)合，降低了在讀取操作期間的分辨率，并且強(qiáng)調(diào)了在感測放大器中降低DC偏移的重要性。
McClure的美國專利No. 5， 455， 798公開了將存儲(chǔ)器陣列布置為具有冗余列的塊，每個(gè)冗余列可以替代任何一塊中的一列。包括了多個(gè)冗余感測放大器，其每一個(gè)與選擇的冗余列相關(guān)聯(lián)。冗余感測放大器由冗余列解碼器控制。每個(gè)冗余感測放大器的耦合由與每個(gè)輸入/輸出端相關(guān)聯(lián)的冗余多路復(fù)用器控制。然而，盡管該方案允許替換感測放大器(如果發(fā)現(xiàn)缺陷的話)，但是所需要的冗余水平將顯著地增加存儲(chǔ)器陣列的尺寸，因此不是期望的。 因此，需要改善的感測放大器，其不會(huì)受困于傳統(tǒng)的感測放大器表現(xiàn)出的上述一個(gè)或多個(gè)問題。

發(fā)明內(nèi)容
本發(fā)明通過在其示例性實(shí)施例中提供其中包括冗余元件的感測放大器來滿足上述需要。在確定感測放大器的偏移大于提供可靠工作的規(guī)定量時(shí)，將冗余元件切換到工作中。通過用冗余元件僅替代感測放大器的一部分，從而根據(jù)本發(fā)明的實(shí)施例的技術(shù)有利地提供了感測放大器冗余，而不增加新的列或整個(gè)新的感測放大器，因此降低了需要的半導(dǎo)體區(qū)域的量。 根據(jù)本發(fā)明的實(shí)施例，感測放大器包括第一感測元件和對于第一感測元件是冗余的第二感測元件。感測放大器還包括被配置為在感測放大器的偏移大于規(guī)定量時(shí)在第一和第二感測元件之間切換的開關(guān)電路。 根據(jù)本發(fā)明的另一方面，感測放大器分別包括第一和第二差分輸入級(jí)，第一和第二差分輸入級(jí)可選擇性地連接到差分輸入/輸出節(jié)點(diǎn)并且適于接收提供到該差分輸入/輸出節(jié)點(diǎn)的差分信號(hào)。第二差分輸入級(jí)與第一差分輸入級(jí)大體上匹配并且對于第一差分輸入級(jí)是冗余的。感測放大器還可以包括操作地連接在感測放大器的電源與第一和第二差分輸入級(jí)中的至少其中一個(gè)之間的負(fù)載級(jí)。負(fù)載級(jí)被操作為在規(guī)定工作點(diǎn)處偏移第一和第二差分輸入級(jí)中的至少其中一個(gè)?？刂齐娐愤B接到第一和第二差分輸入級(jí)，根據(jù)輸送到控制電路的至少一個(gè)控制信號(hào)，控制電路被操作為選擇性地使能第一和第二差分輸入級(jí)之一。
根據(jù)本發(fā)明的另一實(shí)施例，電子系統(tǒng)包括存儲(chǔ)器陣列以及至少一個(gè)感測放大器，存儲(chǔ)器陣列包括多個(gè)存儲(chǔ)器單元，感測放大器連接到存儲(chǔ)器陣列以便選擇性地讀取存儲(chǔ)器陣列中的至少其中一個(gè)存儲(chǔ)器單元的邏輯狀態(tài)。感測放大器包括第一和第二感測元件，第二感測元件對于第一感測元件是冗余的。感測放大器還包括用于在感測放大器的偏移大于規(guī)定量時(shí)在第一和第二感測元件之間切換的開關(guān)電路。 根據(jù)本發(fā)明的另一方面，降低在感測放大器中的偏移的方法包括以下步驟在感測放大器中提供第一感測元件；在感測放大器中提供第二感測元件，第二感測元件對于第一感測元件是冗余的；確定感測放大器的偏移；以及在感測放大器的偏移大于規(guī)定量時(shí)在第一和第二感測元件之間切換。 結(jié)合附圖閱讀以下本發(fā)明的示例性實(shí)施例的具體實(shí)施方式
，本發(fā)明的這些及其它目的、特征以及優(yōu)勢將變得清楚。


圖1是描述示例性存儲(chǔ)器電路的至少一部分的示意圖，該示例性存儲(chǔ)器電路可以被修改以實(shí)施本發(fā)明的技術(shù)。 圖2A是描述根據(jù)本發(fā)明實(shí)施例形成的示例性存儲(chǔ)器電路的至少一部分的示意圖。 圖2B是描述根據(jù)本發(fā)明實(shí)施例的、可以與圖2A的存儲(chǔ)器電路一起使用的示例性控制信號(hào)發(fā)生器的示意圖。 圖3是描述根據(jù)本發(fā)明的另一實(shí)施例形成的示例性存儲(chǔ)器電路的至少一部分的示意圖。
具體實(shí)施例方式
在本文中將在使用的示例性感測放大器電路的背景中描述本發(fā)明，例如在包括多個(gè)存儲(chǔ)器單元以及耦合到各存儲(chǔ)器單元以便選擇性地訪問各存儲(chǔ)器單元的多個(gè)位線的存儲(chǔ)器陣列的背景中描述本發(fā)明。然而，應(yīng)該理解，本發(fā)明不局限于這些或任何其它特定電路布置。更合適地，本發(fā)明更適用于有利地減小感測放大器中的偏移的技術(shù)，而不顯著地影響性能和/或顯著地增加感測放大器的尺寸。 盡管可以利用如可以利用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)制造工藝形成的p溝道金屬氧化物半導(dǎo)體(PM0S)和n溝道金屬氧化物半導(dǎo)體(NM0S)晶體管器件來實(shí)現(xiàn)本文中描述的本發(fā)明的各種實(shí)施方式，然而應(yīng)當(dāng)理解，本發(fā)明不局限于上述晶體管器件和/或上述制造工藝，并且本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以類似地采用其它適合的器件例如雙極結(jié)晶體管(BJT)等等和/或其它適合的制造工藝(如雙極的、雙CM0S等等)。此外，盡管本發(fā)明的優(yōu)選實(shí)施例典型地在硅片中制造，本發(fā)明的實(shí)施例可以可選地在包括其它材料的晶片中制造，所述其它材料包括但不限于砷化鎵(GaAs)、磷化銦(InP)等等。 圖1是描述示例性存儲(chǔ)器電路100的至少一部分的示意圖。存儲(chǔ)器電路100包括感測放大器102和連接到該感測放大器的列多路復(fù)用器104。列多路復(fù)用器104連接到多
6個(gè)互補(bǔ)位線對，BLT[O]禾P BLC
、BLT[1]禾P BLC[l]、以及BLT[n-l]禾P BLC[n-l]，其中n是 大于l的整數(shù)。〃 BLT〃指定真實(shí)位線(true bit line)，并且〃 BLC〃指定給定的互補(bǔ)位 線對的互補(bǔ)位線。如命名暗示的，由互補(bǔ)位線BLC傳送的信號(hào)將是由對應(yīng)的真實(shí)位線BLT 傳送的信號(hào)的邏輯補(bǔ)。各位線對連接到存儲(chǔ)器電路100中的各存儲(chǔ)器單元(未示出)，并且 用來分別在讀取或?qū)懭氩僮髌陂g從存儲(chǔ)器單元傳送數(shù)據(jù)或者將數(shù)據(jù)傳送到存儲(chǔ)器單元。根 據(jù)提供到多路復(fù)用器的一個(gè)或多個(gè)控制信號(hào)CONTROLS,列多路復(fù)用器104至少部分地用于 將選擇的互補(bǔ)位線對分別通過真實(shí)和互補(bǔ)數(shù)據(jù)線DLT和DLC連接到感測放大器102。為了 節(jié)省篇幅，盡管典型的存儲(chǔ)器陣列可以包括多個(gè)上述列，但是僅示出了存儲(chǔ)器電路100中 的一列的一部分。 感測放大器102包括差分輸入級(jí)106，差分輸入級(jí)106通過負(fù)載級(jí)108連接到感測 放大器的電源，例如VDD。輸入級(jí)106分別連接到存儲(chǔ)器電路100的真實(shí)和互補(bǔ)數(shù)據(jù)線DLT 和DLC。輸入級(jí)106優(yōu)選地包括以交叉耦合(cross-coupled)布置的方式連接在一起的一 對NMOS晶體管器件NO和Nl。更具體地，器件NO的漏極(D)和器件Nl的柵極(G)連接到 互補(bǔ)數(shù)據(jù)線DLC， NO的源極(S)在節(jié)點(diǎn)CN1處連接到Nl的源極，并且NO的柵極和Nl的漏 極連接到真實(shí)數(shù)據(jù)線DLT。器件NO和Nl的交叉耦合布置使得輸入級(jí)106能夠鎖存從存儲(chǔ) 器電路100中的選擇的存儲(chǔ)器單元讀取并且在線DLT和DLC上傳送的數(shù)據(jù)。如在位線的情 形下，由互補(bǔ)數(shù)據(jù)線DLC傳送的數(shù)據(jù)將是由真實(shí)數(shù)據(jù)線DLT傳送的數(shù)據(jù)的邏輯補(bǔ)。
應(yīng)當(dāng)理解，由于金屬氧化物半導(dǎo)體(MOS)器件本質(zhì)上是對稱的并且因此是雙向 的，因此在MOS器件中源極和漏極指定的分配基本上是任意的。因此，大體上，在本文中可 以將源極和漏極分別稱為第一和第二源極/漏極，其中〃 源極/漏極〃 在上下文中表示源 極或漏極。 形成輸入級(jí)106的虛擬地的節(jié)點(diǎn)CN1可以直接連接或通過開關(guān)電路110或替代 的控制電路連接到感測放大器102的電壓返回(voltagereturn)，所述電壓返回可以接地。 如圖所示，可以利用NMOS器件N2實(shí)現(xiàn)開關(guān)電路110， NMOS器件N2的源極接地，漏極在節(jié) 點(diǎn)CN1處連接到輸入級(jí)106，并且柵極適于接收控制信號(hào)STROBE,控制信號(hào)STROBE可以是 用于選擇性地激活感測放大器的數(shù)據(jù)選通信號(hào)。例如，在控制信號(hào)STROBE是邏輯高電平 (如〃 1 〃 ；VDD)時(shí)，器件N2將被導(dǎo)通，從而將輸入級(jí)106接地。當(dāng)STROBE是邏輯低電平 (如"0〃 0伏)時(shí)，器件N2將關(guān)斷，使輸入級(jí)106從接地?cái)嚅_，從而禁用感測放大器102。
負(fù)載級(jí)108優(yōu)選地包括以交叉耦合布置的方式連接在輸入級(jí)106和電源VDD之間 的一對PMOS晶體管器件PO和Pl。更具體地，器件PO和PI的源極連接到VDD， PO的漏極 連接到Nl的漏極，P1的漏極連接到NO的漏極，PO的柵極連接到NO的柵極，并且PI的柵極 連接到Nl的柵極。輸入級(jí)106和負(fù)載級(jí)108的組合基本上形成一對交叉耦合的反相器，其 中第一反相器包括器件PI和N0，以及第二反相器包括器件PO和Nl 。該共同鎖存配置經(jīng)常 被用作靜態(tài)RAM (SRAM)中的存儲(chǔ)元件。 為了緩存從選擇的存儲(chǔ)器單元中讀取并且分別在真實(shí)和互補(bǔ)數(shù)據(jù)線DLT和DLC上 鎖存的差分信號(hào)，可以采用一對緩存器10和II。具體地，緩存器10的輸入連接到互補(bǔ)數(shù) 據(jù)線DLC，并且10的輸出形成感測放大器102的互補(bǔ)數(shù)據(jù)輸出DC。同樣地，緩存器II的輸 入連接到真實(shí)數(shù)據(jù)線DLT，并且II的輸出形成感測放大器102的真實(shí)數(shù)據(jù)輸出DT。應(yīng)當(dāng)理 解，盡管在感測放大器102中描述了反相緩存器，然而可以替代地采用非反相緩存器。
隨著半導(dǎo)體制造技術(shù)的進(jìn)步，存儲(chǔ)器單元尺寸典型地縮小并且在存儲(chǔ)器單元之內(nèi)的電壓成比例地縮小，以便降低在該單元之內(nèi)的峰值電場，否則的話該峰值電場可能會(huì)損傷該單元。因此，減小了在該存儲(chǔ)器單元中存儲(chǔ)的二進(jìn)制數(shù)據(jù)表示的兩種狀態(tài)之間的存儲(chǔ)器單元輸出電壓的差。例如，利用某些集成電路(IC)工藝技術(shù)，在存儲(chǔ)器單元中表示邏輯〃 l"狀態(tài)和邏輯〃 0〃狀態(tài)的輸出電壓之間的差可以小于約70毫伏。不幸地是，除了
必須檢測更小的差信號(hào)之外，ic尺寸的減小還導(dǎo)致了感測放大器中局部失配的增加，從而
增大了感測放大器中的直流(DC)偏移。取決于感測放大器可能經(jīng)歷的工藝、電壓和/或溫度(PVT)條件的變化，增大的DC偏移可能會(huì)接近約30毫伏，增大的DC偏移還降低了感測放大器的分辨率和噪音容限。 在感測放大器中的偏移的主要來源可以歸因于在形成感測放大器輸入級(jí)的各器件之間的失配。 一種降低輸入級(jí)106中的失配的方法為，使匹配的器件NO和Nl的尺寸充分地大，從而局部的IC工藝異常引起的各器件尺寸的任何失配變得影響更小。然而，該方案顯著地增加了感測放大器的尺寸，因此不是期望的。 圖2A是描述根據(jù)本發(fā)明實(shí)施例形成的示例性存儲(chǔ)器電路200的至少一部分的示意圖。類似于圖1所示的存儲(chǔ)器電路100，存儲(chǔ)器電路200優(yōu)選地包括感測放大器202和連接到該感測放大器的列多路復(fù)用器204或替代的開關(guān)電路。列多路復(fù)用器204連接到多個(gè)互補(bǔ)位線對BLT[O]禾P BLC[O]、 BLT[l]禾P BLC[l]、以及BLT[n-l]禾P BLC[n-l]，其中n是大于1的整數(shù)。各位線連接到存儲(chǔ)器電路200中的各存儲(chǔ)器單元(未示出)，并且用來分別在讀取或?qū)懭氩僮髌陂g從存儲(chǔ)器單元傳送數(shù)據(jù)或者將數(shù)據(jù)傳送到存儲(chǔ)器單元。根據(jù)提供到多路復(fù)用器的一個(gè)或多個(gè)控制信號(hào)CONTROLS,列多路復(fù)用器204至少部分地用于將選擇的互補(bǔ)位線對分別通過真實(shí)和互補(bǔ)數(shù)據(jù)線DLT和DLC連接到感測放大器202。數(shù)據(jù)線DLT和DLC在本文中可以被稱為差分輸入/輸出線，并且連接到這些線的感測放大器節(jié)點(diǎn)可以被稱為差分輸入/輸出節(jié)點(diǎn)。應(yīng)當(dāng)理解，為了節(jié)約篇幅，盡管典型的存儲(chǔ)器陣列可以包括多個(gè)上述列，然而僅示出了存儲(chǔ)器電路200中的一列的一部分。 感測放大器202包括通過負(fù)載級(jí)208連接到感測放大器的電源(例如VDD)的第一差分輸入級(jí)206。第一差分輸入級(jí)206分別連接到真實(shí)和互補(bǔ)數(shù)據(jù)線DLT和DLC。第一差分輸入級(jí)206包括以交叉耦合布置方式連接在一起的一對匹配的NMOS晶體管器件NO和N1，器件N0的漏極和器件N1的柵極連接到互補(bǔ)數(shù)據(jù)線DLC，NO的源極在節(jié)點(diǎn)CN1處連接到Nl的源極，并且NO的柵極和Nl的漏極連接到真實(shí)數(shù)據(jù)線DLT。如前所述，器件NO和Nl的交叉耦合布置使得第一差分輸入級(jí)206能夠鎖存從存儲(chǔ)器電路200中的選擇的存儲(chǔ)器單元讀取并且在線DLT和DLC上傳送的數(shù)據(jù)。 節(jié)點(diǎn)CN1可以直接或通過第一開關(guān)電路210或替代的控制電路連接到感測放大器202的電壓返回，從而使能第一差分輸入級(jí)206，其中感測放大器202的電壓返回可以接地。如圖所示，可以利用NMOS器件N2來實(shí)現(xiàn)第一開關(guān)電路210，NM0S器件N2的源極接地，漏極在節(jié)點(diǎn)CN1處連接到第一差分輸入級(jí)206，并且柵極適于接收第一控制信號(hào)STROBE
，第一控制信號(hào)STROBE
可以是用于選擇性地激活感測放大器的數(shù)據(jù)選通信號(hào)。例如，當(dāng)信號(hào)STROBE[O]是邏輯高電平時(shí)，器件N2將被導(dǎo)通，從而將第一差分輸入級(jí)206接地。當(dāng)信號(hào)STROBE
是邏輯低電平時(shí)，器件N2將被關(guān)斷，從接地?cái)嚅_第一差分輸入級(jí)206，從而禁用至少該第一差分輸入級(jí)。
負(fù)載級(jí)208優(yōu)選地包括以交叉耦合布置的方式連接在第一差分輸入級(jí)206和VDD之間的一對PMOS晶體管器件PO和Pl。更具體地，器件PO和PI的源極連接到VDD， PO的漏極連接到器件Nl的漏極，PI的漏極連接到器件NO的漏極，PO的柵極連接到NO的柵極，并且P1的柵極連接到N1的柵極。當(dāng)然，負(fù)載級(jí)208僅僅是示例性的，本發(fā)明不意圖為局限于示出的具體電路結(jié)構(gòu)。 以與圖1中描述的存儲(chǔ)器電路100 —致的方式，在感測放大器202內(nèi)包括一對緩存器IO和II，以便緩存從選擇的存儲(chǔ)器單元讀取并且分別鎖存在真實(shí)和互補(bǔ)數(shù)據(jù)線DLT和DLC上的差分信號(hào)。具體地，緩存器IO的輸入連接到互補(bǔ)數(shù)據(jù)線DLC，并且IO的輸出形成感測放大器202的互補(bǔ)數(shù)據(jù)輸出DC。同樣地，緩存器II的輸入連接到真實(shí)數(shù)據(jù)線DLT，并且II的輸出形成感測放大器202的真實(shí)數(shù)據(jù)輸出DT。應(yīng)當(dāng)理解，盡管在感測放大器102中描述了反相緩存器，然而可以類似地采用非反相緩存器。 感測放大器202還包括與第一差分輸入級(jí)206并聯(lián)連接的第二差分輸入級(jí)212。具體地，第二差分輸入級(jí)212包括以交叉耦合布置方式連接在一起的一對NMOS晶體管N4和N5，器件N4的漏極和器件N5的柵極連接到真實(shí)數(shù)據(jù)線DLT， N4的源極在節(jié)點(diǎn)CN2處連接到N5的源極，并且N4的柵極和N5的漏極連接到互補(bǔ)數(shù)據(jù)線DLC。類似于第一差分輸入級(jí)206中的器件NO和Nl，器件N4和N5互相匹配以便使偏移最小化。在這方面，第一和第二差分輸入級(jí)206和212優(yōu)選地分別基本上彼此相同。 可以在感測放大器202中提供操作為將節(jié)點(diǎn)CN2接地的第二開關(guān)電路214，第二開關(guān)電路214用于選擇性地使能第二差分輸入級(jí)212?？梢岳肗MOS器件N3來實(shí)現(xiàn)第二開關(guān)電路214，NM0S器件N3的源極接地，漏極在節(jié)點(diǎn)CN2處連接到第二差分輸入級(jí)212，并且柵極適于接收第二控制信號(hào)STROBE[l]， STROBE[l]可以是數(shù)據(jù)選通信號(hào)。例如，當(dāng)信號(hào)STROBE[l]是邏輯高電平時(shí)，器件N3將被導(dǎo)通，從而將第一差分輸入級(jí)206接地。當(dāng)信號(hào)STROBE[l]是邏輯低電平時(shí)，器件N3將被關(guān)斷，從接地?cái)嚅_第二差分輸入級(jí)212，從而禁用感測放大器202。 第二差分輸入級(jí)212是冗余級(jí)，其原因在于，理想地僅在第一差分輸入級(jí)206中的失配引起的感測放大器202中的偏移大于規(guī)定量時(shí)才使用該第二差分輸入級(jí)212。應(yīng)當(dāng)理解，第一和第二差分輸入級(jí)206和212分別優(yōu)選地在感測放大器202中不被同時(shí)使能，因此在任何給定時(shí)間，控制信號(hào)STORBE[O]和STROBE[l]僅有其中之一是有效的。例如，當(dāng)STROBE[O]是邏輯高電平時(shí)，STROBE[l]是邏輯低電平，反之亦然。第一差分輸入級(jí)206可以用作默認(rèn)的輸入級(jí)，而第二差分輸入級(jí)212可以用作冗余輸入級(jí)，盡管這些指定基本上是任意的。 可以在外部生成用于分別選擇性地激活第一和第二差分輸入級(jí)206和212的控制信號(hào)STROBE
和STROBE [1]，并且將其輸送到感測放大器202。替代地，可以在感測放大器202之內(nèi)生成這些信號(hào)。例如，圖2B描述了根據(jù)本發(fā)明的示例性實(shí)施例的示例性信號(hào)發(fā)生器電路250，其可以用在感測放大器202中，用于生成控制信號(hào)STROBE
和STROBE [1]。參考圖2B，信號(hào)發(fā)生器電路250包括電阻器Rl或替代的電阻性元件(如MOS晶體管)，電阻器Rl或替代的電阻性元件的第一端接地并且第二端通過第一熔絲Fl連接到VDD，所述第一熔絲在節(jié)點(diǎn)CTL處連接到電阻器R1。盡管本發(fā)明不限于R1的任何具體電阻值，然而電阻器Rl優(yōu)選地具有相對高的電阻值(如大于約100千歐姆)，以便最小化在信號(hào)發(fā)生器250
9中消耗的電流。 信號(hào)發(fā)生器電路250還分別包括表現(xiàn)邏輯AND (與)功能的第一和第二 AND門NDO和NDl。 AND門NDO和NDl中的每一個(gè)的第一輸入(A)優(yōu)選地被操作為接收輸送到信號(hào)發(fā)生器電路250的選通信號(hào)STROBE。 AND門NDO的第二輸入(B)適于接收節(jié)點(diǎn)CTL處的信號(hào)，AND門NDl的第二輸入(B)適于接收節(jié)點(diǎn)CTL處的信號(hào)的邏輯補(bǔ)。AND門NDO的輸出被操作為生成控制信號(hào)STROBE[O]并且AND門NDl的輸出被操作為生成控制信號(hào)STROBE[l]。
在默認(rèn)狀態(tài)下，熔絲Fl不被燒斷，因此節(jié)點(diǎn)CTL處的信號(hào)將基本上等于VDD (如邏輯高電平)。因此，AND門NDO的第二輸入將處于邏輯高電平，并且AND門NDl的第二輸入將處于邏輯低電平(作為節(jié)點(diǎn)CTL處的信號(hào)的邏輯補(bǔ))。選通信號(hào)STROBE優(yōu)選地是正常情況下為邏輯低電平的脈沖，因此控制信號(hào)STROBE[O]和STROBE[l]正常情況下將處于邏輯低電平。由于信號(hào)STROBE[O]和STROBE[l]處于邏輯低電平，將分別使第一和第二開關(guān)電路210和214關(guān)斷，從而分別禁用第一和第二差分輸入級(jí)206和212。在需要激活感測放大器202時(shí)，例如在讀取操作期間，選通信號(hào)STROBE脈沖跳到邏輯高電平。在STROBE是邏輯高電平時(shí)，控制信號(hào)STROBE[O]將處于邏輯高電平并且控制信號(hào)STROBE[l]將保持在邏輯低電平。 在確定第一差分輸入級(jí)206中的偏移超過規(guī)定閾值時(shí)，熔絲F1可以被斷開(如使熔絲通過大電流以熔化形成熔絲的金屬、激光燒斷、等等)。電阻器Rl用作下拉器件，從而在熔絲F1被燒斷時(shí)，節(jié)點(diǎn)CTL處的信號(hào)被拉到邏輯低電平。因此，NDO的第二輸入將處于邏輯低電平，并且ND1的第二輸入將處于邏輯高電平。在選通信號(hào)STROBE為邏輯高電平時(shí)，控制信號(hào)STROBE[O]將保持處于邏輯低電平并且控制信號(hào)STROBE[l]將處于邏輯高電平，從而使能第二差分輸入級(jí)212。 如本領(lǐng)域技術(shù)人員根據(jù)本文中闡明的教導(dǎo)將清楚的，可以類似地構(gòu)想替代的信號(hào)生成電路以便生成控制信號(hào)STROBE[O]和STROBE[l]。例如，可以利用控制節(jié)點(diǎn)CTL處的電壓的寄存器的實(shí)施方式取代信號(hào)發(fā)生器電路250中的熔絲F1和電阻器R1。用這種方式，能夠選擇性地對控制信號(hào)STROBE
和STROBE [1]編程，例如通過初始化例程或者根據(jù)存儲(chǔ)在寄存器中的值的〃 實(shí)時(shí)運(yùn)行(on thefly)〃 。利用該方案，可以單獨(dú)地測試由第一和第二差分輸入級(jí)導(dǎo)致的偏移，從而確定在任意給定時(shí)間處感測放大器中哪一個(gè)輸入級(jí)取決于感測放大器正經(jīng)歷的變化條件顯示出最低的偏移。 圖3是描述根據(jù)本發(fā)明的另一實(shí)施例形成的示例性存儲(chǔ)器電路300的至少一部分的示意圖。存儲(chǔ)器電路300包括分別通過真實(shí)和互補(bǔ)數(shù)據(jù)線DLT和DLC耦合到列多路復(fù)用器204的感測放大器302。如從圖中可以看出，感測放大器302至少在以下方面類似于圖2A中示出的感測放大器202 :感測放大器302分別包括第一和第二差分輸入級(jí)206和212、負(fù)載級(jí)208、以及連接到第一差分輸入級(jí)以便選擇性地使能第一差分輸入級(jí)的開關(guān)電路210，例外在于感測放大器302還包括連接到第一和第二差分輸入級(jí)的控制電路304或替代的控制電路。此外，在感測放大器302中移除了圖2A中示出的第二開關(guān)電路214，并且連接第一和第二差分輸入級(jí)206、212，以便通過將第二差分輸入級(jí)212中的器件N4和N5的源極連接到第一差分輸入級(jí)206中的節(jié)點(diǎn)CN1來共用開關(guān)電路210。第一開關(guān)電路210和控制電路304可以集成在一起以形成相同的控制電路的至少一部分。 將控制電路304概念性地被描述為一對單刀雙擲(SPDT)開關(guān)SW1和SW2，開關(guān)SW1和SW2適于選擇性地將第一和第二差分輸入級(jí)206和212之一分別連接到真實(shí)和互補(bǔ)數(shù)據(jù)線DLT、DLC。實(shí)際上，如對于本領(lǐng)域技術(shù)人員根據(jù)本文中闡明的技術(shù)將清楚的，可以利用例如晶體管器件、多路復(fù)用器、傳輸門等來實(shí)現(xiàn)開關(guān)SW1和SW2。此外，控制電路304可以包括其它電路(未明確示出)，例如當(dāng)輸入級(jí)的任何一個(gè)被從數(shù)據(jù)線斷開時(shí)阻止第一和第二差分輸入級(jí)中出現(xiàn)浮置節(jié)點(diǎn)的電路。 在可以被表示為開關(guān)位置1的第一操作模式中，根據(jù)輸送到控制電路的至少一個(gè)控制信號(hào)CTL，控制電路304優(yōu)選地適于將第一差分輸入級(jí)206連接到數(shù)據(jù)線DLT和DLC并且將第二差分輸入級(jí)212從數(shù)據(jù)線斷開。在可以被表示為開關(guān)位置2的第二操作模式中，控制電路304優(yōu)選地適于根據(jù)控制信號(hào)CTL將第二差分輸入級(jí)212連接到數(shù)據(jù)線DLT和DLC并且將第一差分輸入級(jí)206從數(shù)據(jù)線斷開。由于控制電路304提供了選擇性地將各個(gè)輸入級(jí)206、212連接到數(shù)據(jù)線的裝置，可以將輸入級(jí)直接接地，從而消除對第一開關(guān)電路210的需要。 在根據(jù)本發(fā)明的另一方面的示例性測試方法中，利用感測放大器中的第一和第二差分輸入級(jí)兩者可以獨(dú)立地測試含有本文中描述的本發(fā)明技術(shù)的存儲(chǔ)器陣列，從而分別獲得第一和第二數(shù)據(jù)集。具有最低VDD工作電壓的數(shù)據(jù)集優(yōu)選地被選擇用于表示與其對應(yīng)的最低DC偏移電壓。根據(jù)另一示例性測試方法，可以利用第一差分輸入級(jí)來測試存儲(chǔ)器陣列，并且如果存儲(chǔ)器陣列未能例如在低VDD工作點(diǎn)下滿足規(guī)定約束，則可以利用第二差分輸入級(jí)再測試存儲(chǔ)器陣列。如果利用第二差分輸入級(jí)得到了令人滿意的測試結(jié)果，則可以燒斷熔絲或寄存器組以利用第二差分輸入級(jí)配置感測放大器。 本發(fā)明的技術(shù)的至少一部分可以在集成電路中實(shí)施。在形成集成電路時(shí)，典型地以在半導(dǎo)體晶片的表面上的重復(fù)圖案的方式制造相同的管芯。每個(gè)管芯包括本文中描述的器件，并且可以包括其它結(jié)構(gòu)和/或電路。從晶片切割或劃片單獨(dú)的管芯，接著將單獨(dú)的管芯封裝為集成電路。本領(lǐng)域技術(shù)人員將明白怎樣對晶片劃片以及封裝管芯以制造集成電路。這樣制造的集成電路被認(rèn)為是本發(fā)明的一部分。 可以在使用嵌入式存儲(chǔ)器或單機(jī)存儲(chǔ)器的任何應(yīng)用和/或電子系統(tǒng)中采用根據(jù)本發(fā)明的集成電路。用于實(shí)施本發(fā)明的技術(shù)的適合的系統(tǒng)可以包括但不限于個(gè)人計(jì)算機(jī)、通信網(wǎng)絡(luò)、電子儀器(如自動(dòng)化測試設(shè)備(ATE))、接口網(wǎng)絡(luò)等等。含有上述集成電路的系統(tǒng)被認(rèn)為是本發(fā)明的一部分。給出在本文中提供的本發(fā)明的教導(dǎo)，本領(lǐng)域技術(shù)人員將能構(gòu)想本發(fā)明的技術(shù)的其它實(shí)施方式和應(yīng)用。 盡管在本文中已經(jīng)參考附圖描述了本發(fā)明的示例性實(shí)施例，應(yīng)當(dāng)理解，本發(fā)明不局限于這些明確的實(shí)施例，并且本領(lǐng)域技術(shù)人員可以作出各種其它改變和修改而不偏離所附權(quán)利要求的范圍。
權(quán)利要求
一種感測放大器，包括第一感測元件；對于第一感測元件是冗余的第二感測元件；以及被配置為在感測放大器的偏移大于規(guī)定量時(shí)在第一和第二感測元件之間切換的開關(guān)電路。
2. 根據(jù)權(quán)利要求1的感測放大器，其中，第一和第二感測元件中的至少其中一個(gè)包括差分輸入級(jí)，該差分輸入級(jí)可選擇性地連接到感測放大器的差分輸入/輸出節(jié)點(diǎn)并且適于接收提供到該差分輸入/輸出節(jié)點(diǎn)的差分信號(hào)。
3. 根據(jù)權(quán)利要求1的感測放大器，其中所述第一感測元件包括第一差分輸入級(jí)，該第一差分輸入級(jí)可選擇性地連接到感測放大器的差分輸入/輸出節(jié)點(diǎn)并且適于接收提供到該差分輸入/輸出節(jié)點(diǎn)的差分信號(hào)；所述第二感測元件包括第二差分輸入級(jí)，該第二差分輸入級(jí)可選擇性地連接到感測放大器的差分輸入/輸出節(jié)點(diǎn)并且適于接收提供到該差分輸入/輸出節(jié)點(diǎn)的差分信號(hào)，第二差分輸入級(jí)與第一差分輸入級(jí)大體上匹配并且對于第一差分輸入級(jí)是冗余的；以及所述開關(guān)電路包括連接到第一和第二差分輸入級(jí)的控制電路，該控制電路被操作為根據(jù)輸送到該控制電路的至少一個(gè)控制信號(hào)選擇性地使能第一和第二差分輸入級(jí)之一，該至少一個(gè)控制信號(hào)取決于感測放大器的偏移是否大于規(guī)定量。
4. 一種感測放大器，包括第一差分輸入級(jí)，可選擇性地連接到感測放大器的差分輸入/輸出節(jié)點(diǎn)并且適于接收提供到該差分輸入/輸出節(jié)點(diǎn)的差分信號(hào)；第二差分輸入級(jí)，可選擇性地連接到感測放大器的差分輸入/輸出節(jié)點(diǎn)并且適于接收提供到該差分輸入/輸出節(jié)點(diǎn)的差分信號(hào)，第二差分輸入級(jí)與第一差分輸入級(jí)大體上匹配并且對于第一差分輸入級(jí)是冗余的；負(fù)載級(jí)，操作地連接在感測放大器的電源與第一和第二差分輸入級(jí)中的至少其中一個(gè)之間，該負(fù)載級(jí)被操作為在規(guī)定工作點(diǎn)偏移第一和第二差分輸入級(jí)中的至少其中一個(gè)；以及控制電路，連接到第一和第二差分輸入級(jí)，該控制電路被操作為根據(jù)輸送到控制電路的至少一個(gè)控制信號(hào)選擇性地使能第一和第二差分輸入級(jí)之一。
5. 根據(jù)權(quán)利要求4的感測放大器，其中，所述控制電路被操作為在檢測到與感測放大器有關(guān)的規(guī)定條件時(shí)將第一和第二差分輸入級(jí)之一連接到差分輸入/輸出節(jié)點(diǎn)。
6. 根據(jù)權(quán)利要求4的感測放大器，其中，所述控制電路被操作為在感測放大器的偏移大于規(guī)定量時(shí)將第一和第二差分輸入級(jí)之一連接到差分輸入/輸出節(jié)點(diǎn)。
7. 根據(jù)權(quán)利要求4的感測放大器，還包括緩存電路，該緩存電路具有連接到差分輸入/輸出節(jié)點(diǎn)的輸入并且在所述緩存電路的輸出處生成表示差分輸入/輸出節(jié)點(diǎn)處的各個(gè)信號(hào)的差分信號(hào)。
8. 根據(jù)權(quán)利要求4的感測放大器，其中，所述負(fù)載級(jí)包括第一和第二PM0S器件，所述第一和第二 PM0S器件的第一源極/漏極連接到感測放大器的電源，第一 PM0S器件的柵極連接到所述差分輸入/輸出節(jié)點(diǎn)中的第一差分輸入/輸出節(jié)點(diǎn)，第一和第二 PM0S的第二源極/漏極操作地連接到第一和第二差分輸入級(jí)中的至少其中一個(gè)，并且第二 PM0S器件的柵極連接到差分輸入/輸出節(jié)點(diǎn)中的第二差分輸入/輸出節(jié)點(diǎn)。
9. 根據(jù)權(quán)利要求4的感測放大器，其中，第一和第二差分輸入級(jí)的每一個(gè)包括以交叉耦合配置方式彼此連接的第一和第二 NM0S器件。
10. 根據(jù)權(quán)利要求9的感測放大器，其中，第一和第二NMOS器件彼此大體上匹配。
11. 根據(jù)權(quán)利要求9的感測放大器，其中，在第一和第二差分輸入級(jí)的每一個(gè)中，第一和第二 NM0S器件的第一源極/漏極連接到差分輸入/輸出節(jié)點(diǎn)，第一和第二 NM0S器件的第二源極/漏極操作地連接到感測放大器的電壓返回，第一 NM0S器件的柵極連接到第二NM0S器件的第一源極/漏極，并且第二 NM0S器件的柵極連接到第一 NM0S器件的第二源極/漏極。
12. 根據(jù)權(quán)利要求4的感測放大器，其中，所述控制電路包括連接在第一和第二差分輸入級(jí)與差分輸入/輸出節(jié)點(diǎn)之間的開關(guān)電路，該控制電路被操作為根據(jù)至少一個(gè)控制信號(hào)選擇性地將第一和第二差分輸入級(jí)之一連接到差分輸入/輸出節(jié)點(diǎn)。
13. 根據(jù)權(quán)利要求12的感測放大器，其中，所述控制電路能夠根據(jù)至少一個(gè)控制信號(hào)以至少第一和第二模式之一工作，其中，在第一模式中，所述控制電路適于將第一差分輸入級(jí)連接到差分輸入/輸出節(jié)點(diǎn)并且從該差分輸入/輸出節(jié)點(diǎn)斷開第二差分輸入級(jí)，并且在第二模式中，所述控制電路適于將第二差分輸入級(jí)連接到差分輸入/輸出節(jié)點(diǎn)并且從差分輸入/輸出節(jié)點(diǎn)斷開第一差分輸入級(jí)。
14. 根據(jù)權(quán)利要求4的感測放大器，其中，所述控制電路包括第一開關(guān)電路，被操作為根據(jù)第一控制信號(hào)選擇性地使能第一差分輸入級(jí)；以及第二開關(guān)電路，被操作為根據(jù)第二控制信號(hào)選擇性地使能第二差分輸入級(jí)。
15. 根據(jù)權(quán)利要求14的感測放大器，其中，第一和第二開關(guān)電路中的至少其中一個(gè)包括NM0S器件，該NM0S器件的第一源極/漏極連接到第一和第二差分輸入級(jí)中相應(yīng)的一個(gè)，第二源極/漏極連接到感測放大器的電壓返回，并且柵極用于接收第一和第二控制信號(hào)中相應(yīng)的一個(gè)。
16. 根據(jù)權(quán)利要求14的感測放大器，還包括控制信號(hào)發(fā)生器，該控制信號(hào)發(fā)生器包括電阻性元件，其第一端連接到感測放大器的電壓返回；熔絲，其第一端連接到感測放大器的電源并且第二端在第一節(jié)點(diǎn)處連接到電阻性元件的第二端；以及第一和第二邏輯AND門，每個(gè)AND門的第一輸入被操作為接收選通信號(hào)，第一AND門的第二輸入被操作為接收表示第一節(jié)點(diǎn)處的電壓電平的信號(hào)，第二AND門的第二輸入被操作為接收第一節(jié)點(diǎn)處的第一信號(hào)的邏輯補(bǔ)，第一AND門生成第一控制信號(hào)并且第二AND門生成第二控制信號(hào)。
17. 根據(jù)權(quán)利要求4的感測放大器，其中，第二差分輸入級(jí)對于第一差分輸入級(jí)是冗余的。
18. —種集成電路，包括如權(quán)利要求1的感測放大器。
19. 一種電子系統(tǒng)，包括存儲(chǔ)器陣列，包括多個(gè)存儲(chǔ)器單元；以及至少一個(gè)感測放大器，連接到存儲(chǔ)器陣列用于選擇性地讀取存儲(chǔ)器陣列中至少其中一個(gè)存儲(chǔ)器單元的邏輯狀態(tài)，該至少一個(gè)感測放大器包括第一感測元件；對于第一感測元件是冗余的第二感測元件；以及被配置為在感測放大器的偏移大于規(guī)定量時(shí)在第一和第二感測元件之間切換的開關(guān)電路。
20. —種降低感測放大器中的偏移的方法，該方法包括以下步驟在感測放大器中提供第一感測元件；在感測放大器中提供第二感測元件，第二感測元件對于第一感測元件是冗余的；確定感測放大器的偏移；以及在感測放大器的偏移大于規(guī)定量時(shí)在第一和第二感測元件之間切換。
全文摘要
感測放大器包括第一感測元件和對于第一感測元件是冗余的第二感測元件。感測放大器還包括被配置為在感測放大器的偏移大于規(guī)定量時(shí)在第一和第二感測元件之間切換的開關(guān)電路。
文檔編號(hào)G11C7/02GK101765886SQ200780100031
公開日2010年6月30日 申請日期2007年8月29日 優(yōu)先權(quán)日2007年8月29日
發(fā)明者D·A·伊萬斯, D·E·杜德克, R·J·沃茲尼亞克, W·E·韋納, 彭海泉 申請人:艾格瑞系統(tǒng)有限公司