專利名稱：：閃爍存儲器編程禁止方案的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明總的涉及非易失性存儲器，更具體地，本發(fā)明涉及非易失性閃爍存儲器編程方案。
背景技術(shù)：
：多種類型的消費電子設(shè)備產(chǎn)品依賴于用于保持由微控制器執(zhí)行代碼的數(shù)據(jù)或者軟件的一些形式的大容量存儲設(shè)備。這樣的消費電子設(shè)備是豐富的，并且包括諸如個人數(shù)字助理(PDA)、便攜式音樂播放器、便攜式多媒體播放器(PMP)和數(shù)字照相機的裝置。在PDA中，需要大容量存儲設(shè)備用于保存應(yīng)用和數(shù)據(jù)，而便攜式音樂播放器和數(shù)字照相機需要大量的大容量存儲設(shè)備用于保持音樂文件數(shù)據(jù)和/或圖像數(shù)據(jù)。用于這樣的便攜式電子設(shè)備的大容量存儲設(shè)備的解決方案優(yōu)選尺寸小、功耗最低并且具有高存儲密度。因為諸如靜態(tài)隨機存取存儲器(SRAM)和動態(tài)隨機存取存儲器(DRAM)的易失性存儲器為了保持?jǐn)?shù)據(jù)而需要不斷地施加電力，所以將對存儲器的選擇限制到非易失性形式的存儲器。如本領(lǐng)域內(nèi)所公知的，便攜式電子設(shè)備依賴于具有有限電源供應(yīng)的電池。因此，優(yōu)選電源移除之后仍保持?jǐn)?shù)據(jù)的非易失性存儲器。雖然許多消費產(chǎn)品使用商用閃爍存儲器，但消費者在諸如具有微處理功能的蜂窩電話和裝置的產(chǎn)品中間接使用閃爍存儲器。更具體地，通常在消費電子設(shè)備中存在的專用集成電路(ASIC)具有集成的閃爍存儲器而能夠使得固件升級。無需多言，由于閃爍存儲器在尺寸、存儲密度和速度方面的最佳折衷，使其成為用于消費電子設(shè)備的優(yōu)選非易失性大容量存儲的解決方案，所以閃爍存儲器用途十分廣泛。圖1是現(xiàn)有技術(shù)典型的閃爍存儲器的總的框圖。閃爍存儲器10包括用于控制多種功能的閃爍電路的邏輯電路、用于保存地址和數(shù)據(jù)的寄存器、用于產(chǎn)生所需的編程和擦除電壓的高電壓電路和用于存取閃爍存儲器陣列的核心存儲器電路。閃爍存儲器10的所示電路塊的功能在本領(lǐng)域內(nèi)應(yīng)該是公知的。本領(lǐng)域內(nèi)的普通技術(shù)人員將理解圖1中所示的閃爍存儲器IO表示許多可能配置中的一個可能的閃爍存儲器配置。讀操作是對存儲在存儲器陣列的特定存儲位置(稱為地址)的數(shù)據(jù)的相對直接存取。在對存儲器陣列的特定塊的寫操作之前，該特定塊首先必須通過高電壓的施加而被擦除。寫操作，更精確地稱為編程操作，需要謹(jǐn)慎地施加高電壓到所選擇的存儲位置，之后是編程驗證操作以確保數(shù)據(jù)已經(jīng)被正確編程。此外，由于使用了高電壓，所以閃爍芯片必須被設(shè)計為相對容許對未選擇的存儲器單元的無意編程。圖2a、2b和2c是存儲器單元陣列28中使用的與非(NAND)存儲器單元串的示意圖。圖2a是兩個與非存儲器單元串的電路示意圖。圖2b是圖2a所示的兩個與非存儲器單元串的芯片布局。圖2c是圖2b所示的一個與非存儲器單元串沿著線A-A'的4黃截面視圖。每個與非存儲器單元串包括32個串聯(lián)的浮柵存儲器單元50(每個連接到各自的字線WLO到WL31)、連接到位線54和第一浮柵存儲器單元50之間的串選擇晶體管52和連接到公共電源線(CSL)58和最后一個浮柵存儲器單元50之間的接地選擇晶體管56。串選擇晶體管52的柵極接收串選擇信號SSL,而接地選擇晶體管56的柵極接收接地選擇信號GSL。與非存儲器單元串共用公共字線、串選擇SSL和接地選擇GSL信號線。本領(lǐng)域內(nèi)公知所示的與非存儲器串的結(jié)構(gòu)和布置。如前所述，根據(jù)本領(lǐng)域內(nèi)的公知技術(shù)，首先擦除存儲器陣列的與非存儲器單元串。能夠選擇性地擦除與非存儲器單元串的每一個塊，從而可以同時擦除一個或者多個塊。當(dāng)成功擦除后，所有擦除的浮柵存儲器單元50將具有負(fù)闊值電壓。事實上，所有擦除的存儲器單元50被設(shè)置為缺省邏輯狀態(tài)，諸如例如邏輯'T'。編程的存儲器單元50其閾值電壓將被改變?yōu)檎撝惦妷?，因此表示相反?0"邏輯狀態(tài)。圖3示出對于擦除的存儲器單元和編程的存儲器單元的閾值電壓(Vt)分布圖。由于處理和電壓電源變化，擦除的和編程的閾值電壓將分布在一個電壓范圍內(nèi)。如圖3所示，擦除的存儲器單元將具有-3V到-lV的負(fù)閾值電壓，而編程的存儲器單元將具有1V到3V的正閾值電壓?？偟膩碚f，通過施加高電壓到單元的柵極同時保持其源極和漏極端子接地來編程該單元。高電場使得存儲器單元溝道中的電子穿過柵極氧化物并且嵌入浮柵(公知為福勒-諾爾德海姆(F-N)隧道)中，從而增加了存儲器單元的有效閾值電壓?，F(xiàn)在參見圖2a到2c來簡要討論如何從與非存儲器單元串讀出數(shù)據(jù)。為了從一個存儲器單元50讀出數(shù)據(jù)，SSL和GSL二者^f皮設(shè)置為例如5V的讀出電壓(Vread，典型地高于Vcc)來開啟串選擇晶體管52和接地選擇晶體管56。除了要被存取的字線之外的所有字線被設(shè)置為例如5V的讀出電壓(Vread)，而要被存取的字線被設(shè)為0V。因此，具有低于5V的閾值的所有存儲器單元50被開啟來耦合具有OV字線的所選擇的存儲器單元的源極和漏極到位線54和電源線58。如果所選擇的存儲器單元處于擦除狀態(tài)(具有負(fù)的閾值電壓)，其將開啟，從而耦合位線54到電源線58。另一方面，如果所選擇的存儲器單元處于編程狀態(tài)(具有正的閾值電壓)，其將不開啟，從而將位線54與電源線58隔離。隨后通過讀取放大器來檢測電流的存在或者不存在。如果擦除的和編程的閾值電壓保持在他們各自的范圍內(nèi)，則前述讀出方案將可靠地存取存儲器單元數(shù)據(jù)。但是，所描述的情況是理想狀態(tài)，并且在存儲器單元被編程時擦除和編程的存儲器單元的閾值電壓可能移位。編程典型地通過頁面完成，意味著連接到同一字線的塊中的所有的存儲器單元50被選擇在同時通過寫數(shù)據(jù)(邏輯"0")被編程。剩余的存儲器單元因此在編程期間未被選擇。由于在編程之前存儲器單元開始于擦除狀態(tài)(邏輯'T，)，僅有將以邏輯"0"被編程的存儲器單元經(jīng)受必須的高電場以促進F-N隧穿。但是，由于存儲器陣列的物理連接，沿著同一字線的所有的存儲器單元接收同樣的高電壓編程電平。結(jié)果，有可能擦除的存儲器單元將具有它們無意地被移位的閾值電壓。這被稱為編程干擾，其在閃爍存儲器領(lǐng)域內(nèi)公知。因此，編程禁止方案被用于阻止無需從擦除狀態(tài)改變的那些存儲器單元被編程到邏輯"0"狀態(tài)。目前存在可以使用的兩種^^知的編程禁止方案。第一種是基本禁止方案并且第二種是自提升禁止方案。表l概述了對于兩種方案施加到圖2a中的相關(guān)信號線的電壓。假設(shè)連接到WL27的所有存儲器單元50被擦除到邏輯T狀態(tài)，并且BLO="0"和BL1=T的數(shù)據(jù)被寫到字線WL27存取的存儲器單元50。<table>tableseeoriginaldocumentpage8</column></row><table><table>tableseeoriginaldocumentpage9</column></row><table>對于基本禁止方案，VPGM被設(shè)置為足夠高的編程電壓來引起所選^r的單元上以O(shè)V漏極電壓的F-N隧穿。VPASS被設(shè)置的足夠高以使所選4奪的串中的未選擇的單元晶體管呈現(xiàn)傳導(dǎo)性而不考慮其編程狀態(tài)，并且傳遞VPI到不期望編程的存儲器單元。同時，VPASS應(yīng)該不夠高來啟動未選擇的單元上的F-N隧穿。由于連接到WL27的存儲器單元的溝道中的VPGM和VPI之間的電壓差值現(xiàn)在很小，所以VPI是BL1上的禁止電壓，其設(shè)置的足夠高來禁止連接到WL27的所選#^的單元上的F-N隧穿?；窘狗桨复嬖谝恍﹩栴}。在編程操作期間由內(nèi)部高電壓發(fā)生器提供VPI，并且需要大容量電荷泵來供應(yīng)VPI到高電容位線。這導(dǎo)致功耗和芯片尺寸顯著增加，而二者是很不期望的。連接到位線的頁面緩沖器必須現(xiàn)在被配置用于高電壓操作來提供VPI到位線。高電壓晶體管大于一般的電壓晶體管，其增加頁面緩沖器尺寸并且相應(yīng)地增加芯片尺寸。由于需要將高電容位線使用具有限制電流源的片上電壓發(fā)生器充電到VPI，則降低了編程速度。自提升禁止方案解決了基本禁止方案的問題。隨著SSL晶體管52開啟并且GSL晶體管56關(guān)閉，OV或者接地電壓被施加到位線BLO，而諸如VCC的高電壓被施加到位線BL1。QV位線(如BLQ中)將相關(guān)聯(lián)的與非串的溝道接地。當(dāng)編程電壓VPGM被施加到所選擇的單元的柵極，柵極和溝道之間的大的電位差導(dǎo)致電子F-N隧穿到浮柵上，從而編程該單元。在編程禁止的單元中，BLl開始預(yù)充電相關(guān)的溝道到VCC電壓。當(dāng)WL27的電壓上升到VPGM并且剩余的字線達到VPASS,通過控制柵、浮柵、溝道和本體的串行容量被耦合，并且溝道電位被自動提升。該提升發(fā)生在耦合的溝道電壓上升到Vcc-Vth(Vth為SSL晶體管的閾值電壓)時。在此時，SSL晶體管52關(guān)閉并且溝道變成浮置節(jié)點。已經(jīng)計算出浮溝道電壓上升到大約柵極電壓的80%，其足夠高到阻止F-N隧穿發(fā)生。但是，編程干擾仍舊發(fā)生。特別是，如果VPASS被設(shè)置得過高，由于VPASS和OV溝道之間的電壓的相對高的差值，使得耦合到BLO的擦除的單邏輯"0"狀態(tài)。另一方面，如果VPASS#皮設(shè)置的過低，連接到WL27并且耦合到BL1的擦除的存儲器單元不可以接收足夠的溝道提升來禁止F-N隧穿。不幸的是，隨著由于半導(dǎo)體制造技術(shù)的發(fā)展而不斷地縮小，功率源VCC也降到一個較低的水平。這對于自提升禁止方案是不利的。這是由于與非單元串溝道在由VPGM和VPASS自提升之前被開始預(yù)充電到SSL晶體管52的Vcc-Vth，并且提升的電壓主要受預(yù)充電電壓Vcc-Vth影響。此外，為了獲得較高的封裝密度，設(shè)計者增加每一與非串中的存儲器單元的數(shù)量。因此，相對于具有16個存儲器單元50的與非串，圖2a到2c中示出的32個存儲器單元的與非串經(jīng)受兩倍于16個存儲器單元的與非串的許多的編程干擾周期。因此，在編程操作期間編程的和擦除的存儲器單元的閾值可以被無意移位。圖4示出對于編程干擾的擦除的存儲器單元和編程的存儲器單元的閾值電壓(Vt)的分布圖。實線對應(yīng)最初表示在圖3中的閾值分布，而虛線示出由于編程干擾而移位的闊值分布。該移位可以是由于單元被干擾的積累數(shù)量的次數(shù)，或者是單個編程干擾事件。由于移位的閾值可以影響讀出操作，所以這很成問題。對于讀出操作如前所述，所選擇的存儲器單元50的柵極被驅(qū)至OV,而未選4奪的存儲器單元在其柵極接收讀出電壓Vread,而未存取的存儲器單元其柵極被驅(qū)至讀出電壓Vread。如圖4中所示，OV電平不能啟動閾值電壓移位到OV之上的那些單元。此外，其閾值被移位至Vread電壓之上的未選i奪的單元將'床才爭關(guān)閉，乂人而^M,耳又的4,卡者器單元與其對應(yīng)位線隔離。用于最小化編程干擾的一個技術(shù)是用來降低VPASS的電壓電平。這在閃爍存儲器上引入操作限制，從而，與非串的存儲器單元必須在順序模式中編程，從離位線最遠(yuǎn)的存儲器單元開始。在此方案中，要編程存儲器單元(所選擇的頁面)和位線接觸之間的與非串中的所有存儲器單元必須處于擦除狀態(tài)。因此較低的VPASS電壓可以被用于未選擇的單元來確保位線電壓可以被耦合到與非串中的所選擇的存儲器單元。不幸的是，由于所選擇的存儲器單元和位線接觸之間的編程的存儲器單元(例如具有高于VPASS的Vth)將阻止位線電壓達到所選擇的存儲器單元，所以不能執(zhí)行隨機的頁面編程搡作。該隨機頁面編程禁止導(dǎo)致特定應(yīng)用中的多種限制和性能降低。因此，期望提供一種編程禁止方案來最小化與非閃爍存儲器單元中的編程干擾。更具體地，期望提供一種編程禁止方案，其中VPASS電壓電平可以被降低用于最小化不期望編程的未選擇的存儲器單元中的編程干擾，同時最大化不期望編程的所選擇的存儲器單元的提升的溝道電壓。
發(fā)明內(nèi)容本發(fā)明的目的是用來消除或者減輕先前閃爍存儲器編程干擾禁止方案的至少一個缺陷。更具體地，本發(fā)明的目的是提供一種與非閃爍存儲器編程干擾禁止方案來最小化隨機編程操作期間的未選擇的存儲器單元的傳遞干擾。在第一方面，本發(fā)明提供一種用于最小化與非串中編程千擾的方法。所述與非串包括所選擇的存儲器單元、所述選擇的存儲器單元和位線之間的上部存儲器單元、所述選擇的存儲器單元和電源線之間的下部存儲器單元、以及用于耦合存儲器單元到所述位線的串選擇晶體管。所述方法包括耦合電壓電平到所述與非串；預(yù)充電所述選擇的存儲器單元和所述上部存儲器單元的溝道；并且局部提升所述選擇的存儲器單元溝道。所述電壓電平對應(yīng)于來自所述位線的編程禁止數(shù)據(jù)。在所述電壓電平被耦合到所述與非串的溝道之后，所述選擇的存儲器單元和所述上部存儲器單元的所述溝道被預(yù)充電到初級提升的電壓電平。在所述溝道被預(yù)充電之后，所述選擇的存儲器單元溝道被局部提升到次級提升的電壓電平，所述次級提升的電壓電平高于所述初級提升的電壓電平。根據(jù)第一方面的實施例，對應(yīng)于編程禁止數(shù)據(jù)的所述電壓電平在第一時間周期內(nèi)被耦合到所述位線，在所述第一時間周期之后的第二時間周期內(nèi)預(yù)充電所述溝道，在所述第二時間周期之后的第三時間周期內(nèi)局部提升所述選擇的存儲器單元溝道，并且局部提升的步驟包括將連接到所述選擇的存儲器單元的所選擇的字線驅(qū)至編程電壓電平。在本實施例的一方面，所述耦合的步驟可以包括在所述第一時間周期內(nèi)將所述串選擇晶體管驅(qū)至第一電壓電平，隨后在第二時間周期中將所述串選擇晶體管驅(qū)至去耦電壓電平。所述去耦電壓電平可以低于所述第一電壓電平。在本實施例的另一方面，所述預(yù)充電的步驟可以包括將所述選擇的字線和連接到所述上部存儲器單元的上部字線驅(qū)至第一傳遞電壓電平。所述第一傳遞電壓可以具有用于有效地最小化所述上部存儲器單元中的編程干擾并最大化所述初級提升的電壓電平的值。所述第一傳遞電壓可以低于10伏特，但是也可以使用7伏特的傳遞電壓。在本實施例的又另一方面，其中，所述局部提升的步驟包括電關(guān)閉與所述選擇的存儲器單元相鄰的所述上部存儲器單元。所述電關(guān)閉的步驟可以包括將與所述選"t奪的字線相鄰的上部字線從所述第一傳遞電壓電平降低到去耦電壓電平，而所述選擇的字線被驅(qū)至編程電壓電平?？商娲?，在與所述選擇的存儲器單元相鄰的所述上部存儲器單元被關(guān)閉之后，將所述選擇的字線可以驅(qū)至編程電壓電平。更具體地，在所述上部字線開始向所述去耦電壓下降之后的一個延遲時間，所述選擇的字線可以被驅(qū)至編程電壓?？商娲?，所述電關(guān)閉的步驟可以包括將除了與所述選擇的字線相鄰的上部字線之外的所述上部字線從所述第一傳遞電壓電平上升到第二傳遞電壓，而所述選擇的字線被驅(qū)至所述編程電壓電平，并且與所述選擇在本實施例的又另一方面，所述預(yù)充電的步驟可以包括將連接到所述下部存儲器單元的下部字線驅(qū)至第二傳遞電壓，其中所述第二傳遞電壓小相鄰的下部字線從所述第二傳遞電壓降低到關(guān)閉電壓電平，而所述選擇的字線被驅(qū)至所述編程電壓電平?？商娲兀鲱A(yù)充電的步驟可以包括將連接到所述下部存儲器單元的除了與所述選擇的字線相鄰的下部字線之外的下部字線驅(qū)至第二傳遞電壓，在第一時間周期、第二時間周期和第三時間周期期間與所述選擇的字線相鄰的下部字線保持在關(guān)閉電壓電平。在所有之前的實施例中，編程電壓電平可以以預(yù)定電壓步幅被反復(fù)增加，而保持所述第一傳遞電壓電平和所述第二傳遞電壓電平。在第二方面，本發(fā)明提供一種用于最小化閃爍存儲器與非串中編程千擾的方法。所述與非串可以具有所選擇的存儲器單元、所述選擇的存儲器單元和位線之間的上部存儲器單元、所述選擇的存儲器單元和電源線之間的下部存儲器單元、以及用于耦合存儲器單元到所述位線的串選擇晶體管。所述方法包括a)在第一時間周期內(nèi)驅(qū)動所述串選擇晶體管用于耦合所述位線的數(shù)據(jù)電壓到所述與非串；b)在第二時間周期內(nèi)以傳遞電壓電平來驅(qū)動所述上部存儲器單元和所述選擇的存儲器單元；c)在第三時間周期內(nèi)驅(qū)動所述選擇的存儲器單元到編程電壓電平；和d)在所述第三時間周期內(nèi)電關(guān)閉與所述選擇的存儲器單元相鄰的所述上部存儲器單元。12單元，其中所述第二傳遞電壓電平低于所述傳遞電壓。所述電關(guān)閉的步驟可以包括在所述第三時間周期內(nèi)將與所述選擇的存儲器單元相鄰的上部存儲器單元從所述傳遞電壓電平驅(qū)至去耦電壓，而所述選擇的存儲器單元被驅(qū)至所述編程電壓電平。在與所述選擇的存儲器單元相鄰的所述上部存儲器單元開始被驅(qū)至去耦電壓之后的一個延遲時間，所述選擇的存儲器單元可以被驅(qū)至所述編程電壓電平?？商娲兀鲭婈P(guān)閉的步驟可以包括在所述第三時間周期內(nèi)將除了與所述選擇的存儲器單元相鄰的上部存儲器單元之外的所述上部存儲器單元從所述傳遞電壓驅(qū)至第二傳遞電壓，其中所述第二傳遞電壓大于所述傳遞電壓。編程電壓電平可以以預(yù)定電壓步幅被反復(fù)增加，而保^持所述傳遞電壓電平和所述關(guān)閉電壓電平。根據(jù)另一實施例，所述下部存儲器單元可以在所述第二時間周期期間被驅(qū)至0V，并且所述驅(qū)動上部存儲器單元的步驟可以包括在所述第二時間周期內(nèi)以第二傳遞電壓電平驅(qū)動所述下部存儲器單元，所述第二傳遞電壓電平低于所述傳遞電壓。和所述選擇的存儲器單元相鄰的下部存儲器單元可以在所述第三時間周期內(nèi)以關(guān)閉電壓電平驅(qū)動。對本領(lǐng)域普通技術(shù)人員來說，通過結(jié)合附圖閱讀本發(fā)明具體實施例的下面描述，本發(fā)明的其他方面和特征將變得清楚。參考附圖，將僅通過示例方式來描述本發(fā)明的實施例，其中圖1是典型的閃爍存儲器的框圖；圖2a是兩個與非存儲器單元串的電路圖；圖2b是圖2a所示的兩個與非存儲器單元串的平面布局；圖2c是圖2b所示的一個與非存儲器單元串沿著線A-A，的橫截面圖；圖3是擦除的存儲器單元和編程的存儲器單元的閾值電壓(Vt)分布圖；圖4是擦除的存儲器單元和編程的存儲器單元在編程干擾之后的閾值電壓(Vt)分布圖；圖5是根據(jù)本發(fā)明的實施例說明總的編程禁止方法的流程圖；圖6是根據(jù)本發(fā)明的實施例說明總的編程禁止方法的實施例的流程圖；圖7a是根據(jù)本發(fā)明的實施例的編程禁止方法期間示出應(yīng)用柵極電壓的與非串的筒化橫截面視圖；圖7b是進一步說明應(yīng)用到圖7a的與非串的電壓時序的時序圖；圖8是說明根據(jù)本發(fā)明的實施例的編程禁止時序的時序圖；圖9是說明根據(jù)本發(fā)明的另一個實施例的編程禁止時序的時序圖；圖10為說明圖7b被修改的以最小化溝道泄漏的編程禁止時序的時序圖；圖ll是說明圖7b被修改的以最大化局部次級提升的電壓電平的編程禁止時序的時序圖；圖12是說明根據(jù)本發(fā)明的另一個實施例的編程禁止時序的時序圖；圖13是根據(jù)本發(fā)明的實施例的示出應(yīng)用柵極電壓的與非串的簡化橫截面圖；圖14是進一步說明應(yīng)用到圖13的與非串的電壓時序的時序圖；圖15是根據(jù)本發(fā)明的實施例的示出應(yīng)用柵極電壓的與非串的簡化橫截面圖；圖16是進一步說明應(yīng)用到圖15的與非串的電壓時序的時序圖。具體實施方式0039總的來說，本發(fā)明提供一種用于最小化閃爍存儲器中編程干擾的方法和系統(tǒng)。為了降低與非閃爍存儲器單元串中的編程干擾，期望沒有自所擦除的狀態(tài)的編程，使用了局部提升的溝道禁止方案。在局部提升的溝道禁止方案中，不期望編程的與非串中的所選擇的存儲器單元和與非串中的其他單元局部去耦。這允許所去耦的單元的溝道被局部提升到足以在對應(yīng)字線上升到編程電壓時禁止F-N隧穿的電壓電平。由于高的提升效率，應(yīng)用到與非串中的剩余的存儲器單元的柵極的傳遞電壓可以相對于現(xiàn)有技術(shù)方案下降，使得最小化編程干擾，而允許隨機頁面編程。圖5是說明根據(jù)本發(fā)明的實施例的總的編程禁止方法的流程圖。應(yīng)該理解當(dāng)一個與非串的所選擇的存儲器單元被編程時，另一個與非串的所選擇的存儲器單元可以被禁止編程。在步驟IOO用編程禁止電壓偏置位線，其對應(yīng)邏輯"1"狀態(tài)。隨后在步驟102,與非串的溝道被預(yù)充電到初級提升的電壓電平。這可以通過驅(qū)動所有的字線到傳遞電壓來實現(xiàn)。在步驟104當(dāng)對應(yīng)的字線被驅(qū)至編程電壓時，所選擇的存儲器單元的溝道被局部提升到次級提升的電壓電平。這可以通過控制與所選擇的存儲器單元直接相鄰的存儲器單元的字線電壓使所選擇的存儲器單元與其余的與非串去耦或者隔離來實現(xiàn)。對于要禁止編程的與非串，其對應(yīng)于局部提升階段，其中，所選擇的存儲器單元的溝道被提升到足以禁止F-N隧穿的電平。時序在步驟106結(jié)束，其中所有的字線和諸如SSL的選擇線被驅(qū)至0V。圖6是說明圖5所示的編程禁止方法的實施例的流程圖。在本實施例中，上部字線是指所選擇的存儲器單元和位線之間的那些字線和存儲器單元，而下部字線是指所選擇的存儲器單元和電源線之間的那些字線和存儲器單元。圖6所示的編程禁止方法在步驟200開始，其中使用禁止電壓或者編程電壓偏置位線。在這里討論的例子中，假設(shè)位線被驅(qū)至VCC的禁止電壓。在步驟202,所選擇的字線和上部字線被驅(qū)至第一傳遞電壓。該第一傳遞電壓足夠高，可以開啟對應(yīng)于上部字線的每一個存儲器單元，而無需考慮其編程的或者非編程的狀態(tài)。與步驟202并行發(fā)生，在步驟204，下部字線被驅(qū)至第二傳遞電壓。根據(jù)本發(fā)明的實施例，第一傳遞電壓和第二傳遞電壓可以互相相同，或者第二傳遞電壓可以小于第一傳遞電壓。隨后在步驟206,所選4奪的字線被驅(qū)至編程電壓，之后步驟208的隔離操作用于將所選擇的存儲器單元和與非串的未選擇存儲器單元去耦。如下所述，存在不同的技術(shù)用于隔離所選擇的存儲器單元。根據(jù)本發(fā)明的另一個實施例，可以關(guān)閉連接到下部字線的存儲器單元，用于降低來自所選擇的存儲器單元的電荷泄漏。圖7a是與非串300的簡化橫截面圖，類似于圖2b中所示。與非串300包括其柵極被連接在字線WLO至WL31的存儲器單元302;用于將與非串300耦合到位線306的串選擇晶體管304;用于將與非串300耦合到電源線310的接地選擇晶體管308。與非串300形成在PP-阱，而該PP-阱本身形成在P-襯底的N-阱中。與非串存儲器單元晶體管的源極/漏極區(qū)是n+擴散區(qū)。圖7a包括注解，用來示出根據(jù)本發(fā)明的實施例的應(yīng)用到指定字線的相對電壓電平。注意到在物理結(jié)構(gòu)上與非串保持與現(xiàn)有技術(shù)相同。在圖7a所示的例子中，假設(shè)連接到WL29的存儲器單元被選擇用于編程，并且要被編程的數(shù)據(jù)為邏輯'T，狀態(tài)。由于擦除狀態(tài)是邏輯'T，，所以禁止編程。圖7b是進一步說明應(yīng)用到圖7a中的電壓時序的時序圖。時間周期Tl是初始狀態(tài)，其中所有存儲器單元302的柵極、信號SSL和信號GSL被偏置為0V，而用于編程存儲器單元和用于禁止編程存儲器單元的位線電壓被施加。CSL可以被偏置為OV或者VCC,但是在本例中可以優(yōu)選偏置為VCC來最小化泄漏。在本例中，位線306被偏置為VCC。在時間周期T2,信號SSL被偏置為VCC,用于耦合位線電壓到與非串300。在圖7a所示的與非串300中，串選擇晶體管304由于其連接到位線306的漏極端子和其柵極都被偏置為VCC，所以串選擇晶體管304電關(guān)閉。更具體地，串選擇晶體管304—旦其源極上升到大約VCC減去晶體管的閾值電壓，則串選擇晶體管304將關(guān)閉。時間周期T1和T2對應(yīng)于圖5中的步驟IOO。在時間周期T3期間，對應(yīng)于圖5中的步驟102,所有的字線(上部、下部和所選擇的字線)被驅(qū)至傳遞電壓V2，其中V2被選擇大于VCC。這將有效地提升與非串300的整個溝道到初級_提升電壓。在時間周期T4的開始，所選4奪的字線WL29上升到編程電壓VI，而相鄰的字線WL28和WL3Q下降到去耦電壓V3。這分別對應(yīng)于圖5中的步驟104和106。VI的電壓電平被設(shè)置大于V2,并且V3的電壓電平被設(shè)置低于VI和V2。將WL28和WL30的字線電壓下降到V3的另一個優(yōu)點是來補償連接到WL29的控制柵極和耦合到WL28和WL30的浮柵之間的電容耦合。隨著WL29被驅(qū)至Vl,電容耦合效應(yīng)可以增加浮柵電壓，從而增加與所選擇的存儲器單元直接相鄰的存儲器單元中的傳遞干擾的可能性。因此，字線電壓下降到V3將降低浮柵電壓。在圖7a所示的實施例中，應(yīng)該^f艮據(jù)以下標(biāo)準(zhǔn)選4奪VI、V2和V3的電壓電平。VI應(yīng)該是足夠高的電壓電平來促進耦合到偏置為OV的位線的存儲器單元中的F-N隧穿。V2的電壓電平應(yīng)該被選擇滿足以下三個標(biāo)準(zhǔn)。第一，V2應(yīng)該足夠高到確保未選擇的單元的溝道被設(shè)置為導(dǎo)通的。第二，對于WL28和WL30在時間周期T4期間當(dāng)電壓V2下降到電壓V3時，連4妄到WL28和WL30的存儲器單元關(guān)閉并且在時間周期T4期間保持關(guān)閉。這是所獲得的局部去耦效應(yīng)。第三，當(dāng)所選4奪的字線WL29從電壓V2上升到編程電壓VI時，所選擇的單元的溝道可以被提升到期望的電壓，也就是次級提升的電壓電平。V3的電壓電平應(yīng)該足夠高到傳遞OV位線電壓通過未選擇的單元到達所選擇的單元的漏極，而足夠低到基本關(guān)閉與所選擇的單元(連接到WL29)直接相鄰的存儲器單元(連接到WL28和WL30)的溝道。本編程禁止方案的顯著的優(yōu)點在于V2的電壓電平相對于現(xiàn)有技術(shù)的模擬VPASS的電壓被降低，以最小化未選擇的存儲器單元中的編程干擾，而要足夠高，以通過先前已經(jīng)被編程為邏輯"0"狀態(tài)的未選擇的存儲器單元在位線上傳遞0V。既然電壓VI、V2和V3的相對電平以及其應(yīng)用時序已經(jīng)根據(jù)本發(fā)明的一般實施例描述，以下是可以使用的示例值的描述。表2列出基于特定處理技術(shù)的圖7a所示實施例的示例電壓值。表2<table>tableseeoriginaldocumentpage17</column></row><table>Vthc(最壞情況邏輯"0"編程的單元電壓，閾值電壓)3V使用這些值，可以計算對于與非串溝道300的初級提升電壓電平和對于不期望編程的所選擇的存儲器單元的次級提升的電壓電平。由于VCC的柵極電壓和VCC的漏極電壓(連接到位線306),串選擇晶體管304在其源極端子達到VCC-Vth時被電關(guān)閉。因此，VCC-Vth-ssl是用于溝道提升的初始溝道電壓Vich(即，起始電壓)。根據(jù)以下公式(1)計算溝道的初級提升的電壓電平(Vprimary):(1)Vprin〗ary=Vich+y*(Vunsel—Vthc—Vich),其中，Vunsel是應(yīng)用到未選擇的存儲器單元的柵極電壓，并且Vich=VCC-Vth-ssl。根據(jù)以下公式(2)計算所選擇的存儲器單元的次級提升的電壓電平Vsecondary:(2)Vsecondary=Vich+y*(VseJ-Vlhc-Vicl])，其中，Vsel是應(yīng)用到所選擇的存儲器單元的柵極電壓，并且Vich-VCC-Vth-ssl。公式(2)中的Vsecondary可以由下面公式(3)替換表示(3)Vsecondary=Vprimary+y*(Vsel-Vunsel).-如果Vunsel>Vthc+Vich并—￡LVsel>Vunsel。圖7b的時序圖的描述跟隨著表2的示例值的應(yīng)用。將位線306設(shè)置為172.5V(VCC),在時間周期T2期間信號SSL上升到2.5V(VCC)將導(dǎo)致與非串300的溝道電壓上升到大約1.7V的Vich。當(dāng)所有的字線在時間周期T3期間上升到7V(V2)時，與非串300的溝道上升到初級提升的電壓電平，即Vprimary-1.7V+0.8*(7V-3V-1.7V)=3.54V在時間周期T4期間，所選擇的字線上升到18V(VI)，而兩個相鄰的未選才奪的字線WL28和WL30下降到5V(V3)。由于除了連接到WL28和WL30的存儲器單元的未選擇單元在T3期間保持3.54V的提升的溝道電壓，連接到WL28和WL30的存儲器單元隨著所選擇的單元的柵極上升到18V(VI)而電關(guān)閉。因此，所選擇的單元的溝道和其余與非串300去耦，并且所選擇的單元的溝道提升被局部化。局部化的溝道提升比現(xiàn)有技術(shù)溝道提升方案更有效，從而提供更高的提升的溝道電壓。結(jié)果次級提升的電壓電平近似為Vsecondary=3.54V+0.8(Vl-V2)=I2.34V因此，該次級提升的電壓電平足夠高到禁止所選擇的單元被編程。也就是，次級提升電壓足夠高使得所選擇單元在18V的VI編程電壓之下保持其擦除狀態(tài)。在所描述的實施例中，次級提升的電壓電平對編程電壓VI的比率至少大約是70%。由于相鄰的存儲器單元可以被關(guān)閉來將所選擇的存儲器單元和其余的與非串去耦，所以前述編程禁止時序應(yīng)用于任意選擇的具有相鄰存儲器單元的存儲器單元。但是，與非串300包括連接到不具有第二相鄰存儲器單元的字線WLO和L31的末端存儲器單元。以下討論每個末端存儲器單元被禁止編程時的編程禁止時序。圖8是說明當(dāng)連接到字線WL31的存儲器單元被驅(qū)至編程電壓VI時的編程禁止時序的時序圖。與連接到WL31的存儲器單元直接相鄰的是連接到WL30的存儲器單元，并且串選擇晶體管304連接到信號SSL。在圖7b的時序中，在時間周期T2期間位線306被偏置到VCC并且SSL上升到VCC。隨著耦合的溝道電壓上升到VCC-Vth-ssl,串選擇晶體管304最終關(guān)閉。在時間周期T3期間，所有的字線上升到V2以將與非串300的溝道上升到初級提升的電壓電平。字線WL31上升到VI并且在時間周期T4期間字線WL30下降到V3以關(guān)閉各自的存儲器單元。由于串選擇晶體管304已經(jīng)被關(guān)閉，連接到WL31的存儲器單元和與非串300去耦，并且其溝道被局部提升到次級提升的溝道電壓電平。圖9是說明當(dāng)連接到字線WLO的存儲器單元被驅(qū)至編程電壓VI時的編程禁止時序的時序圖。與連接到WLO的存儲器單元直接相鄰的是連接到WL1的存儲器單元，并且接地選擇晶體管308連接到信號GSL。在時間周期Tl的初始狀態(tài)下，GSL被偏置為0V，而位線306:故偏置為VCC。在時間周期T2期間SSL上升到VCC,并且在時間周期T3期間所有的字線上升到V2，以將與非串300的溝道上升到初級提升的電壓電平。字線WLO上升到VI并且在時間周期T4期間字線WL1下降到V3以關(guān)閉各自的存儲器單元。由于接地選擇晶體管308已經(jīng)被關(guān)閉，連接到WL1的存儲器單元和與非串300去耦，并且其溝道被局部提升到次級提升的溝道電壓電平。如圖7b到圖9中所示，不期望編程的與非串中的所選擇的存儲器單元可以通過控制時序和應(yīng)用到未選擇存儲器單元與所選擇的晶體管的電壓，來與其余的與非存儲器單元去耦。在圖7b到圖9中的時間周期T3期間，與非串300的溝道可以通過WL31和串選擇晶體管304之間的電容性耦合來泄漏電荷到位線。這可以有效降低初級提升的電壓電平。因此，根據(jù)本發(fā)明的實施例，信號SSL可以從VCC降低到泄漏最小電壓V4。例如，對于圖7a中示出的與非串300，V4可以是IV。通過將SSL下降到V4,串選4奪晶體管304的溝道對于泄漏電荷到位線306變得更有阻抗性。V4可以被選為足以傳遞位線上OV電平到要編程的所選擇的存儲器單元的電平。圖IO為說明圖7b被修改的以最小化溝道泄漏的編程禁止時序的的時序圖。在時間周期Tl的初始階段，所有存儲器單元302的柵極、信號SSL和信號GSL被偏置為OV,而位線電壓(VCC)被應(yīng)用并且CSL被偏置為VCC。在時間周期T2，信號SSL被偏置為VCC用于耦合位線電壓到與非串300。在圖7a中示出的與非串300中，因為串選擇晶體管304的連接到位線306的漏極端子和其柵極都被偏置到VCC，所以串選擇晶體管304被關(guān)閉。更具體地，一旦串選擇晶體管304的溝道上升到大約VCC減去晶體管的閾值電壓，則串選擇晶體管304將關(guān)閉。在時間周期T3期間，所有的字線被驅(qū)至傳遞電壓V2，用于將與非串300的全部溝道提升到初級提升的電壓。但是，為了最小化至位線306的初級提升的電壓的泄漏，隨著字線被驅(qū)至V2，SSL下降到電壓V4。在時間周期T4的開始，所選擇的字線WL29被升到編程電壓VI,而相鄰字線WL28和WL30被下降到去耦電壓V3?？梢栽趫D8和圖9中所示的具有等同效應(yīng)的編程禁止時序中使用下降到泄漏最小化電壓V4的SSL電壓。根據(jù)本發(fā)明的另一個實施例，所選擇的不期望編程的存儲器單元的局部次級提升的電壓電平可以進一步增加。在圖7a到圖10中示出的之前編程禁止時序?qū)嵤├?，所有的字線在時間周期T3期間被驅(qū)至V2傳遞電壓，之后，僅有所選擇的字線從V2被驅(qū)至編程電壓VI。當(dāng)V2和VI之間的差值;陂最大化時，可以最大化局部次級提升的電壓電平。因此，根據(jù)本發(fā)明的實施例，對于所選擇的字線，V2的電壓電平相對于之前示出的編程禁止時序被降低。圖ll是說明圖7b被修改的以最大化被禁止編程的所選擇的晶體管的溝T3期間，除了所選擇的字線WL29，所有的字線被驅(qū)至V2傳遞電壓，WL29被驅(qū)至較低的V5電壓。緊接著在時間周期T4中，WL29被驅(qū)至編程電壓VI。對于圖7a所示的與非串300,例如，V5可以被設(shè)置為5V的電壓電平。注意，選擇V5足以高使得在時間周期T3期間確保所選擇的單元的溝道的導(dǎo)通。因此，由于V5和VI之間的差值大于V2和VI之間的差值，所以在所選4奪的存儲器單元中可以獲得更高的局部次級提升的電壓電平。這稱為高差值局部提升方案。隨后的關(guān)系表達總結(jié)了在本發(fā)明之前所述實施例中使用的電壓電平的相對限制條件。(1)V3<V2<V1(2)0V<V4<V3(3)0V<V5<V2實際值依賴于存儲器單元和晶體管幾何構(gòu)型以及使用的工藝。VI是足以導(dǎo)致F-N隧穿的編程電壓。V2是傳遞電壓，i)足夠高用于使存儲器單元傳導(dǎo)；ii)足夠高使得下降到V3將與其連接的存儲器單元關(guān)閉；iii)足夠高使得增加到V1將所選擇的存儲器溝道局部提升到期望的次級提升電壓電平。V2可以大于VCC。V3足夠高到傳遞0V位線電壓，并且應(yīng)該至少和編程的存儲器單元的最壞情況的闊值電壓一樣高。例如，在表1中，如果Vthc為3伏特，則V3應(yīng)該至少為3伏特。在圖7b到圖11中已經(jīng)示出根據(jù)本發(fā)明的實施例的不同的編程禁止時序。實施例已經(jīng)被示出在編程操作期間用于降低泄漏或者用于增加次級提升的電壓電平。這些實施例可以被組合在一起來獲取每一個單個方案已經(jīng)提供的所有的益處。如在圖12的時序圖中所示，SSL信號可以在時間周期T3期間被降低到泄漏最小化電壓V4,而所選擇的字線WL29在時間周期T3期間可被設(shè)置為降低的傳遞電壓V5。在之前描述的實施例中，SSL信號可以被降低到泄漏最小化電壓V4，以最小化至位線306的電荷泄漏，從而在將所選擇的存儲器單元溝道局部^t是升到次級提升的電壓電平之前最大化提升的溝道電壓。在局部提升期間，一些電荷可以從所選擇的存儲器單元的溝道通過其兩個直接相鄰的存儲器單元泄漏。這是由將相鄰單元的字線從V2下降到V3造成的，其降低了他們各自存儲器單元的溝道電壓。因此，當(dāng)仍舊關(guān)閉時，一些電荷將泄漏到連接到下部字線的其他存儲器單元。根據(jù)本發(fā)明的降低電荷泄漏實施例，下部字線使用不同于上部字線的電壓驅(qū)動，用于降低從所選擇的存儲器單元的局部提升的溝道產(chǎn)生的電荷泄漏。在圖13中示出此方案的一個實施例。圖13示出圖7a中所示的同樣的與非串300,并且包括注解，用來示出應(yīng)用到指定字線的相對電壓電平。應(yīng)用到所選擇的字線WL29和上部字線WL30與WL31的電壓可以與之前所示并描述的圖7a的實施例相同。在本實施例中，下部字線WLO-WL28被驅(qū)至傳遞電壓V6，并且直接相鄰的字線WL28隨后下驅(qū)至低電壓電平。例如，低電壓可以是OV、0.IV、0.2V。圖14是根據(jù)當(dāng)前所述實施例說明編程禁止時序的時序圖。在時間周期Tl和T2期間的時序與之前描述的圖7b中相同。在時間周期T3,上部字線WL30-WL31以及所選4奪的字線被驅(qū)至第一傳遞電壓V2。下部字線WL0-WL28被驅(qū)至第二傳遞電壓V6。在另一個實施例中，第二傳遞電壓V6低于第一傳遞電壓V2，但是高于編程的存儲器單元的閾值。因為電荷在遍及與非存儲器單元串的整個溝道中被分布或者共享，所以仍舊產(chǎn)生初級提升的電壓。在時間周期T4的開始，所選^r的字線WL29上升到編程電壓VI，而上部相鄰字線WL30被降到去耦電壓V3。另一方面，下部相鄰字線WL28被降到關(guān)閉電壓0V。現(xiàn)在開始討i侖前述時序和電壓電平的效應(yīng)。如果連接到WL28的存儲器晶體管已經(jīng)使用正閾值被編程，則當(dāng)WL28降至諸如0V的正閾值之下時存儲器晶體管關(guān)閉。另一方面，如果存儲器單元仍被擦除(負(fù)閾值)，則甚至OV的關(guān)閉電壓可以開啟存儲器單元。但是，由于第二傳遞電壓V6應(yīng)用到下部字線，下部存儲器單元的溝道被提升到較低的初級提升的電壓。因此，連接到WL28的存儲器單元的源極端子(漏極端子連接到所選擇的存儲器單元)為正，從而關(guān)閉存儲器單元。通過關(guān)閉從所選擇的晶體管的提升的溝道到下部存儲器單元的泄漏路徑，進一步提高局部使用任意低電壓，其有效地最小化通過連接到WL28的存儲器單元的電荷泄漏。根據(jù)可替代實施例，在時間周期T4的開始，串選擇信號SSL可以被降到V4，如以SSL軌跡中的虛線示出，并且在時間周期T3期間，WL28可以被設(shè)置為保持在關(guān)閉電壓，如以WL28軌跡中的虛線示出。保持相鄰下部字線(諸如所述實施例中的WL28)在關(guān)閉電壓的優(yōu)點包括電壓消耗和耦合電容的下降。由于字線驅(qū)動器不需要對字線進行升壓和降壓，所以降低了電壓消耗。當(dāng)減小字線間距來提高存儲器陣列封裝密度時，相鄰字線之間的電容性耦合將隨著字線的升壓和降壓而變得更加顯著。由于相鄰下部字線在時間周期T3和T4之間不改變，所以降低了電容性耦合。第二傳遞電壓V6可以是低電壓，諸如用于閃爍讀出操作的讀出電壓電平，并且低于V3。圖15是本發(fā)明的另一個實施例，結(jié)合了之前實施例中的一些特征。圖15示出圖13中所示的同樣的與非串300,并且包括標(biāo)號以示出應(yīng)用到指定字線的相對電壓電平。更具體地，本例子使用了圖13的電荷泄漏降低方案，圖11的多種高差值局部提升方案和新的去耦方案。在新的去耦方案中，使用之前所建立的電壓來控制與非串300的第一和第二上部相鄰存儲器單元，用來將所選擇的存儲器單元和與非串300去耦。圖16是根據(jù)當(dāng)前描述實施例說明編程禁止時序的時序圖。圖16示出WL29的相對時序變化，以及WL29的可替代傳遞電壓，這些將在下面描述。時間周期T1和T2期間的時序和之前描述的圖13中相同。在時間周期T3，所有的上部字線(本例中的WL30和WL31)和所選擇的字線WL29被驅(qū)至去耦電壓V3。事實上，在時間周期T3中使用V3作為第一傳遞電壓。其間，下部字線被驅(qū)至第二傳遞電壓V6,包括相鄰下部字線WL28保持在默認(rèn)關(guān)閉電壓電平(例如0V)。因此，此時與非串300的溝道實際上被局限在連接到WL29-WL31的存儲器單元，其被提升到初級提升的電壓。在時間周期T4的開始，所選擇的字線WL29上升到編程電壓VI，而上部相鄰字線WL31保持在V3。大約在同一時間，除了上部相鄰字線WL31之外的所有上部字線被上驅(qū)至第一傳遞電壓V2。在此實施例中，當(dāng)WL29上升到VI并且WL31上升到V2時，連接到WL30的存儲器單元被電關(guān)閉，并且在時間周期T4，WL28下降到關(guān)閉電壓。在可替代實施例中，在時間周期T4的開始，串選擇信號SSL可以被降到V4，如以SSL軌跡中的虛線示出。以下關(guān)系表達式概述了圖13到圖16的實施例中使用的電壓電平的相對限制條件。22(1)V3<V2<V1(2)0V<V4<V3C3)0V<V6《V3因此，由于低電壓電平應(yīng)用到下部存儲器單元的^f冊極，所以事實上不存在下部存儲器單元所經(jīng)受的傳遞千擾。在圖16中，在時間周期T3期間，WL29可以被初始設(shè)置為V3來增加V3和VI之間的電壓差值，并且來提供類似于圖11的實施例可獲取的高差值局部提升?？商娲?，通過在時間周期T3期間保持WL29在0V并且隨后在時間周期T4期間直接驅(qū)動WL29到VI可以最大化局部提升。這通過虛線400示出。注意到連接到WL29的存儲器單元是具有負(fù)閾值電壓的擦除的單元。之前所示時序圖意于示出對于指定電壓應(yīng)用到所選擇的和未選擇的字線的一般時序關(guān)系。但是，將所選擇的字線從第一傳遞電壓(或者OV)驅(qū)動到編程電壓(VI)和直接相鄰字線的控制之間的相對時序可以如下進一步得到改善。例如，參見圖10，所選擇的字線WL29可以被驅(qū)至VI,同時相鄰字線WL28和WL30下降到V3。換句話說，所選4奪的存儲器單元在應(yīng)用VI編程電壓時與其余的與非存儲器單元去耦。在WL29轉(zhuǎn)變到VI的開始部分期間，在這些相鄰存儲器單元被電壓V3完全關(guān)閉之前，由于WL29提升引起的一些電荷將通過相鄰存儲器單元泄漏。為了在時間周期T4期間最大化所選擇的存儲器單元的局部提升效率，在所選擇的存儲器單元與其他存儲器單元去耦之后不久所選擇的字線可以被驅(qū)至V1。例如在圖16的實施例中，WL29可以保持在V3，直到WIJ8達到GV之后，如軌跡402中所示出。更具體地如圖16中所示，在WL28開始下降到0V之后的一個延遲時間td之后WL29可以被驅(qū)至VI。延遲時間td可以是任意預(yù)設(shè)值。對于在時間周期T3期間WL29保持在OV的實施例，WL29可以保持在0V，直到延遲時間td之后WL28達到0V之后，如軌跡404中所示出。本領(lǐng)域內(nèi)的普通技術(shù)人員會理解所選擇的字線和其他的字線之間的相對時序可按需求配置，來最小化電荷泄漏或者最大化局部溝道提升。在之前的實施例中，V2是優(yōu)化用于最小化未選擇存儲器單元中的編程干擾并且用于最大化初級提升的溝道電平的值。本領(lǐng)域內(nèi)的普通技術(shù)人員會理解實際的V2值將依賴于存儲器單元的不同的設(shè)計和制造參數(shù)，并且因此可以通過仿真或者建模來確定。施例，所選擇的存儲器單元編程電壓VI將是應(yīng)用到所選擇的存儲器單元的柵極的初始編程電壓。從而，V1的電壓電平以預(yù)定的電壓幅度反復(fù)增力口，而應(yīng)用到其他字線的傳遞電壓和去耦電壓保持在同樣的電壓電平。通過在遞增編程步驟期間調(diào)整這些電壓電平，相對于現(xiàn)有技術(shù)的編程方案，能夠降低芯片尺寸和功率消耗。在所述實施例中，應(yīng)用到相鄰下部字線(即，WL28)的關(guān)閉電壓可以是OV,或者基于對于存儲器單元的所選擇的設(shè)計和制造參數(shù)，以及由于應(yīng)用V6傳遞電壓導(dǎo)致的提升的溝道電壓而選擇的任意低電壓。可以通過字線驅(qū)動器電路和諸如譯碼器的相關(guān)的字線邏輯電路來控制字線和控制線(SSL和GSL)電壓和應(yīng)用時序。本領(lǐng)域內(nèi)的普通技術(shù)人員會理解公知的多電壓電平字線驅(qū)動器電路可以很容易被修改來提供在線，譯碼邏輯可以確保直接相鄰的字線(或者控制線)以所公開的方式被控制用于將所選擇的存儲器單元和與非串去耦。因此，上面提及的字線/控制線控制方案有效地用于從擦除狀態(tài)對所選擇的存儲器單元進行編程，而禁止對保持在擦除狀態(tài)的所選擇的存儲器單元的編程。由于相對于現(xiàn)有技術(shù)編程禁止方案使用了較低的傳遞電壓，所以未選擇的存儲器單元的編程干擾被最小化。由于所選擇的存儲器單元可以和與非串中的其他存儲器單元去耦并隔離，因此，其溝道可以被有效地提升到用于禁止F-N隧穿的電平，并且可以執(zhí)行隨機頁面編程。對于任意基于與非串的閃爍存儲器，可以實施編程禁止方案的前述實施例。本領(lǐng)域內(nèi)的普通技術(shù)人員會理解方案中所使用的具體電壓電平對于特定的工藝和與非單元設(shè)計是特有的。圖7b到圖16中所示的電壓電平轉(zhuǎn)變意于提供總的事件的時序，并不意于提供信號之間的具體的時序關(guān)系。本領(lǐng)域內(nèi)的普通技術(shù)人員會意識到在不脫離本發(fā)明范圍的情況下信號之間可以出現(xiàn)較小時序差。本發(fā)明的上述實施例僅意于示例。本領(lǐng)域普通技術(shù)人員在不脫離本發(fā)明范圍的情況下對于特定實施例可以做出替代、修改和改變，并且本發(fā)明范圍僅由所附權(quán)利要求書限定。權(quán)利要求1、一種用于最小化與非串中編程干擾的方法，所述與非串具有所選擇的存儲器單元、所述選擇的存儲器單元和位線之間的上部存儲器單元、所述選擇的存儲器單元和電源線之間的下部存儲器單元、以及用于耦合存儲器單元到所述位線的串選擇晶體管，所述方法包括a)將對應(yīng)于編程禁止電壓的電壓電平從所述位線耦合到所述與非串；b)在所述電壓電平被耦合到所述與非串的溝道之后，預(yù)充電所述選擇的存儲器單元和所述上部存儲器單元的溝道至初級提升的電壓電平；以及c)在所述溝道被預(yù)充電之后，局部提升所述選擇的存儲器單元溝道至次級提升的電壓電平，所述次級提升的電壓電平高于所述初級提升的電壓電平。2、根據(jù)權(quán)利要求1所述的用于最小化編程干擾的方法，其中，對應(yīng)于編程禁止電壓的所述電壓電平在第一時間周期內(nèi)被耦合到所述位線。3、根據(jù)權(quán)利要求2所述的用于最小化編程干擾的方法，其中，在所述第一時間周期之后的第二時間周期內(nèi)預(yù)充電所述溝道。4、根據(jù)權(quán)利要求3所述的用于最小化編程干擾的方法，其中，在所述第二時間周期之后的第三時間周期內(nèi)局部提升所述選擇的存儲器單元溝道。5、根據(jù)權(quán)利要求4所述的用于最小化編程干擾的方法，其中，所述局部提升的步驟包括將連接到所述選擇的存儲器單元的所選擇的字線驅(qū)至編程電壓電平。6、根據(jù)權(quán)利要求5所述的用于最小化編程干擾的方法，其中，所述耦合的步驟包括在所述第一時間周期內(nèi)將所述串選擇晶體管驅(qū)至第一電壓電平，隨后在第二時間周期中將所述串選擇晶體管驅(qū)至去耦電壓電平，所述去耦電壓電平低于所述第一電壓電平。7、根據(jù)權(quán)利要求5所述的用于最小化編程干擾的方法，其中，所述預(yù)充電的步驟包括將所述選擇的字線和連接到所述上部存儲器單元的上部字線驅(qū)至第一傳遞電壓電平。8、根據(jù)權(quán)利要求7所述的用于最小化編程干擾的方法，其中，所述第一傳遞電壓低于10伏特。9、根據(jù)權(quán)利要求8所述的用于最小化編程干擾的方法，其中，所述第一傳遞電壓大約7伏特。10、根據(jù)權(quán)利要求7所述的用于最小化編程干擾的方法，其中，所述第一傳遞電壓具有用于有效地最小化所述上部存儲器單元中的編程干擾并最大化所述初級提升的電壓電平的值。11、根據(jù)權(quán)利要求7所述的用于最小化編程干擾的方法，其中，所述局部提升的步驟包括電關(guān)閉與所述選擇的存儲器單元相鄰的所述上部存儲器單元。12、根據(jù)權(quán)利要求11所述的用于最小化編程干擾的方法，其中，所述驅(qū)動所述選擇的字線的步驟包括在與所述選擇的存儲器單元相鄰的所述上部存儲器單元被關(guān)閉之后，將所述選擇的字線驅(qū)至所述編程電壓電平。13、根據(jù)權(quán)利要求11所述的用于最小化編程干擾的方法，其中，所述電關(guān)閉的步驟包括將與所述上部存儲器單元連接的上部字線從所述第一傳遞電壓電平降低到去耦電壓電平，而所述選擇的字線被驅(qū)至所述編程電壓電平。14、根據(jù)權(quán)利要求11所述的用于最小化編程干擾的方法，其中，所述電關(guān)閉的步驟包括將與所述上部存儲器單元連接的上部字線從所述第一傳遞電壓電平降低到去耦電壓電平，并且在所述上部字線開始向所述去耦電壓電平下降之后的一個預(yù)定延遲時間，將所述選擇的字線驅(qū)至所述編程電壓電平。15、根據(jù)權(quán)利要求11所述的用于最小化編程干擾的方法，其中，所述電關(guān)閉的步驟包括將除了與所述選擇的字線相鄰的上部字線之外的所述上部字線從所述第一傳遞電壓電平上升到第二傳遞電壓，而所述選的字線被驅(qū)至所述編程電壓電平，并且與所述選擇的字線相鄰的所述上部字線保持在所述第一傳遞電壓電平。16、根據(jù)權(quán)利要求11所述的用于最小化編程干擾的方法，其中，所述預(yù)充電的步驟包括將連接到所述下部存儲器單元的下部字線驅(qū)至第二傳遞電壓，所述第二傳遞電壓小于所述第一傳遞電壓。17、根據(jù)權(quán)利要求16所述的用于最小化編程千擾的方法，其中，所述局部提升的步驟包括將與所述選擇的字線相鄰的下部字線從所述第二傳遞電壓降低到關(guān)閉電壓電平，而所述選擇的字線被驅(qū)至所述編程電壓電平。18、根據(jù)權(quán)利要求11所述的用于最小化編程干擾的方法，其中，所述預(yù)充電的步驟包括將連接到所述下部存儲器單元的除了與所述選擇的字線相鄰的下部字線之外的下部字線驅(qū)至第二傳遞電壓，在第一時間周期、第二時間周期和第三時間周期期間與所述選擇的字線相鄰的下部字線保持在關(guān)閉電壓電平。19、根據(jù)權(quán)利要求16所述的用于最小化編程干擾的方法，還包括以預(yù)定電壓步幅反復(fù)增加所述編程電壓電平，而保持所述第一傳遞電壓電平和所述第二傳遞電壓電平。20、一種用于最小化閃爍存儲器與非串中編程干擾的方法，所述與非串具有所選擇的存儲器單元、所述選擇的存儲器單元和位線之間的上部存儲器單元、所述選擇的存儲器單元和電源線之間的下部存儲器單元、以及用于耦合存儲器單元到所述位線的串選擇晶體管，所述方法包括a)在第一時間周期內(nèi)驅(qū)動所述串選擇晶體管用于耦合所述位線的數(shù)據(jù)電壓到所述與非串；和所述選擇的存儲器單元；c)在第三時間周期內(nèi)驅(qū)動所述選擇的存儲器單元到編程電壓電平；和d)在所述第三時間周期內(nèi)電關(guān)閉與所述選擇的存儲器單元相鄰的所述上部存儲器單元。21、根據(jù)權(quán)利要求20所述的用于最小化編程干擾的方法，其中，所述驅(qū)動上部存儲器單元的步驟包括在所述第二時間周期內(nèi)以第二傳遞電壓電平驅(qū)動除了和所述選擇的存儲器單元相鄰的下部存儲器單元之外的所述下部存儲器單元，所述第二傳遞電壓電平低于所述傳遞電壓。22、根據(jù)權(quán)利要求21所述的用于最小化編程干擾的方法，其中，所述下部存儲器單元在所述第二時間周期內(nèi)被驅(qū)至0V。23、根據(jù)權(quán)利要求20所述的用于最小化編程千擾的方法，其中，所述驅(qū)動上部存儲器單元的步驟包括在所述第二時間周期內(nèi)以第二傳遞電壓電平驅(qū)動所述下部存儲器單元，所述第二傳遞電壓電平低于所述傳遞電壓。24、根據(jù)權(quán)利要求23所述的用于最小化編程干擾的方法，還包括在所述第三時間周期內(nèi)以關(guān)閉電壓電平驅(qū)動和所述選擇的存儲器單元相鄰的下部存儲器單元。25、根據(jù)權(quán)利要求20所述的用于最小化編程干擾的方法，其中，所述電關(guān)閉的步驟包括在所述第三時間周期內(nèi)將與所述選擇的存儲器單元相鄰的上部存儲器單元從所述傳遞電壓驅(qū)至去耦電壓，而所述選擇的存儲器單元被驅(qū)至所述編程電壓電平。26、根據(jù)權(quán)利要求25所述的用于最小化編程干擾的方法，其中，在與所述選擇的存儲器單元相鄰的所述上部存儲器單元開始被驅(qū)至所述去耦電壓之后的一個延遲時間，所述選擇的存儲器單元被驅(qū)至所述編程電壓電平。27、根據(jù)權(quán)利要求20所述的用于最小化編程干擾的方法，其中，所述電關(guān)閉的步驟包括在所述第三時間周期內(nèi)將除了與所述選擇的存儲器單元相鄰的上部存儲器單元之外的所述上部存儲器單元從所述傳遞電壓驅(qū)至第二傳遞電壓，所述第二傳遞電壓大于所述傳遞電壓。28、根據(jù)權(quán)利要求20所述的用于最小化編程干擾的方法，還包括以預(yù)定電壓步幅反復(fù)增加所述編程電壓電平，而保持所述傳遞電壓電平和所述關(guān)閉電壓電平。全文摘要本發(fā)明涉及一種用于最小化閃爍存儲器中編程干擾的方法。為了降低不期望從擦除狀態(tài)進行編程的與非閃爍存儲器單元串中的編程干擾，使用局部提升的溝道禁止方案。在該局部提升的溝道禁止方案中，不期望編程的與非串中的所選擇的存儲器單元和與非串中的其他單元去耦。這使得去耦的單元的溝道被局部提升到在對應(yīng)字線上升到編程電壓時足以禁止F-N隧穿的電壓電平。由于高提升效率，應(yīng)用到與非串中的剩余存儲器單元的柵極的傳遞電壓可以相對于現(xiàn)有技術(shù)方案下降，從而在允許隨機頁面編程時最小化編程干擾。文檔編號G11C7/12GK101627436SQ200780050573公開日2010年1月13日申請日期2007年11月29日優(yōu)先權(quán)日2006年11月30日發(fā)明者金鎮(zhèn)祺申請人:莫塞德技術(shù)公司