專利名稱：具有經(jīng)選擇以最小化信號(hào)耦合的位狀態(tài)指派的非易失性存儲(chǔ)器裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器裝置，且更特定來(lái)說(shuō)，涉及一種非易失性存儲(chǔ)器裝置， 其中以逐行為基礎(chǔ)改變指派給由存儲(chǔ)器單元存儲(chǔ)的多個(gè)編程電平的位狀態(tài)以最小化信
號(hào)親合。
背景技術(shù)：
具有快閃存儲(chǔ)器單元陣列的電可擦除可編程非易失性存儲(chǔ)器裝置用于廣泛多種電 裝置中。 一種非常常見(jiàn)類型的可擦除可編程非易失性存儲(chǔ)器裝置是快閃存儲(chǔ)器裝置。快 閃存儲(chǔ)器裝置使用快閃存儲(chǔ)器單元(也稱為浮動(dòng)?xùn)艠O晶體管存儲(chǔ)器單元)，其類似于場(chǎng) 效應(yīng)晶體管，具有源極區(qū)和與源極區(qū)間隔開以形成中間溝道區(qū)的漏極區(qū)。通常由經(jīng)摻雜 多晶硅制成的浮動(dòng)?xùn)艠O放置在溝道區(qū)上方，且通過(guò)柵極氧化物層與溝道區(qū)電隔離。在浮 動(dòng)?xùn)艠O上方制造控制柵極，且其也可由經(jīng)摻雜多晶硅制成?？刂茤艠O通過(guò)介電層與浮動(dòng) 柵極電分離。因此，浮動(dòng)?xùn)艠O在其與溝道、控制柵極和快閃存儲(chǔ)器單元的所有其它組件 絕緣的意義上來(lái)說(shuō)是"浮動(dòng)的"。
通過(guò)在浮動(dòng)?xùn)艠O上存儲(chǔ)電荷對(duì)快閃存儲(chǔ)器單元進(jìn)行編程。即使在己從快閃存儲(chǔ)器裝 置移除電力之后，電荷隨后也在柵極上保留一不確定的時(shí)期?？扉W存儲(chǔ)器裝置是非易失 性的正是出于此原因。通過(guò)向控制柵極和漏極或源極施加適當(dāng)電壓而將電荷存儲(chǔ)在浮動(dòng) 柵極上。舉例來(lái)說(shuō)，可通過(guò)將源極接地，同時(shí)向控制柵極施加充分大的正電壓以吸引電 子來(lái)而將負(fù)電荷放置于浮動(dòng)?xùn)艠O上，所述電子從溝道區(qū)隧道穿過(guò)柵極氧化物到達(dá)浮動(dòng)?xùn)?極。施加于控制柵極的電壓(稱為編程電壓)決定了在編程之后駐留在浮動(dòng)?xùn)艠O上的電 荷量°
可通過(guò)施加具有大于閾值電壓的量值的正控制柵極到源極電壓來(lái)讀取快閃存儲(chǔ)器 單元。存儲(chǔ)在快閃存儲(chǔ)器單元上的電荷量決定了為了允許快閃存儲(chǔ)器單元在源極與漏極 之間傳導(dǎo)電流而必須向控制柵極施加的閾值電壓的量值。在將負(fù)電荷添加到浮動(dòng)?xùn)艠O 時(shí)，快閃存儲(chǔ)器單元的閾值電壓增加。在讀取操作期間，將向控制柵極施加讀取電壓， 其足夠大以使得單元在沒(méi)有電荷存儲(chǔ)于浮動(dòng)?xùn)艠O上的情況下傳導(dǎo)，但又不足夠大而使單 元在電荷存儲(chǔ)于浮動(dòng)?xùn)艠O上的情況下傳導(dǎo)。在讀取操作期間，源極耦合到接地，且經(jīng)由合適的阻抗向漏極施加正電壓，所述漏極用作單元的輸出端子。因此，如果快閃存儲(chǔ)器 單元的浮動(dòng)?xùn)艠O帶有電荷，那么漏極將保持處于正電壓。如果快閃存儲(chǔ)器單元的浮動(dòng)?xùn)?極不帶電荷，那么單元將使漏極接地。
在快閃存儲(chǔ)器單元可編程之前，必須通過(guò)從浮動(dòng)?xùn)艠O移除電荷來(lái)將其擦除?？赏ㄟ^(guò) 向單元施加具有與用于編程的極性相反的極性的柵極到源極電壓來(lái)擦除單元。特定來(lái) 說(shuō)，將控制柵極接地，且向源極施加較大的正電壓以致使電子隧道穿過(guò)柵極氧化物且從 浮動(dòng)?xùn)艠O耗盡電荷。在另一方法中，向控制柵極施加相對(duì)大的負(fù)電壓，且向源極區(qū)施加 正電壓，例如電源電壓。
典型的快閃存儲(chǔ)器裝置包含含有大量以行和列布置的快閃存儲(chǔ)器單元的存儲(chǔ)器陣 列。兩種常見(jiàn)類型的快閃存儲(chǔ)器陣列結(jié)構(gòu)是"與非(NAND)"和"或非(NOR)"結(jié)構(gòu)， 如此稱謂是由于其中基本快閃存儲(chǔ)器單元配置或每一者布置的邏輯形式。圖l說(shuō)明具有 常規(guī)設(shè)計(jì)的典型"與非"快閃存儲(chǔ)器陣列10。陣列10由大量快閃存儲(chǔ)器單元組成，所 述快閃存儲(chǔ)器單元共同地由參考標(biāo)號(hào)14指示?？扉W存儲(chǔ)器單元14的陣列通常被劃分為 若干區(qū)塊，其中每一區(qū)塊包含若干行，例如在圖1所示的實(shí)例中包含32行。同一行中 的單元14將其控制柵極耦合到共同字選擇線30，其每一者接收相應(yīng)的字線信號(hào) WL0-WL31。同一列中的單元14將其源極和漏極彼此串聯(lián)連接。因此，每一區(qū)塊的同 一列中的所有存儲(chǔ)器單元14通常彼此串聯(lián)連接。區(qū)塊中上部快閃存儲(chǔ)器單元14的漏極 通過(guò)第一選擇柵極晶體管24耦合到位線20。每一區(qū)塊中的晶體管24的傳導(dǎo)狀態(tài)是由源 極柵極SG(D)信號(hào)控制。每一位線20輸出相應(yīng)的位線信號(hào)BL1-BLN，其指示存儲(chǔ)在陣 列10的相應(yīng)列中的數(shù)據(jù)位。位線20延伸通過(guò)多個(gè)區(qū)塊到達(dá)相應(yīng)的讀出放大器(未圖示)。 區(qū)塊中下部快閃存儲(chǔ)器單元14的源極通過(guò)第二選擇柵極晶體管28耦合到源極線26。每 一區(qū)塊中晶體管28的傳導(dǎo)狀態(tài)是由源極柵極SG(S)信號(hào)控制。源極線26接收取決于存 儲(chǔ)器單元14正在被編程、讀取還是擦除而具有各種量值的信號(hào)SL。
讀取操作是以逐行為基礎(chǔ)執(zhí)行的。當(dāng)要對(duì)選定區(qū)塊執(zhí)行讀取操作時(shí)，將源極線26 耦合到接地，且響應(yīng)于高SG(D)和SG(S)信號(hào)而接通用于所述區(qū)塊的選擇柵極晶體管24、 28。而且，將用于每一列的位線20預(yù)充電到電源電壓Vcc。最終，向用于選定行的字選 擇線30施加讀取電壓，借此向所述行中所有快閃存儲(chǔ)器單元14的控制柵極施加讀取電 壓。如上文所闡釋，讀取電壓的量值足以接通不具有帶電荷的浮動(dòng)?xùn)艠O的所有快閃存儲(chǔ) 器單元14，但不足以接通具有帶電荷的浮動(dòng)?xùn)艠O的所有單元。向用于所有未選定行的字 選擇線30施加具有較高量值的電壓。此電壓足夠大以在即使快閃存儲(chǔ)器單元14的浮動(dòng) 柵極正在存儲(chǔ)電荷的情況下也可接通所述快閃存儲(chǔ)器單元14。因此，用于每一列的位線20當(dāng)選定行的在所述列中的單元14不在存儲(chǔ)電荷的情況下將為低。否則，位線20保持 為高而處于Vcc。每一位線20上的電壓通過(guò)相應(yīng)讀出放大器(未圖示)與參考電壓進(jìn)行 比較。如果位線20上的電壓小于參考電壓，那么讀出放大器輸出對(duì)應(yīng)于讀取數(shù)據(jù)位的 "1" 二進(jìn)制值的電壓。如果位線20上的電壓大于參考電壓，那么讀出放大器輸出對(duì)應(yīng) 于讀取數(shù)據(jù)位的"0" 二進(jìn)制值的電壓。
當(dāng)將要擦除選定行的快閃存儲(chǔ)器單元14時(shí)，將用于所述選定行的字選擇線30耦合 到接地，且將用于每一列的源極線26耦合到正電壓。高SG(S)信號(hào)隨后接通選擇柵極晶 體管28以向快閃存儲(chǔ)器單元14的源極施加正電壓。所述正電壓隨后從所有單元14中 的浮動(dòng)?xùn)艠O耗盡電荷，借此擦除所述選定行中的所有存儲(chǔ)器單元14。 一般通過(guò)以逐區(qū)塊 為基礎(chǔ)將用于區(qū)塊中所有單元14的字選擇線30接地來(lái)擦除快閃存儲(chǔ)器單元14。在對(duì)單 元14的擦除從其浮動(dòng)?xùn)艠O移除電荷的范圍內(nèi)，擦除單元14有效地將其編程以存儲(chǔ)邏輯 "1"位值。
當(dāng)將要編程選定行的單元14時(shí)，向用于選定行的字選擇線30施加編程電壓，且向 其余快閃存儲(chǔ)器單元14的控制柵極施加足以接通其余單元14的電壓。而且，接通第一 列選擇晶體管24，且向相應(yīng)位線施加對(duì)應(yīng)于將要編程的數(shù)據(jù)位的電壓。如果位線20的 電壓處于對(duì)應(yīng)于邏輯"0"的接地，那么電荷將存儲(chǔ)在選定行的在所述列中的快閃存儲(chǔ) 器單元14的浮動(dòng)?xùn)艠O中。否則，位線20上對(duì)應(yīng)于邏輯"1"的電壓防止任何電荷存儲(chǔ) 在浮動(dòng)?xùn)艠O上。因此編程是以逐行為基礎(chǔ)而執(zhí)行的。
可通過(guò)在每一快閃存儲(chǔ)器單元14中存儲(chǔ)多個(gè)數(shù)據(jù)位來(lái)增加快閃存儲(chǔ)器陣列的存儲(chǔ) 容量。這可通過(guò)在每一單元14的浮動(dòng)?xùn)艠O上存儲(chǔ)多個(gè)電荷電平來(lái)完成。這些存儲(chǔ)器裝 置通常稱為多位或多電平快閃存儲(chǔ)器單元，稱為"MLC存儲(chǔ)器單元"。在MLC單元中， 對(duì)應(yīng)于在相應(yīng)電壓范圍上界定的不同閾值電壓電平的多個(gè)二進(jìn)制數(shù)據(jù)位存儲(chǔ)在單個(gè)單 元內(nèi)。每一不同閾值電壓電平對(duì)應(yīng)于數(shù)據(jù)位的相應(yīng)組合。特定來(lái)說(shuō)，位數(shù)目N需要2N 個(gè)不同的閾值電壓電平。舉例來(lái)說(shuō)，對(duì)于用以存儲(chǔ)2個(gè)數(shù)據(jù)位的快閃存儲(chǔ)器單元，需要 對(duì)應(yīng)于位狀態(tài)OO、 01、 10和11的4個(gè)不同閾值電壓電平。當(dāng)讀取存儲(chǔ)器單元的狀態(tài)時(shí)， 存儲(chǔ)器單元14傳導(dǎo)電流所針對(duì)的閾值電壓電平對(duì)應(yīng)于表示編程到單元中的數(shù)據(jù)的位組 合。存儲(chǔ)在每一快閃存儲(chǔ)器單元14中的兩個(gè)或兩個(gè)以上位可為同一頁(yè)數(shù)據(jù)中的相鄰位。 然而，更經(jīng)常地將一個(gè)位視為一頁(yè)數(shù)據(jù)中的一位，且將另一位視為相鄰頁(yè)數(shù)據(jù)中的對(duì)應(yīng) 位。指派給相應(yīng)電荷電平的位狀態(tài)對(duì)于陣列中所有存儲(chǔ)器單元行來(lái)說(shuō)通常是相同的。指 派給陣列中的快閃存儲(chǔ)器單元的位狀態(tài)通常以硬件實(shí)施，且因此在快閃存儲(chǔ)器裝置的操 作期間無(wú)法改變。多電平快閃存儲(chǔ)器單元是通過(guò)如下方式來(lái)編程的向控制柵極施加編程電壓，且在 適當(dāng)?shù)臅r(shí)期中將漏極保持為恒定電壓，以在浮動(dòng)?xùn)艠O中存儲(chǔ)足夠的電荷，從而將快閃存 儲(chǔ)器單元14的閾值電壓移動(dòng)到所需電平。此閾值電壓電平表示單元的對(duì)應(yīng)于存儲(chǔ)在單 元中的數(shù)據(jù)位的組合的位狀態(tài)。如同對(duì)單電平快閃單元的編程，對(duì)多電平單元的編程是 以逐行為基礎(chǔ)執(zhí)行的。
圖2A說(shuō)明用于常規(guī)的每單元一位快閃單元的單元數(shù)據(jù)圖。如圖2A所示，兩個(gè)單 獨(dú)的電荷電平或范圍界定于總體快閃單元閾值電壓范圍內(nèi)。當(dāng)從此快閃單元進(jìn)行讀取 時(shí)，必須做的是確定閾值電壓是高于還是低于所述兩個(gè)電平之間的中點(diǎn)。將一個(gè)電平中 的電壓解譯為單個(gè)二進(jìn)制位(0或1)，而將另一電平中的電壓解譯為互補(bǔ)的二進(jìn)制位(1 或0)。
另一方面，圖2B說(shuō)明用于能夠存儲(chǔ)兩個(gè)位的多電平快閃存儲(chǔ)器單元的單元數(shù)據(jù)圖。 如圖2B中可見(jiàn)，數(shù)據(jù)圖在單元的總體最大閾值電壓的范圍內(nèi)界定四個(gè)單獨(dú)的電荷范圍 或電平(電平O、 1、 2和3)。每一電平被指派有一兩位對(duì)或位組00、 01、 lO或ll。存 儲(chǔ)在每一行中的多個(gè)位可用作單個(gè)存儲(chǔ)器頁(yè)中的相鄰位?；蛘?，存儲(chǔ)在每一行中的多個(gè) 位可用作兩個(gè)不同存儲(chǔ)器頁(yè)中的對(duì)應(yīng)位。舉例來(lái)說(shuō)，可使用存儲(chǔ)在第一列中的數(shù)據(jù)位X、 Y,使得X是一頁(yè)的第一數(shù)據(jù)位，且Y是相鄰頁(yè)的第一數(shù)據(jù)位。
還存在對(duì)電路可在快閃單元的浮動(dòng)?xùn)艠O上存儲(chǔ)模擬值所采用的精度的限制，尤其在 必須存儲(chǔ)多個(gè)電荷電平的情況下。特定來(lái)說(shuō)，由于過(guò)程變化，在整個(gè)陣列上的快閃單元 且甚至在單個(gè)行上的快閃單元可能不會(huì)全都有相同表現(xiàn)。出于這些原因，用于對(duì)快閃單 元進(jìn)行編程或擦除的常規(guī)電路通常以算法方式執(zhí)行這些任務(wù)。具體來(lái)說(shuō)，所述電路向單 元的控制柵極施加適當(dāng)?shù)碾妷弘娖揭詫⒏?dòng)?xùn)艠O充電到特定電平，隨后査詢單元以確定 浮動(dòng)?xùn)艠O是否已經(jīng)充電到所述電平。如果浮動(dòng)?xùn)艠O尚未經(jīng)充分充電，那么電路再次向單 元的控制柵極施加適當(dāng)?shù)碾妷弘娖?。此過(guò)程重復(fù)，直到浮動(dòng)?xùn)艠O被充電到所需電平為止。
隨著對(duì)存儲(chǔ)器容量的要求不斷增加，正以越來(lái)越高的密度制造快閃存儲(chǔ)器裝置。因 此，快閃存儲(chǔ)器裝置的組件之間的間距不斷減小。隨著這些組件之間的間距變得較小， 信號(hào)較容易在相鄰組件之間耦合。施加于一個(gè)組件的信號(hào)因此可在相鄰組件中產(chǎn)生虛假 信號(hào)。舉例來(lái)說(shuō)，為了對(duì)選定列中的存儲(chǔ)器單元進(jìn)行編程而向選定字線施加的編程電壓 可耦合到同一行的在未選定列中的存儲(chǔ)器單元的浮動(dòng)?xùn)艠O。這些編程干擾效應(yīng)可增加所 述行中已編程到或正被編程到較低電荷電平的存儲(chǔ)器單元的浮動(dòng)?xùn)艠O上所存儲(chǔ)的電荷， 進(jìn)而導(dǎo)致數(shù)據(jù)存儲(chǔ)錯(cuò)誤。類似地，由對(duì)選定存儲(chǔ)器單元進(jìn)行編程引起的浮動(dòng)?xùn)艠O的電壓 增加可耦合到相鄰未選定存儲(chǔ)器單元的浮動(dòng)?xùn)艠O，進(jìn)而也不利地影響未選定存儲(chǔ)器單元的浮動(dòng)?xùn)艠O上所存儲(chǔ)的電荷。這些浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O和編程干擾問(wèn)題在對(duì)多電平快閃 存儲(chǔ)器單元進(jìn)行編程時(shí)最嚴(yán)重，且本描述內(nèi)容主要涉及多電平快閃存儲(chǔ)器單元正是出于
此原因。然而，在對(duì)單電平快閃存儲(chǔ)器單元編程時(shí)且可能對(duì)其它類型的易失性存儲(chǔ)器裝 置編程時(shí)也可存在這些類型的浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O和編程干擾問(wèn)題或類似問(wèn)題。
如上文所提及，快閃存儲(chǔ)器單元是通過(guò)如下方式來(lái)編程的向控制柵極施加編程電 壓，且在適當(dāng)?shù)臅r(shí)期中將漏極保持為恒定電壓，以在浮動(dòng)?xùn)艠O中存儲(chǔ)足夠的電荷，從而 將快閃存儲(chǔ)器單元的閾值電壓移動(dòng)到所需電平。因此以較高的電荷電平對(duì)快閃存儲(chǔ)器單 元進(jìn)行編程需要通過(guò)相應(yīng)字線向單元的控制柵極施加高編程電壓。從相鄰字線耦合到一 字線或從相鄰存儲(chǔ)器單元的浮動(dòng)?xùn)艠O耦合到一存儲(chǔ)器單元的浮動(dòng)?xùn)艠O的虛假信號(hào)的量 值隨著編程電壓增加而增加。因此，較高的編程電壓傾向于引入較高程度的浮動(dòng)?xùn)艠O到 浮動(dòng)?xùn)艠O耦合和編程干擾效應(yīng)。遺憾的是，由于存儲(chǔ)器裝置的特性、多電平存儲(chǔ)器單元 中每一單元可編程到的電荷電平的數(shù)目、以及單元將被編程到的位組，必須向快閃存儲(chǔ)
器單元的控制柵極施加的編程電壓的量值是固定的。當(dāng)然，用于對(duì)單元進(jìn)行編程的位組 是由將存儲(chǔ)在存儲(chǔ)器裝置中的數(shù)據(jù)的值確定。
因此需要一種非易失性存儲(chǔ)器裝置和方法，其減少虛假信號(hào)對(duì)裝置組件的耦合(例 如浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O耦合)和編程干擾效應(yīng)。


圖l是展示常規(guī)的"與非"快閃存儲(chǔ)器單元陣列的示意圖。
圖2A和2B是說(shuō)明其中圖l所示的快閃單元經(jīng)編程以存儲(chǔ)一個(gè)或一個(gè)以上數(shù)據(jù)位的 方式的示意圖。
圖3是展示根據(jù)本發(fā)明一個(gè)實(shí)例的快閃存儲(chǔ)器裝置的方框圖。
圖4A是說(shuō)明可如何對(duì)圖3的存儲(chǔ)器裝置中的每一快閃存儲(chǔ)器單元進(jìn)行編程的一個(gè) 實(shí)例的示意圖。
圖4B是說(shuō)明可如何重新指派圖4A的實(shí)例中所使用的位狀態(tài)指派以減少浮動(dòng)?xùn)艠O到 浮動(dòng)?xùn)艠O耦合和編程干擾效應(yīng)的一個(gè)實(shí)例的示意圖。
圖5是展示用于向圖3的存儲(chǔ)器裝置中的快閃存儲(chǔ)器單元重新指派位狀態(tài)以最小化 較高編程電壓的使用的程序的一個(gè)實(shí)例的流程圖。
圖6是展示可如何使用圖5所示的程序重新指派指派給快閃存儲(chǔ)器單元的位狀態(tài)的 簡(jiǎn)化實(shí)例。
圖7是包含圖3的快閃存儲(chǔ)器裝置或根據(jù)本發(fā)明某另一實(shí)例的快閃存儲(chǔ)器裝置的基于處理器的系統(tǒng)的簡(jiǎn)化方框圖。
具體實(shí)施例方式
圖3展示根據(jù)本發(fā)明一個(gè)實(shí)例的快閃存儲(chǔ)器裝置100?？扉W存儲(chǔ)器裝置100包含以 行和列的庫(kù)布置的快閃存儲(chǔ)器單元陣列130。陣列130中的快閃存儲(chǔ)器單元將其控制柵 極耦合到字選擇線，將漏極區(qū)耦合到局部位線，且將源極區(qū)選擇性地耦合到接地電位， 如圖1所示。
與常規(guī)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器("DRAM")裝置和靜態(tài)隨機(jī)存取存儲(chǔ)器("SRAM") 裝置不同，命令、地址和寫入數(shù)據(jù)信號(hào)不是通過(guò)相應(yīng)的命令、地址和數(shù)據(jù)總線而施加到 快閃存儲(chǔ)器裝置100。而是，大多數(shù)命令信號(hào)、地址信號(hào)和寫入數(shù)據(jù)信號(hào)是作為通過(guò)輸 入/輸出("I/O")總線134傳輸?shù)难騃/0信號(hào)組而施加到存儲(chǔ)器裝置100。類似地，讀 取數(shù)據(jù)信號(hào)是通過(guò)I/O總線134從快閃存儲(chǔ)器裝置100輸出。I/O總線連接到I/O控制單 元140，所述I/0控制單元140在I/O總線134與內(nèi)部數(shù)據(jù)總線142、地址寄存器144、 命令寄存器146和狀態(tài)寄存器148之間路由信號(hào)。
快閃存儲(chǔ)器裝置100還包含接收若干控制信號(hào)的控制邏輯單元150，所述控制信號(hào) 包含低有效芯片啟用信號(hào)CE弁、命令鎖存啟用信號(hào)CLE、地址鎖存啟用信號(hào)ALE、低有 效寫入啟用信號(hào)WE弁、低有效讀取啟用信號(hào)RE弁以及低有效寫入保護(hù)WP弁信號(hào)。當(dāng)芯 片啟用信號(hào)CE弁是有效低時(shí)，可在存儲(chǔ)器裝置100與存儲(chǔ)器存取裝置(未圖示)之間傳 遞命令、地址和數(shù)據(jù)信號(hào)。當(dāng)命令鎖存啟用信號(hào)CLE是有效高且ALE信號(hào)為低時(shí)，控 制邏輯單元150致使I/O控制單元140響應(yīng)于WE井信號(hào)的上升沿而將通過(guò)I/O總線134 接收到的信號(hào)路由到命令寄存器146。類似地，當(dāng)?shù)刂锋i存啟用信號(hào)ALE為有效髙且 CLE信號(hào)為低時(shí)，I/O控制單元140響應(yīng)于WE并信號(hào)的上升沿而將通過(guò)I/O總線134接 收的信號(hào)路由到地址寄存器146。寫入啟用信號(hào)WE井還用于將來(lái)自存儲(chǔ)器存取裝置(未 圖示)的寫入數(shù)據(jù)信號(hào)選通到存儲(chǔ)器裝置100,且讀取啟用信號(hào)REtt用于將來(lái)自存儲(chǔ)器 裝置100的讀取數(shù)據(jù)信號(hào)選通到存儲(chǔ)器存取裝置(未圖示)。當(dāng)CLE和ALE信號(hào)兩者均 為低時(shí)，I/O控制單元140在I/O總線134與內(nèi)部數(shù)據(jù)總線142之間傳遞寫入數(shù)據(jù)信號(hào) 和讀取數(shù)據(jù)信號(hào)。最終，低有效寫入保護(hù)信號(hào)WP祁方止存儲(chǔ)器裝置100無(wú)意中執(zhí)行編程 或擦除功能?？刂七壿媶卧?50還耦合到內(nèi)部數(shù)據(jù)總線142以從I/0控制單元接收寫入 數(shù)據(jù)，其原因?qū)⒃谙挛闹薪忉尅?br> 可響應(yīng)于讀取狀態(tài)命令而讀取狀態(tài)寄存器148。在讀取狀態(tài)命令之后，所有后續(xù)讀 取命令將導(dǎo)致從狀態(tài)寄存器148讀取狀態(tài)數(shù)據(jù)，直到接收到后續(xù)讀取狀態(tài)命令為止。從狀態(tài)寄存器148讀取的狀態(tài)數(shù)據(jù)提供關(guān)于存儲(chǔ)器裝置100的操作的信息，例如編程和擦 除操作是否在沒(méi)有錯(cuò)誤的情況下完成。
地址寄存器146存儲(chǔ)施加于存儲(chǔ)器裝置100的行和列地址信號(hào)。地址寄存器146隨 后將行地址信號(hào)輸出到行解碼器160且將列地址信號(hào)輸出到列解碼器164。行解碼器160 斷言對(duì)應(yīng)于經(jīng)解碼行地址信號(hào)的字選擇線30 (圖1)。類似地，列解碼器164使得能夠 將寫入數(shù)據(jù)信號(hào)施加于用于對(duì)應(yīng)于列地址信號(hào)的列的位線，且允許從用于對(duì)應(yīng)于列地址 信號(hào)的列的位線耦合讀取數(shù)據(jù)信號(hào)。
響應(yīng)于由控制邏輯單元150解碼的存儲(chǔ)器命令，陣列130中的快閃存儲(chǔ)器單元被擦 除、編程或讀取。存儲(chǔ)器陣列130是以逐行或逐頁(yè)為基礎(chǔ)編程的。在行地址信號(hào)已被加 載到地址寄存器146中之后，I/O控制單元140將寫入數(shù)據(jù)信號(hào)路由到高速緩沖存儲(chǔ)器 寄存器170。寫入數(shù)據(jù)信號(hào)以連續(xù)的組存儲(chǔ)在高速緩沖存儲(chǔ)器寄存器170中，每一所述 組具有對(duì)應(yīng)于I/O總線134的寬度的大小。高速緩沖存儲(chǔ)器寄存器170循序地存儲(chǔ)用于 陣列130中的一整行或整頁(yè)快閃存儲(chǔ)器單元的寫入數(shù)據(jù)信號(hào)組。所有存儲(chǔ)的寫入數(shù)據(jù)信 號(hào)隨后用于對(duì)陣列130中通過(guò)存儲(chǔ)在地址寄存器146中的行地址選擇的一行或一頁(yè)存儲(chǔ) 器單元進(jìn)行編程。以類似的方式，在讀取操作期間，來(lái)自通過(guò)存儲(chǔ)在地址寄存器146中 的行地址選擇的一行或一頁(yè)存儲(chǔ)器單元的數(shù)據(jù)信號(hào)存儲(chǔ)在數(shù)據(jù)寄存器180中。隨后從數(shù) 據(jù)寄存器180經(jīng)由I/O控制單元140將大小對(duì)應(yīng)于I/O總線134的寬度的數(shù)據(jù)信號(hào)的組 循序地傳遞到I/O總線134。盡管陣列130通常是以逐行或逐頁(yè)為基礎(chǔ)進(jìn)行讀取，但可 通過(guò)指定對(duì)應(yīng)的列地址來(lái)讀取一選定行或頁(yè)的選定部分。
快閃存儲(chǔ)器裝置130還包含NMOS晶體管190，所述NMOS晶體管190的柵極經(jīng) 耦合以接收來(lái)自控制邏輯單元150的信號(hào)。當(dāng)存儲(chǔ)器裝置IOO正忙于處理編程、擦除或 讀取命令時(shí)，控制邏輯單元150輸出高信號(hào)以致使晶體管190輸出低有效讀取/忙信號(hào) R/B#。在其它時(shí)間，晶體管190斷開以向存儲(chǔ)器存取裝置指示裝置IOO能夠接受并處理 存儲(chǔ)器命令。
'在典型的MLC單元14中，單元14的經(jīng)擦除狀態(tài)被指派為ll狀態(tài)，最低電荷電平 被指派為01狀態(tài)，下一電荷電平被指派為IO狀態(tài)，且最高電荷電平被指派為OO狀態(tài)， 如圖2B所示。同樣如上文所闡釋，存儲(chǔ)在每一快閃存儲(chǔ)器單元14中的所述兩個(gè)或兩個(gè) 以上位通常是作為相鄰頁(yè)數(shù)據(jù)中的對(duì)應(yīng)位來(lái)處理的。具體來(lái)說(shuō)，在存儲(chǔ)于快閃存儲(chǔ)器單 元14中的位XY中，位Y是下頁(yè)數(shù)據(jù)中的位，且位X是上頁(yè)數(shù)據(jù)中的對(duì)應(yīng)位?？删幊?每一單元的方式說(shuō)明于圖4A中，其中沿水平軸繪制單元14的浮動(dòng)?xùn)艠O上的電荷電平。 在編程期間，用于整個(gè)下部頁(yè)的位Y存儲(chǔ)在高速緩沖存儲(chǔ)器寄存器170中，且這些位接著用于對(duì)相應(yīng)單元14編程，如圖4A的上部中所示。如果用于下部頁(yè)的位Y為1，那么 單元14保持在其經(jīng)擦除狀態(tài)。如果用于下部頁(yè)的位Y為0，那么單元14被編程到由 XO標(biāo)示識(shí)別的電荷電平。在一行中的單元14被編程有下頁(yè)數(shù)據(jù)時(shí)，上部頁(yè)的數(shù)據(jù)位X 被被加載到高速緩沖存儲(chǔ)器寄存器170中。這些上部頁(yè)數(shù)據(jù)位X接著用于對(duì)所述行中先 前編程有下部頁(yè)數(shù)據(jù)位Y的快閃存儲(chǔ)器單元14進(jìn)行編程。具體來(lái)說(shuō)，如果上部頁(yè)數(shù)據(jù) 位X是1且下部頁(yè)數(shù)據(jù)位Y是1，那么單元14保持在其擦除狀態(tài)。否則，將小量的電 荷添加到單元14的浮動(dòng)?xùn)艠O，使得其電荷電平由標(biāo)示Ol指示。如果下部頁(yè)位是O，使 得電荷增加到由XO表示的電平，那么當(dāng)單元14被編程有上部頁(yè)位時(shí)必須添加電荷。具 體來(lái)說(shuō)，如果上部頁(yè)位是l，那么添加第一量的電荷以達(dá)到由IO指示的電荷電平。如果 上部頁(yè)位是O，那么添加較大量的電荷以達(dá)到由00指示的電荷電平?；蛘?，當(dāng)單元14 編程有下部頁(yè)位O時(shí)，單元14可已編程到由IO表示的電荷電平。在此情況下，上部頁(yè) 位1將允許電荷電平保持相同。然而，如果上部頁(yè)位是O，那么仍將必須向單元14的浮 動(dòng)?xùn)艠O添加電荷以使得其電荷電平由標(biāo)示00指示。
如上文所提及，將快閃存儲(chǔ)器單元編程到增加的電荷電平需要具有增加量值的編程 電壓。因此，對(duì)單元14進(jìn)行編程所需的編程電壓以增量方式從位狀態(tài)01增加到位狀態(tài) IO增加到位狀態(tài)OO。因此，將快閃存儲(chǔ)器單元14編程到位狀態(tài)00與將單元編程到位 狀態(tài)IO或OI相比更可能引誘浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O耦合和編程干擾效應(yīng)。此外，主要編 程到位狀態(tài)00的一行存儲(chǔ)器單元與其中較少單元被編程到位狀態(tài)00或甚至位狀態(tài)10 的一行存儲(chǔ)器單元相比更可能引誘浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O耦合和編程干擾效應(yīng)。
圖2B中所示的所述組位狀態(tài)指派并非可在多電平快閃存儲(chǔ)器裝置中使用的唯一組 的位狀態(tài)指派。事實(shí)上，存在可使用的總共24個(gè)不同組的位狀態(tài)指派。舉例來(lái)說(shuō)，擦 除狀態(tài)可被指派有位狀態(tài)Ol，且可分別將增加的電荷電平指派給位狀態(tài)OO、 lO和ll。 然而，無(wú)論如何指派位狀態(tài)，仍將存在指派給最大電荷電平的一個(gè)位組。使用指派給此 最高電荷電平的狀態(tài)對(duì)存儲(chǔ)器單元編程仍將傾向于在相鄰的字線和存儲(chǔ)器單元浮動(dòng)?xùn)?極中引誘虛假信號(hào)。
根據(jù)本發(fā)明的一個(gè)實(shí)例，控制邏輯單元150 (圖3)經(jīng)配置以使用圖5所示的程序 來(lái)最小化浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O耦合和編程干擾效應(yīng)。在200處進(jìn)入程序。當(dāng)控制邏輯單 元150正在對(duì)一行存儲(chǔ)器單元編程時(shí)，控制邏輯單元150接收來(lái)自內(nèi)部數(shù)據(jù)總線142的 寫入數(shù)據(jù)，且在步驟204處評(píng)估將存儲(chǔ)在所述行中的數(shù)據(jù)以確定將被編程到每一位狀態(tài) 的單元的數(shù)目。內(nèi)部數(shù)據(jù)總線142耦合到控制邏輯單元150正是出于此原因。控制邏輯 隨后在步驟208處基于此評(píng)估選擇一組位狀態(tài)指派。具體來(lái)說(shuō)，控制邏輯單元150將擦除電荷電平指派給最大數(shù)目的單元14將被編程到的位狀態(tài)，將最低電荷電平指派給第 二大數(shù)目的單元14將被編程到的位狀態(tài)，將下一電荷電平指派給第三大數(shù)目的單元14 將被編程到的位狀態(tài)，且將最高電荷電平指派給最小數(shù)目的單元14將編程到的位狀態(tài)。 所使用的所述組位狀態(tài)因此是以逐行為基礎(chǔ)選擇的。針對(duì)每一行以此方式對(duì)快閃存儲(chǔ)器 單元14編程因此使較高量值的編程電壓將被施加于對(duì)應(yīng)字線的次數(shù)最小化。因此，使 得對(duì)一行存儲(chǔ)器單元的編程將引誘浮動(dòng)?xùn)艠O到浮動(dòng)?xùn)艠O耦合和編程干擾效應(yīng)的可能性 最小化。
在控制邏輯單元150在步驟208處已選擇用于所述行的最佳位狀態(tài)之后，其在步驟 210處使用對(duì)應(yīng)于選定組的位狀態(tài)指派的位狀態(tài)對(duì)所述行中的存儲(chǔ)器單元進(jìn)行編程。通 過(guò)使用其中每一單元中存儲(chǔ)兩個(gè)位的實(shí)例，24組位狀態(tài)指派中的一組將要求保留每一行 中的3個(gè)存儲(chǔ)器單元以用于存儲(chǔ)選定組位狀態(tài)指派的指示。過(guò)程隨后在步驟214處退出。 當(dāng)然，可由其它構(gòu)件存儲(chǔ)指派給每一行的所述組位狀態(tài)的指示，例如通過(guò)包含位狀態(tài)指 派寄存器(未圖示)或用于存儲(chǔ)此信息的其它構(gòu)件。而且，在使用有限數(shù)目的位狀態(tài)指 派的情況下，可將旗標(biāo)位指派給位狀態(tài)指派，且旗標(biāo)位經(jīng)編程以指示用于每一行的位狀 態(tài)指派。
盡管可以與被編程到每一電荷電平的單元的數(shù)目相反的次序來(lái)選擇一行中的存儲(chǔ) 器單元被編程到的所有位狀態(tài)的電荷電平，但也可簡(jiǎn)單地重新指派有限數(shù)目的位狀態(tài)。 舉例來(lái)說(shuō)，如果一行中的最大數(shù)目的單元將被編程到位狀態(tài)OO，那么可使用圖4B所示 的位狀態(tài)指派。在此位狀態(tài)指派中，僅指派給兩個(gè)最高電荷電平的位狀態(tài)已被重新指派。 具體來(lái)說(shuō)，最大數(shù)目的單元被編程到的位狀態(tài)00被從最高電荷電平重新指派給第二高 電荷電平。位狀態(tài)IO隨后被重新指派給最高電荷電平，同樣如圖4B所示。
圖6中說(shuō)明可如何指派一組位狀態(tài)的簡(jiǎn)單實(shí)例，其中每一行含有三個(gè)快閃存儲(chǔ)器單 元。在此實(shí)例中，圖2B中所示的將用于對(duì)每一行中的存儲(chǔ)器單元進(jìn)行編程的原始位狀 態(tài)連同根據(jù)本發(fā)明一個(gè)實(shí)例的將用于對(duì)每一行中的存儲(chǔ)器單元進(jìn)行編程的新位狀態(tài)一 起展示。如圖6所示，將使用對(duì)應(yīng)于最高電荷電平的位狀態(tài)對(duì)頁(yè)(即，行)l中的全部 三個(gè)存儲(chǔ)器單元進(jìn)行編程?？刂七壿媶卧?50因此將此位狀態(tài)重新指派給第二電荷電平， 但當(dāng)然其可改為將此位狀態(tài)重新指派給最低電荷電平或甚至擦除狀態(tài)。在頁(yè)2中，將使
用對(duì)應(yīng)于最高電荷電平的位狀態(tài)對(duì)所述快閃存儲(chǔ)器單元中的兩者進(jìn)行編程，且將使用對(duì) 應(yīng)于第二電荷電平的位狀態(tài)對(duì)所述快閃存儲(chǔ)器單元中的一者進(jìn)行編程?？刂七壿媶卧?150將指派給最高電荷電平的位狀態(tài)重新指派給擦除狀態(tài)，且使指派給第二電荷電平的 位狀態(tài)保持不變。最終，在頁(yè)3中，將使用對(duì)應(yīng)于擦除狀態(tài)的位狀態(tài)對(duì)所述快閃存儲(chǔ)器單元中的一者進(jìn)行編程，將使用對(duì)應(yīng)于最高電荷電平的位狀態(tài)對(duì)所述快閃存儲(chǔ)器單元中 的一者進(jìn)行編程，且將使用對(duì)應(yīng)于第二電荷電平的位狀態(tài)對(duì)所述快閃存儲(chǔ)器單元中的一 者進(jìn)行編程?？刂七壿媶卧?50使指派給擦除狀態(tài)的位狀態(tài)保持不變，將指派給最高電 荷電平的位狀態(tài)重新指派給最低電荷電平，且將指派給最高電荷電平的位狀態(tài)重新指派 給最低電荷電平。
圖7是包含具有易失性存儲(chǔ)器510的處理器電路502的基于處理器的系統(tǒng)500的方 框圖。處理器電路502通過(guò)地址、數(shù)據(jù)和控制總線耦合到易失性存儲(chǔ)器510以保證將數(shù) 據(jù)寫入到易失性存儲(chǔ)器510和從易失性存儲(chǔ)器510讀取數(shù)據(jù)。處理器電路502包含用于 執(zhí)行各種處理功能的電路，例如執(zhí)行特定軟件以執(zhí)行特定計(jì)算或任務(wù)?；谔幚砥鞯南?統(tǒng)500還包含一個(gè)或一個(gè)以上輸入裝置504，其耦合到處理器電路502以允許操作者與 基于處理器的系統(tǒng)500介接。輸入裝置504的實(shí)例包含小鍵盤、觸摸屏以及滾輪?；?處理器的系統(tǒng)500還包含一個(gè)或一個(gè)以上輸出裝置506，其耦合到處理器電路502以向 操作者提供輸出信息。在一個(gè)實(shí)例中，輸出裝置506是向操作者提供視覺(jué)信息的視覺(jué)顯 示器。數(shù)據(jù)存儲(chǔ)裝置508也耦合到處理器電路502以存儲(chǔ)即使在未給基于處理器的系統(tǒng) 500或未給數(shù)據(jù)存儲(chǔ)裝置508供電時(shí)將要保持的數(shù)據(jù)。快閃存儲(chǔ)器裝置IOO或根據(jù)本發(fā) 明某其它實(shí)例的快閃存儲(chǔ)器裝置可用于數(shù)據(jù)存儲(chǔ)裝置508。
盡管已參考所揭示的實(shí)施例描述了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，在不 脫離本發(fā)明的精神和范圍的情況下可做出形式和細(xì)節(jié)上的改變。此些修改是所屬領(lǐng)域的 一般技術(shù)人員眾所周知的。舉例來(lái)說(shuō)，盡管相對(duì)于多電平快閃存儲(chǔ)器裝置來(lái)描述實(shí)例， 但其也可應(yīng)甩于單電平快閃存儲(chǔ)器裝置且可能應(yīng)用于某些其它非易失性存儲(chǔ)器裝置。因 此，本發(fā)明僅受到所附權(quán)利要求書的限制。
權(quán)利要求
1. 一種對(duì)非易失性存儲(chǔ)器裝置進(jìn)行編程的方法，所述非易失性存儲(chǔ)器裝置具有以行和列布置的非易失性存儲(chǔ)器單元陣列，所述方法包括評(píng)估將被寫入到一行的多個(gè)所述非易失性存儲(chǔ)器單元的寫入數(shù)據(jù)以確定將被編程到對(duì)應(yīng)于所述寫入數(shù)據(jù)的多個(gè)位狀態(tài)中每一者的單元的數(shù)目；基于所述評(píng)估選擇多組位狀態(tài)指派中的一組，所述選定組位狀態(tài)指派中的所述位狀態(tài)中的每一者對(duì)應(yīng)于相應(yīng)的編程電平；以及使用所述選定組位狀態(tài)指派對(duì)所述多個(gè)非易失性存儲(chǔ)器單元進(jìn)行編程。
2. 根據(jù)權(quán)利要求1所述的方法，其中一行中的所述多個(gè)所述非易失性存儲(chǔ)器單元包括 所述行中的所有所述非易失性存儲(chǔ)器單元。
3. 根據(jù)權(quán)利要求1所述的方法，其中所述基于所述評(píng)估選擇多組位狀態(tài)指派中的一組 的動(dòng)作包括選擇一位狀態(tài)指派，其中指派給所述選定組中每一位狀態(tài)的所述編程 電平與所述行中使用所述位狀態(tài)編程的非易失性存儲(chǔ)器單元的所述數(shù)目成反比例。
4. 根據(jù)權(quán)利要求1所述的方法，其中所述基于所述評(píng)估選擇多組位狀態(tài)指派中的一組的動(dòng)作包括獨(dú)立于為相鄰行選擇的所述組位狀態(tài)指派而為每一行選擇多組位狀態(tài)指派中的一組。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述若干組位狀態(tài)指派中的每一組包括四個(gè)位狀態(tài)，所述四個(gè)位狀態(tài)對(duì)應(yīng)于由非易失性存儲(chǔ)器單元存儲(chǔ)的四個(gè)相應(yīng)的編程電平。
6. 根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括存儲(chǔ)為所述若干行非易失性存儲(chǔ)器單 元中的每一行選擇的所述組位狀態(tài)指派的指示。
7. 根據(jù)權(quán)利要求6所述的方法，其中所述存儲(chǔ)為所述若干行非易失性存儲(chǔ)器單元中的每一行選擇的所述組位狀態(tài)指派的指示的動(dòng)作包括使用為每一行選擇的所述組位 狀態(tài)指派的指示對(duì)所述行中的多個(gè)非易失性存儲(chǔ)器單元進(jìn)行編程。
8. 根據(jù)權(quán)利要求l所述的方法，其中所述非易失性存儲(chǔ)器裝置包括快閃存儲(chǔ)器裝置，所述快閃存儲(chǔ)器裝置具有以行和列布置的快閃存儲(chǔ)器單元陣列。
9. 根據(jù)權(quán)利要求8所述的方法，其中所述快閃存儲(chǔ)器裝置包括多電平快閃存儲(chǔ)器裝 置，其中所述陣列中的每一快閃存儲(chǔ)器單元可被編程到對(duì)應(yīng)于存儲(chǔ)在所述單元中的 相應(yīng)位狀態(tài)的兩個(gè)以上不同電荷電平。
10. —種在非易失性存儲(chǔ)器裝置中對(duì)每一行中的存儲(chǔ)器單元進(jìn)行編程的方法，在所述非 易失性存儲(chǔ)器裝置中，使用對(duì)應(yīng)于由所述非易失性存儲(chǔ)器單元存儲(chǔ)的相應(yīng)編程電平的位狀態(tài)來(lái)編程每一行中的所述非易失性存儲(chǔ)器單元，所述方法包括使用一組位狀 態(tài)指派對(duì)每一行中的所述存儲(chǔ)器單元進(jìn)行編程，其導(dǎo)致使用較低編程電平對(duì)較大數(shù)目的單元進(jìn)行編程且使用較高編程電平對(duì)較小數(shù)目的單元進(jìn)行編程。
11. 根據(jù)權(quán)利要求IO所述的方法，其進(jìn)一步包括存儲(chǔ)用于對(duì)所述若干行中每一行中 的所述非易失性存儲(chǔ)器單元進(jìn)行編程的所述組位狀態(tài)指派的指示。
12. 根據(jù)權(quán)利要求11所述的方法，其中所述存儲(chǔ)用于對(duì)所述若干行中每一行中的所述 非易失性存儲(chǔ)器單元進(jìn)行編程的所述組位狀態(tài)指派的指示的動(dòng)作包括使用為每一 行選擇的所述組位狀態(tài)指派的指示對(duì)所述行中的多個(gè)非易失性存儲(chǔ)器單元進(jìn)行編 程。
13. 根據(jù)權(quán)利要求IO所述的方法，其中指派給用于對(duì)每一行中的所述存儲(chǔ)器單元進(jìn)行 編程的所述位.狀態(tài)指派中的每一位狀態(tài)的所述編程電平與所述行中使用所述位狀 態(tài)指派中的所述位狀態(tài)的每一者編程的非易失性存儲(chǔ)器單元的所述數(shù)目成反比例。
14. 根據(jù)權(quán)利要求IO所述的方法，其中獨(dú)立于對(duì)其它行中的所述非易失性存儲(chǔ)器單元 的編程而使用一組位狀態(tài)指派對(duì)每一行中的所述非易失性存儲(chǔ)器單元進(jìn)行編程。
15. 根據(jù)權(quán)利要求IO所述的方法，其中所述若干組位狀態(tài)指派中的每一組包括四個(gè)位 狀態(tài)，所述四個(gè)位狀態(tài)對(duì)應(yīng)于由非易失性存儲(chǔ)器單元存儲(chǔ)的四個(gè)相應(yīng)的編程電平。
16. 根據(jù)權(quán)利要求IO所述的方法，其中所述非易失性存儲(chǔ)器裝置包括快閃存儲(chǔ)器裝置， 所述快閃存儲(chǔ)器裝置具有以行和列布置的快閃存儲(chǔ)器單元陣列。
17. 根據(jù)權(quán)利要求16所述的方法，其中所述快閃存儲(chǔ)器裝置包括多電平快閃存儲(chǔ)器裝 置，其中所述陣列中的每一快閃存儲(chǔ)器單元可被編程到對(duì)應(yīng)于存儲(chǔ)在所述單元中的 相應(yīng)位狀態(tài)的兩個(gè)以上不同電荷電平。
18. —種非易失性存儲(chǔ)器裝置，其包括信號(hào)總線；總線接口，其可操作以從所述信號(hào)總線接收指示存儲(chǔ)器命令和存儲(chǔ)器地址的信 號(hào)，所述總線接口進(jìn)一步可操作以從所述信號(hào)總線接收對(duì)應(yīng)于寫入數(shù)據(jù)的信號(hào)且向 所述信號(hào)總線輸出指示讀取數(shù)據(jù)的信號(hào)；以行和列布置的非易失性存儲(chǔ)器單元陣列，所述陣列中的所述非易失性存儲(chǔ)器單 元可被編程到對(duì)應(yīng)于不同的相應(yīng)位狀態(tài)的至少兩個(gè)編程電平；以及控制邏輯單元，其耦合到所述總線接口和所述非易失性存儲(chǔ)器單元陣列，所述控 制邏輯可操作以在所述陣列中對(duì)應(yīng)于一存儲(chǔ)器地址的位置處在所述陣列中實(shí)行對(duì) 應(yīng)于一存儲(chǔ)器命令的操作，所述控制邏輯單元進(jìn)一步可操作以評(píng)估將被寫入到一行的多個(gè)所述非易失性存儲(chǔ)器單元的寫入數(shù)據(jù)，以確定將被 編程到對(duì)應(yīng)于所述寫入數(shù)據(jù)的多個(gè)位狀態(tài)中每一者的單元的數(shù)目；基于所述評(píng)估選擇多組位狀態(tài)指派中的一組，所述選定組位狀態(tài)指派中的所述 位狀態(tài)中的每一者對(duì)應(yīng)于由非易失性存儲(chǔ)器單元存儲(chǔ)的相應(yīng)編程電平；以及使用所述選定組位狀態(tài)指派對(duì)所述多個(gè)非易失性存儲(chǔ)器單元進(jìn)行編程。
19. 根據(jù)權(quán)利要求18所述的非易失性存儲(chǔ)器裝置，其中所述控制邏輯單元可操作以選 擇多組位狀態(tài)指派中的一組，以使得指派給所述選定組中每一位狀態(tài)的所述編程電 平與所述行中使用所述位狀態(tài)編程的非易失性存儲(chǔ)器單元的所述數(shù)目成反比例。
20. 根據(jù)權(quán)利要求18所述的非易失性存儲(chǔ)器裝置，其中所述控制邏輯單元可操作以獨(dú) 立于為相鄰行選擇的所述組位狀態(tài)指派而為每一行選擇多組位狀態(tài)指派中的一組。
21. 根據(jù)權(quán)利要求18所述的非易失性存儲(chǔ)器裝置，其中所述若干組位狀態(tài)指派中的每 一組包括四個(gè)位狀態(tài)，所述四個(gè)位狀態(tài)對(duì)應(yīng)于可由非易失性存儲(chǔ)器單元存儲(chǔ)的四個(gè) 相應(yīng)的編程電平。
22. 根據(jù)權(quán)利要求18所述的非易失性存儲(chǔ)器裝置，其中所述控制邏輯單元進(jìn)一步可操 作以存儲(chǔ)為所述若干行非易失性存儲(chǔ)器單元中的每一行選擇的所述組位狀態(tài)指派 的指示。
23. 根據(jù)權(quán)利要求22所述的非易失性存儲(chǔ)器裝置，其中所述控制邏輯單元進(jìn)一步可操作以使用為每一行選擇的所述組位狀態(tài)指派的所述指示對(duì)所述行中的多個(gè)非易失 性存儲(chǔ)器單元進(jìn)行編程。
24. 根據(jù)權(quán)利要求18所述的非易失性存儲(chǔ)器裝置，其中所述陣列的所述若干行中每一 行中的所述非易失性存儲(chǔ)器單元的每一者存儲(chǔ)相應(yīng)的上頁(yè)數(shù)據(jù)和下頁(yè)數(shù)據(jù)的對(duì)應(yīng) 位。
25. 根據(jù)權(quán)利要求18所述的非易失性存儲(chǔ)器裝置，其中所述非易失性存儲(chǔ)器裝置包括 快閃存儲(chǔ)器裝置，所述快閃存儲(chǔ)器裝置具有以行和列布置的快閃存儲(chǔ)器單元陣列。
26. 根據(jù)權(quán)利要求18所述的非易失性存儲(chǔ)器裝置，其中所述快閃存儲(chǔ)器裝置包括多電 平快閃存儲(chǔ)器裝置，其中所述陣列中的每一快閃存儲(chǔ)器單元可被編程到對(duì)應(yīng)于存儲(chǔ) 在所述單元中的相應(yīng)位狀態(tài)的兩個(gè)以上不同電荷電平。
27. —種非易失性存儲(chǔ)器裝置，其包括信號(hào)總線；總線接口，其可操作以從所述信號(hào)總線接收指示存儲(chǔ)器命令和存儲(chǔ)器地址的信 號(hào)，所述總線接口進(jìn)一步可操作以從所述信號(hào)總線接收對(duì)應(yīng)于寫入數(shù)據(jù)的信號(hào)且向所述信號(hào)總線輸出指示讀取數(shù)據(jù)的信號(hào)；以行和列布置的非易失性存儲(chǔ)器單元陣列，所述陣列中的所述非易失性存儲(chǔ)器單 元可被編程到對(duì)應(yīng)于不同的相應(yīng)位狀態(tài)的至少兩個(gè)編程電平；以及控制邏輯單元，其耦合到所述總線接口和所述非易失性存儲(chǔ)器單元陣列，所述控 制邏輯可操作以在所述陣列中對(duì)應(yīng)于一存儲(chǔ)器地址的位置處在所述陣列中實(shí)行對(duì) 應(yīng)于一存儲(chǔ)器命令的操作，所述控制邏輯單元進(jìn)一步可操作以使用一組位狀態(tài)指派 對(duì)每一行中的所述存儲(chǔ)器單元進(jìn)行編程，其導(dǎo)致使用較低編程電平對(duì)較大數(shù)目的單 元進(jìn)行編程且使用較高編程電平對(duì)較小數(shù)目的單元進(jìn)行編程。
28. 根據(jù)權(quán)利要求27所述的非易失性存儲(chǔ)器裝置，其中所述控制邏輯單元進(jìn)一步可操 作以存儲(chǔ)為所述若干行非易失性存儲(chǔ)器單元中的每一行選擇的所述組位狀態(tài)指派 的指示。
29. 根據(jù)權(quán)利要求28所述的非易失性存儲(chǔ)器裝置，其中所述控制邏輯單元進(jìn)一步可操 作以使用為每一行選擇的所述組位狀態(tài)指派的所述指示對(duì)所述行中的多個(gè)非易失 性存儲(chǔ)器單元進(jìn)行編程。
30. 根據(jù)權(quán)利要求27所述的非易失性存儲(chǔ)器裝置，其中所述控制邏輯單元可操作以使 用具有相應(yīng)量值的編程電平對(duì)每一行中的所述存儲(chǔ)器單元進(jìn)行編程，所述編程電平 與所述行中使用一相應(yīng)組位狀態(tài)指派中的所述位狀態(tài)的每一者編程的非易失性存 儲(chǔ)器單元的數(shù)目成反比例。
31. 根據(jù)權(quán)利要求27所述的非易失性存儲(chǔ)器裝置，其中所述控制邏輯單元可操作以獨(dú) 立于用于對(duì)其它行中的所述非易失性存儲(chǔ)器單元進(jìn)行編程的所述組位狀態(tài)指派而 使用一相應(yīng)組位狀態(tài)指派對(duì)每一行中的所述非易失性存儲(chǔ)器單元進(jìn)行編程。
32. 根據(jù)權(quán)利要求27所述的非易失性存儲(chǔ)器裝置，其中用于對(duì)每一行中的所述存儲(chǔ)器 單元進(jìn)行編程的所述組位狀態(tài)指派包括四個(gè)位狀態(tài)，所述四個(gè)位狀態(tài)對(duì)應(yīng)于可由非 易失性存儲(chǔ)器單元存儲(chǔ)的四個(gè)相應(yīng)的編程電平。
33. 根據(jù)權(quán)利要求27所述的非易失性存儲(chǔ)器裝置，其中所述非易失性存儲(chǔ)器裝置包括 快閃存儲(chǔ)器裝置，所述快閃存儲(chǔ)器裝置具有以行和列布置的快閃存儲(chǔ)器單元陣列。
34. 根據(jù)權(quán)利要求33所述的非易失性存儲(chǔ)器裝置，其中所述快閃存儲(chǔ)器裝置包括多電 平快閃存儲(chǔ)器裝置，其中所述陣列中的每一快閃存儲(chǔ)器單元可被編程到對(duì)應(yīng)于存儲(chǔ) 在所述單元中的相應(yīng)位狀態(tài)的兩個(gè)以上不同電荷電平。
35. —種基于處理器的系統(tǒng)，其包括處理器，其可操作以處理數(shù)據(jù)并提供存儲(chǔ)器命令和地址；輸入裝置，其耦合到所述處理器； 輸出裝置，其耦合到所述處理器；以及 非易失性存儲(chǔ)器裝置，其包括 信號(hào)總線，其耦合到所述處理器；總線接口，其可操作以通過(guò)所述信號(hào)總線從所述處理器接收指示存儲(chǔ)器命令和 存儲(chǔ)器地址的信號(hào)，所述總線接口進(jìn)一步可操作以通過(guò)所述信號(hào)總線從所述處理 器接收對(duì)應(yīng)于寫入數(shù)據(jù)的信號(hào)且通過(guò)所述信號(hào)總線向所述處理器輸出指示讀取 數(shù)據(jù)的信號(hào)；以行和列布置的非易失性存儲(chǔ)器單元陣列，所述陣列中的所述非易失性存儲(chǔ)器 單元可被編程到對(duì)應(yīng)于不同的相應(yīng)位狀態(tài)的至少兩個(gè)編程電平；以及控制邏輯單元，其耦合到所述總線接口和所述非易失性存儲(chǔ)器單元陣列，所述控制邏輯可操作以在所述陣列中對(duì)應(yīng)于一存儲(chǔ)器地址的位置處在所述陣列中實(shí) 行對(duì)應(yīng)于一存儲(chǔ)器命令的操作，所述控制邏輯單元進(jìn)一步可操作以評(píng)估將被寫入到一行的多個(gè)所述非易失性存儲(chǔ)器單元的寫入數(shù)據(jù)，以確定將被 編程到對(duì)應(yīng)于所述寫入數(shù)據(jù)的多個(gè)位狀態(tài)中每一者的單元的數(shù)目；基于所述評(píng)估選擇多組位狀態(tài)指派中的一組，所述選定組位狀態(tài)指派中的所述 位狀態(tài)中的每一者對(duì)應(yīng)于可由非易失性存儲(chǔ)器單元存儲(chǔ)的相應(yīng)編程電平；以及使用所述選定組位狀態(tài)指派對(duì)所述多個(gè)非易失性存儲(chǔ)器單元進(jìn)行編程。
36. 根據(jù)權(quán)利要求35所述的基于處理器的系統(tǒng)，其中所述控制邏輯單元可操作以選擇 多組位狀態(tài)指派中的一組，以使得指派給所述選定組中每一位狀態(tài)的所述編程電平 與所述行中使用所述位狀態(tài)編程的非易失性存儲(chǔ)器單元的所述數(shù)目成反比例。
37. 根據(jù)權(quán)利要求35所述的基于處理器的系統(tǒng)，其中所述控制邏輯單元可操作以獨(dú)立 于為相鄰行選擇的所述組位狀態(tài)指派而為每一行選擇多組位狀態(tài)指派中的一組。
38. 根據(jù)權(quán)利要求35所述的基于處理器的系統(tǒng)，其中所述若干組位狀態(tài)指派中的每一 組包括四個(gè)位狀態(tài)，所述四個(gè)位狀態(tài)對(duì)應(yīng)于可由非易失性存儲(chǔ)器單元存儲(chǔ)的四個(gè)編 程電平。
39. 根據(jù)權(quán)利要求35所述的基于處理器的系統(tǒng)，其中所述控制邏輯單元進(jìn)一步可操作 以存儲(chǔ)為所述若干行非易失性存儲(chǔ)器單元中的每一行選擇的所述組位狀態(tài)指派的 指示。
40. 根據(jù)權(quán)利要求39所述的基于處理器的系統(tǒng)，其中所述控制邏輯單元進(jìn)一步可操作 以使用為每一行選擇的所述組位狀態(tài)指派的所述指示對(duì)所述行中的多個(gè)非易失性存儲(chǔ)器單元進(jìn)行編程。
41. 根據(jù)權(quán)利要求35所述的基于處理器的系統(tǒng)，其中所述陣列的所述若干行中每一行 中的所述非易失性存儲(chǔ)器單元的每一者存儲(chǔ)相應(yīng)的上頁(yè)數(shù)據(jù)和下頁(yè)數(shù)據(jù)的對(duì)應(yīng)位。
42. 根據(jù)權(quán)利要求35所述的基于處理器的系統(tǒng)，其中所述非易失性存儲(chǔ)器裝置包括快 閃存儲(chǔ)器裝置，所述快閃存儲(chǔ)器裝置具有以行和列布置的快閃存儲(chǔ)器單元陣列。
43. 根據(jù)權(quán)利要求42所述的基于處理器的系統(tǒng)，其中所述快閃存儲(chǔ)器裝置包括多電平 快閃存儲(chǔ)器裝置，其中所述陣列中的每一快閃存儲(chǔ)器單元可被編程到對(duì)應(yīng)于存儲(chǔ)在 所述單元中的相應(yīng)位狀態(tài)的兩個(gè)以上不同電荷電平。
44. 一種基于處理器的系統(tǒng)，其包括處理器，其可操作以處理數(shù)據(jù)并提供存儲(chǔ)器命令和地址； 輸入裝置，其耦合到所述處理器； 輸出裝置，其耦合到所述處理器；以及 非易失性存儲(chǔ)器裝置，其包括 信號(hào)總線，其耦合到所述處理器；總線接口，其可操作以通過(guò)所述信號(hào)總線從所述處理器接收指示存儲(chǔ)器命令和 存儲(chǔ)器地址的信號(hào)，所述總線接口進(jìn)一步可操作以通過(guò)所述信號(hào)總線從所述處理 器接收對(duì)應(yīng)于寫入數(shù)據(jù)的信號(hào)且通過(guò)所述信號(hào)總線向所述處理器輸出指示讀取 數(shù)據(jù)的信號(hào)；以行和列布置的非易失性存儲(chǔ)器單元陣列，所述陣列中的所述非易失性存儲(chǔ)器 單元可被編程到對(duì)應(yīng)于不同的相應(yīng)位狀態(tài)的至少兩個(gè)編程電平；以及控制邏輯單元，其耦合到所述總線接口和所述非易失性存儲(chǔ)器單元陣列，所述 控制邏輯可操作以在所述陣列中對(duì)應(yīng)于一存儲(chǔ)器地址的位置處在所述陣列中實(shí) 行對(duì)應(yīng)于一存儲(chǔ)器命令的操作，所述控制邏輯單元進(jìn)一步可操作以使用一組位狀 態(tài)指派對(duì)每一行中的所述存儲(chǔ)器單元進(jìn)行編程，其導(dǎo)致使用較低編程電平對(duì)較大 數(shù)目的單元進(jìn)行編程且使用較高編程電平對(duì)較小數(shù)目的單元進(jìn)行編程。
45. 根據(jù)權(quán)利要求44所述的基于處理器的系統(tǒng)，其中所述控制邏輯單元進(jìn)一步可操作 以存儲(chǔ)為所述若干行非易失性存儲(chǔ)器單元中的每一行選擇的所述組位狀態(tài)指派的 指示。
46. 根據(jù)權(quán)利要求44所述的基于處理器的系統(tǒng)，其中所述控制邏輯單元進(jìn)一步可操作 以使用為每一行選擇的所述組位狀態(tài)指派的所述指示對(duì)所述行中的多個(gè)非易失性 存儲(chǔ)器單元進(jìn)行編程。
47. 根據(jù)權(quán)利要求44所述的基于處理器的系統(tǒng)，其中所述控制邏輯單元可操作以使用 具有相應(yīng)量值的編程電平對(duì)每一行中的所述存儲(chǔ)器單元進(jìn)行編程，所述編程電平與 所述行中使用一相應(yīng)組位狀態(tài)指派中的所述位狀態(tài)的每一者編程的非易失性存儲(chǔ) 器單元的所述數(shù)目成反比例。
48. 根據(jù)權(quán)利要求44所述的基于處理器的系統(tǒng)，其中所述控制邏輯單元可操作以獨(dú)立 于用于對(duì)其它行中的所述非易失性存儲(chǔ)器單元進(jìn)行編程的所述組位狀態(tài)指派而使 用一相應(yīng)組位狀態(tài)指派對(duì)每一行中的所述非易失性存儲(chǔ)器單元進(jìn)行編程。
49. 根據(jù)權(quán)利要求44所述的基于處理器的系統(tǒng)，其中用于對(duì)每一行中的所述存儲(chǔ)器單 元進(jìn)行編程的所述組位狀態(tài)指派包括四個(gè)位狀態(tài)，所述四個(gè)位狀態(tài)對(duì)應(yīng)于可由非易 失性存儲(chǔ)器單元存儲(chǔ)的四個(gè)相應(yīng)的編程電平。
50. 根據(jù)權(quán)利要求44所述的基于處理器的系統(tǒng)，其中所述非易失性存儲(chǔ)器裝置包括快 閃存儲(chǔ)器裝置，所述快閃存儲(chǔ)器裝置具有以行和列布置的快閃存儲(chǔ)器單元陣列。
51. 根據(jù)權(quán)利要求50所述的基于處理器的系統(tǒng)，其中所述快閃存儲(chǔ)器裝置包括多電平 快閃存儲(chǔ)器裝置，其中所述陣列中的每一快閃存儲(chǔ)器單元可被編程到對(duì)應(yīng)于存儲(chǔ)在 所述單元中的相應(yīng)位狀態(tài)的兩個(gè)以上不同電荷電平。
全文摘要
一種非易失性存儲(chǔ)器裝置以使虛假信號(hào)的耦合最小化的方式對(duì)每一行中的存儲(chǔ)器單元進(jìn)行編程?？刂七壿媶卧褂猛ㄟ^(guò)評(píng)估將被寫入到一行中的所述單元的數(shù)據(jù)而選擇的一組位狀態(tài)指派來(lái)對(duì)所述行中的所述單元進(jìn)行編程。所述控制邏輯單元通過(guò)確定所述行中將被編程到對(duì)應(yīng)于所述寫入數(shù)據(jù)的多個(gè)位狀態(tài)中的每一者的單元的數(shù)目來(lái)執(zhí)行此評(píng)估。所述控制邏輯單元隨后選擇一組位狀態(tài)指派，所述組位狀態(tài)指派將致使指派給每一位狀態(tài)的編程電平與所述行中使用所述位狀態(tài)編程的存儲(chǔ)器單元的數(shù)目成反比例。所述選定組位狀態(tài)隨后用于對(duì)所述行中的所述存儲(chǔ)器單元進(jìn)行編程。
文檔編號(hào)G11C11/34GK101506900SQ200780031780
公開日2009年8月12日 申請(qǐng)日期2007年7月31日 優(yōu)先權(quán)日2006年8月31日
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