專(zhuān)利名稱(chēng)：半導(dǎo)體動(dòng)態(tài)電源裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路(IC)設(shè)計(jì)，特別涉及一種用于IC存儲(chǔ)器裝
置的電源管理。
背景技術(shù)：
由于可攜式應(yīng)用、IC的封裝密度以及能源管理的需求，迫切地需要低電 力電子學(xué)。降低電源的電壓是減少I(mǎi)C電力消耗的有效方法。另一方面，即
使縮小半導(dǎo)體裝置的尺寸也需要低供給電壓的操作，但是小的裝置體積以及 低供給電壓會(huì)造成裝置操作的高損漏量以及高度不穩(wěn)定性。
以一靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的單元操作作為一個(gè)例子。圖1展 示多個(gè)SRAM單元102
中的一行100，其中n為一整數(shù)。圖1中的SRAM 單元102
有六個(gè)晶體管。兩個(gè)P型金屬氧化半導(dǎo)體(PMOS)晶體管110 與120以及兩個(gè)N型金屬氧化半導(dǎo)體(NMOS)晶體管115與125形成兩個(gè) 跨接觸發(fā)器用以儲(chǔ)存節(jié)點(diǎn)C或節(jié)點(diǎn)D兩者之一的狀態(tài)。兩個(gè)NMOS晶體管 130與135當(dāng)作一互補(bǔ)位線(BLs)對(duì)140與145以及節(jié)點(diǎn)C與D的傳送柵 (pass-gate) 。 NMOS晶體管130與135兩者的柵極耦接于一字符線(WL) 150。一高電壓電源(Vcc)線160耦接于所述行100中每一單元102的PMOS 晶體管110與120的源極，且一低電壓供給(Vss)線170耦接于單元102
的NMOS晶體管115與125的源極。當(dāng)寫(xiě)入單元102
，所述互補(bǔ)位線140 與145被拉升至一電壓以復(fù)制儲(chǔ)存在節(jié)點(diǎn)C與D的先前狀態(tài)，因此，較低的 Vcc將使所述寫(xiě)入更容易。當(dāng)讀取單元102
、位線140以及145變成由所 述節(jié)點(diǎn)C與D驅(qū)動(dòng)，顯然地，較高的Vcc將使得所述讀取更容易。寫(xiě)入與 讀取造成Vcc需求的沖突。當(dāng)Vcc隨著裝置體積減小，并且程序變化隨著裝 置大小等比例的增加，對(duì)一固定電源電壓而言，要滿足所述沖突的需求更增 加其難度。

發(fā)明內(nèi)容
有鑒于此，可依照需求增加或降低其電壓的動(dòng)態(tài)電源是必須的。 本發(fā)明公開(kāi)一種電源管理電路。根據(jù)本發(fā)明的一實(shí)施例，所述電源管理 電路包括至少一切換電路以及至少一電壓推進(jìn)電路。所述切換電路耦接于一 電源與一電力接受電路之間。所述電壓推進(jìn)電路耦接于一控制電路與所述電 力接受電路之間。所述控制電路用于開(kāi)啟或關(guān)閉所述切換電路，并且使能或 禁能所述電壓推進(jìn)電路。
本發(fā)明上述的電源管理電路，其中所述切換電路包括至少一P型金屬氧 化物半導(dǎo)體晶體管，所述P型金屬氧化物半導(dǎo)體晶體管的一源極、 一漏極、 一柵極以及一基體分別耦接于所述電源、所述電力接受電路、所述控制電路 以及所述電源。
本發(fā)明上述的電源管理電路，其中所述切換電路包括至少一PMOS晶體 管，所述PMOS晶體管以一源極、 一漏極、 一柵極以及一基體分別耦接于所 述電源、所述電力接受電路、所述控制電路以及所述電力接受電路。
本發(fā)明上述的電源管理電路，其中所述電壓推進(jìn)電路包括至少一電容 器，所述電容器的一第一端點(diǎn)與一第二端點(diǎn)分別耦接于所述電力接受電路與 所述控制電路。
本發(fā)明上述的電源管理電路，其中所述第二端點(diǎn)耦接于一晶體管的源極 或所述控制電路的漏極。
本發(fā)明上述的電源管理電路，其中所述電壓推進(jìn)電路是一電容器，該電 容器的一第一端點(diǎn)與一第二端點(diǎn)分別耦接于所述電力接受電路與所述控制 電路，并且其中所述電容器具有一電容值，所述電容值位于所述多個(gè)SRAM 單元的一位線的電容值的10%至40%之間。
本發(fā)明還公開(kāi)一種電源管理電路，該電路包括至少一切換電路，耦接 于一電源與一電力接受電路之間；至少一電容器，耦接于一控制電路與所述 電力接受電路之間；其中，所述控制電路用于開(kāi)啟或關(guān)閉所述切換電路，并 且使所述電容器充電或放電。
本發(fā)明上述的電源管理電路，其中所述切換電路包括至少一P型金屬氧 化物半導(dǎo)體晶體管，所述P型金屬氧化物半導(dǎo)體晶體管的一源極、 一漏極、 一柵極以及一基體分別耦接于所述電源、所述電力接受電路、所述控制電路以及所述電源。
本發(fā)明上述的電源管理電路，其中所述切換電路包括至少一PMOS晶體 管，所述PMOS晶體管的一源極、 一漏極、 一柵極以及一基體分別耦接于所 述電源、所述電力接受電路、所述控制電路以及所述電力接受電路。
本發(fā)明上述的電源管理電路，其中所述電容器耦接于一晶體管的源極或 所述控制電路的漏極。
本發(fā)明上述的電源管理電路，其中所述電容器具有一電容值，所述電容
值位于所述多個(gè)SRAM單元的一位線的電容值的10%至40%之間。
本發(fā)明又公開(kāi)一種電源管理電路，其包括至少一 PMOS晶體管，所述 PMOS晶體管的一源極、 一漏極、 一柵極以及一基體分別耦接于所述電源、 所述電力接受電路、所述控制電路以及所述電力接受電路，其中所述控制電 路用于經(jīng)由切換所述PMOS晶體管以開(kāi)啟或關(guān)閉所述電源至所述電力接受 電路。
本發(fā)明上述的電源管理電路，還包括至少一電容器，所述電容器的一第 一端點(diǎn)與一第二端點(diǎn)分別耦接于所述電力接受電路與所述控制電路。
本發(fā)明上述的電源管理電路，還包括至少一電容器，所述電容器的一第 一端點(diǎn)與一第二端點(diǎn)分別耦接于所述電力接受電路與所述控制電路，其中所
述電容器具有一電容值，所述電容值位于所述多個(gè)SRAM單元的一位線的電 容值的10%至40%之間。


圖l為一傳統(tǒng)六個(gè)晶體管(6T) SRAM單元中一行的示意圖。 圖2A 2C為本發(fā)明實(shí)施例的三種動(dòng)態(tài)電源的示意圖。
具體實(shí)施例方式
為讓本發(fā)明的所述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉
出優(yōu)選實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下
本發(fā)明公開(kāi)用于半導(dǎo)體裝置的多種動(dòng)態(tài)電源。
圖1已在本發(fā)明的現(xiàn)有技術(shù)中闡述與討論，因此不在此贅述。
圖2A 2C為本發(fā)明實(shí)施例的三種動(dòng)態(tài)電源的示意圖。存儲(chǔ)器單元
102
在此對(duì)圖1中的六晶體管(6T) SRAM單元進(jìn)行說(shuō)明。系統(tǒng)高電壓 電源(Vdd)與單元高電壓電源Vcc線160之間耦接區(qū)塊202。
參考圖2A，在本發(fā)明的第一實(shí)施例中，區(qū)塊202可以通過(guò)PMOS晶體 管212與電容器214來(lái)實(shí)現(xiàn)。PMOS晶體管212的漏極、源極、柵極以及基 體分別耦接于Vdd、 Vcc線160、控制電路204的節(jié)點(diǎn)216以及Vdd。電容 器214耦接于Vcc線160與控制電路204的節(jié)點(diǎn)218之間，且電容器214具 有一電容值位于SRAM單元102的位線的電容值的10%至40%之間。在非 存取或預(yù)備周期期間，節(jié)點(diǎn)216位于一邏輯低(LOW)狀態(tài)，并且PMOS 晶體管212位于開(kāi)啟狀態(tài)，因此Vcc近乎等于Vdd。在寫(xiě)入SRAM單元102 周期期間，節(jié)點(diǎn)216暫時(shí)開(kāi)啟至一高(HIGH)邏輯狀態(tài)，接著關(guān)閉PMOS 晶體管212。因此在短暫寫(xiě)入周期期間，Vcc線160變成浮接狀態(tài)。先前儲(chǔ) 存于Vcc線160的電荷開(kāi)始放電過(guò)程，因此，浮接的Vcc線160的電壓開(kāi)始 往下掉，這對(duì)寫(xiě)入而言是有利的狀態(tài)。另外，在寫(xiě)入周期之前，節(jié)點(diǎn)218維 持在Vdd，因此電容器214沒(méi)有儲(chǔ)存電荷。每當(dāng)進(jìn)入寫(xiě)入周期，節(jié)點(diǎn)218會(huì) 暫時(shí)降低至一比Vdd更低的電壓，例如Vss。相對(duì)于只利用PMOS晶體管 212降低Vcc線160的電壓，將節(jié)點(diǎn)218降低至較低的電壓將更快地降低Vcc 線160的電壓。
在讀取SRAM單元102周期期間，節(jié)點(diǎn)216維持在所述邏輯低(LOW) 狀態(tài)，開(kāi)啟PMOS晶體管212，因此Vdd提供電壓給Vcc線160。但是在實(shí) 際讀取之前，節(jié)點(diǎn)21維持在一較Vdd更低的電壓，因此電容器214將被充 電。在開(kāi)始讀取后，節(jié)點(diǎn)218自低電壓被切換至Vdd，因此電容器214提供 一電壓推進(jìn)至Vcc線160。如先前的討論，較高的Vcc電壓有利于讀取SRAM 單元120。
參考圖2B，在本發(fā)明的第二實(shí)施例中，區(qū)塊202可以使PMOS晶體管 222的源極、漏極、柵極以及基體分別耦接于Vdd、 Vcc線160、控制電路 204的節(jié)點(diǎn)226以及Vcc線160。類(lèi)似于第一實(shí)施例，控制電路204在讀取 SRAM單元102期間開(kāi)啟PMOS晶體管222，并且在讀取SRAM單元102 期間關(guān)閉PMOS晶體管222。當(dāng)PMOS晶體管222開(kāi)啟時(shí)，Vcc線160由 Vdd驅(qū)動(dòng)，這對(duì)讀取而言是有利的狀態(tài)。當(dāng)PMOS晶體管222關(guān)閉時(shí)，Vcc 線160是浮接的，這對(duì)寫(xiě)入而言是有利的狀態(tài)。在第二實(shí)施例中除了沒(méi)有如
圖2A中的推進(jìn)電容器214，第二實(shí)施例與第一實(shí)施例不同在于PMOS晶體 管222的基體耦接于Vcc線160或耦接于其自身的漏極。于是，當(dāng)PMOS 晶體管222開(kāi)啟時(shí)，其源極到漏極之間的電壓會(huì)下降。而該電壓下降的量近 乎等于其臨界電壓。這種較低的Vcc電壓狀態(tài)有利于降低SRAM單元102 的備用損漏量。
參考圖2C，在本發(fā)明第三實(shí)施例中，區(qū)塊202可以通過(guò)PMOS晶體管 232與電容器234來(lái)實(shí)現(xiàn)。PMOS晶體管232的源極、漏極、柵極以及基體 分別耦接于Vdd、 Vcc線160、控制電路204的節(jié)點(diǎn)236以及Vcc線160。 明顯地，PMOS晶體管232的連接方式與第二實(shí)施例中的PMOS晶體管相同。 根據(jù)第三實(shí)施例，PMOS晶體管232的功能與PMOS晶體管222相同，即控 制電路204在讀取SRAM單元102期間開(kāi)啟PMOS晶體管232，并且在讀取 SRAM單元102期間關(guān)閉PMOS晶體管232。當(dāng)PMOS晶體管232開(kāi)啟時(shí)， Vcc線160由Vdd驅(qū)動(dòng)，這對(duì)讀取而言是有利的狀態(tài)。當(dāng)PMOS晶體管232 關(guān)閉時(shí)，Vcc線160是浮接的，這對(duì)寫(xiě)入而言是有利的狀態(tài)。PMOS晶體管 232的基體耦接于Vcc線160或耦接于其自身的漏極。于是，當(dāng)PMOS晶體 管232開(kāi)啟時(shí)，其源極到漏極之間的電壓會(huì)下降。而該電壓下降的量近乎等 于其臨界電壓。這種較低的Vcc電壓狀態(tài)有利于降低SRAM單元102的備 用損漏量。
而推進(jìn)電容器234的連接方式與第一實(shí)施例中的電容器214相同，且電 容器234具有一電容值位于SRAM單元102的位線的電容值的10%至40% 之間。根據(jù)第三實(shí)施例，電容器234的功能與電容器214相同。即在寫(xiě)入期 間，電容器234幫助拉低浮接的Vcc線160的電壓，在讀取期間，先前儲(chǔ)存 于電容器234的電荷提供一推進(jìn)電壓給Vcc線160，在讀取狀態(tài)下這種推進(jìn) 是通過(guò)Vdd驅(qū)動(dòng)。
參考圖2A 2C，由于對(duì)熟知本技術(shù)領(lǐng)域的人而言，設(shè)置電路以提供信號(hào) 給這些區(qū)塊的對(duì)應(yīng)節(jié)點(diǎn)216、 218、 226、 236與238應(yīng)該沒(méi)有困難，因此沒(méi) 有詳細(xì)提供控制電路204的實(shí)現(xiàn)方式。這些信號(hào)的功能已在先前的段落闡述。 典型的控制電路204可包括觸發(fā)器、NOR以及NAND柵極等等。
電容器214或234可由一晶粒中任何適合利用的半導(dǎo)體材料形成，例如 金屬-層間介電層-金屬(MiM)、金屬氧化物半導(dǎo)體(MOS)或多晶硅-層間
介電層-多晶硅(PiP)。
通過(guò)切換PMOS晶體管以及龜容器電壓推進(jìn)電容，SRAM單元的電源可 動(dòng)態(tài)管理以符合讀取與寫(xiě)入操作的沖突需求。
雖然本發(fā)明的多種實(shí)施例僅顯示SRAM單元為動(dòng)態(tài)電源的一接受器并 且僅切換Vdd，然而本技術(shù)領(lǐng)域的普通技術(shù)人員可應(yīng)用本發(fā)明于其它在不同 操作下有沖突的電壓狀態(tài)的存儲(chǔ)器或邏輯電路，以及其它可以被相似地切換 Vss電源的存儲(chǔ)器或邏輯電路。
本發(fā)明雖然公開(kāi)優(yōu)選實(shí)施例如上，然而并非用以限定本發(fā)明的保護(hù)范 圍，本領(lǐng)域的普通技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)可以做出變動(dòng)與 修改，因此本發(fā)明的保護(hù)范圍應(yīng)以所附的權(quán)利要求書(shū)的范圍為準(zhǔn)。
權(quán)利要求
1、一種電源管理電路，該電路包括至少一切換電路，耦接于一電源與一電力接受電路之間；以及至少一電壓推進(jìn)電路，耦接于一控制電路與所述電力接受電路之間；其中，所述控制電路用于開(kāi)啟或關(guān)閉所述切換電路，并且使能或禁能所述電壓推進(jìn)電路。
2、 如權(quán)利要求1所述的電源管理電路，其中所述切換電路包括至少一P 型金屬氧化物半導(dǎo)體晶體管，所述P型金屬氧化物半導(dǎo)體晶體管的一源極、 一漏極、 一柵極以及一基體分別耦接于所述電源、所述電力接受電路、所述 控制電路以及所述電源。
3、 如權(quán)利要求1所述的電源管理電路，其中所述切換電路包括至少一P 型金屬氧化物半導(dǎo)體晶體管，所述P型金屬氧化物半導(dǎo)體晶體管以一源極、 一漏極、 一柵極以及一基體分別耦接于所述電源、所述電力接受電路、所述 控制電路以及所述電力接受電路。
4、 如權(quán)利要求1所述的電源管理電路，其中所述電壓推進(jìn)電路包括至 少一電容器，所述電容器的一第一端點(diǎn)與一第二端點(diǎn)分別耦接于所述電力接 受電路與所述控制電路。
5、 如權(quán)利要求4所述的電源管理電路，其中所述第二端點(diǎn)耦接于一晶 體管的源極或所述控制電路的漏極。
6、 如權(quán)利要求1所述的電源管理電路，其中所述電壓推進(jìn)電路是一電 容器，該電容器的一第一端點(diǎn)與一第二端點(diǎn)分別耦接于所述電力接受電路與 所述控制電路，并且其中所述電容器具有一電容值，所述電容值位于所述多 個(gè)SRAM單元的一位線的電容值的10%至40%之間。
7、 一種電源管理電路，該電路包括 至少一切換電路，耦接于一電源與一電力接受電路之間； 至少一電容器，耦接于一控制電路與所述電力接受電路之間；其中，所述控制電路用于開(kāi)啟或關(guān)閉所述切換電路，并且使所述電容器 充電或放電。
8、 如權(quán)利要求7所述的電源管理電路，其中所述切換電路包括至少一P 型金屬氧化物半導(dǎo)體晶體管，所述P型金屬氧化物半導(dǎo)體晶體管的一源極、 一漏極、 一柵極以及一基體分別耦接于所述電源、所述電力接受電路、所述 控制電路以及所述電源。
9、 如權(quán)利要求7所述的電源管理電路，其中所述切換電路包括至少一P 型金屬氧化物半導(dǎo)體晶體管，所述P型金屬氧化物半導(dǎo)體晶體管的一源極、 一漏極、 一柵極以及一基體分別耦接于所述電源、所述電力接受電路、所述 控制電路以及所述電力接受電路。
10、 如權(quán)利要求7所述的電源管理電路，其中所述電容器耦接于一晶體 管的源極或所述控制電路的漏極。
11、 如權(quán)利要求7所述的電源管理電路，其中所述電容器具有一電容值， 所述電容值位于所述多個(gè)SRAM單元的一位線的電容值的10%至40%之間。
12、 一種電源管理電路，其包括至少一P型金屬氧化物半導(dǎo)體晶體管， 所述P型金屬氧化物半導(dǎo)體晶體管的一源極、 一漏極、 一柵極以及一基體分 別耦接于所述電源、所述電力接受電路、所述控制電路以及所述電力接受電 路，其中所述控制電路用于經(jīng)由切換所述P型金屬氧化物半導(dǎo)體晶體管以開(kāi) 啟或關(guān)閉所述電源至所述電力接受電路。
13、 如權(quán)利要求12所述的電源管理電路，還包括至少一電容器，所述 電容器的一第一端點(diǎn)與一第二端點(diǎn)分別耦接于所述電力接受電路與所述控 制電路。
14、 如權(quán)利要求12所述的電源管理電路，還包括至少一電容器，所述 電容器的一第一端點(diǎn)與一第二端點(diǎn)分別耦接于所述電力接受電路與所述控 制電路，其中所述電容器具有一電容值，所述電容值位于所述多個(gè)SRAM單 元的一位線的電容值的10%至40%之間。
全文摘要
本發(fā)明公開(kāi)一種半導(dǎo)體動(dòng)態(tài)電源裝置，該裝置包括至少一切換電路和至少一電壓推進(jìn)電路，其中所述切換電路耦接于一電源與一電力接受電路之間，所述電壓推進(jìn)電路耦接于一控制電路與所述電力接受電路之間，其中所述控制電路用于開(kāi)啟或關(guān)閉所述切換電路，并且使能或禁能所述電壓推進(jìn)電路。該半導(dǎo)體動(dòng)態(tài)電源裝置能夠提供較低的電壓狀態(tài)，有利于降低電力接受電路的備用損漏量。
文檔編號(hào)G11C5/14GK101178926SQ20071010421
公開(kāi)日2008年5月14日 申請(qǐng)日期2007年5月23日 優(yōu)先權(quán)日2006年11月7日
發(fā)明者李政宏 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司