專利名稱：低功率存儲(chǔ)器控制電路和方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及存儲(chǔ)器設(shè)備，具體地涉及存儲(chǔ)器設(shè)備內(nèi)的控制電路。
背景技術(shù)：
存儲(chǔ)器設(shè)備以及許多其它電子電路都結(jié)合有存儲(chǔ)器單元，其中保留有 數(shù)字?jǐn)?shù)據(jù)位。這些存儲(chǔ)器單元本質(zhì)上可以是靜態(tài)或動(dòng)態(tài)的。在動(dòng)態(tài)隨M
取存儲(chǔ)器(DRAM)中，存儲(chǔ)器單元如此易失以致于需要進(jìn)行充電恢復(fù)操 作來保持單元信息。該充電恢復(fù)操作稱為諸如由存儲(chǔ)器控制器所執(zhí)行的更 新操作。由于若干泄露源產(chǎn)生了存儲(chǔ)器單元的電荷損耗。泄露的主要部分 產(chǎn)生自次臨界漏電流，其構(gòu)成了總漏電流的主要部分。在多個(gè)存儲(chǔ)器單元 間共享位線的傳統(tǒng)DRAM單元構(gòu)造中，在存儲(chǔ)塊激活期間產(chǎn)生最短的數(shù) 據(jù)保持時(shí)間。
因此，需要用于減少存儲(chǔ)器電路，尤其是動(dòng)態(tài)存儲(chǔ)器電路中的漏電流 的電路和方法。本發(fā)明滿足這些以及其它的需要，克服了以前開發(fā)的電路 和方法的不足。
發(fā)明內(nèi)容
教導(dǎo)了用于減少存儲(chǔ)器電路，尤其是動(dòng)態(tài)存儲(chǔ)器電路中的功率消耗的 多種電路和方法。動(dòng)態(tài)存儲(chǔ)器電路包括用于讀出和放大此處被稱為L(zhǎng)A和 LAb的第一電路節(jié)點(diǎn)和第二電路節(jié)點(diǎn)間的差分電壓的第一交叉耦合晶體 管對(duì)。響應(yīng)于讀出差分電壓，第一電路節(jié)點(diǎn)或第二電路節(jié)點(diǎn)被驅(qū)動(dòng)到第一 電壓。被驅(qū)動(dòng)到第一電壓的節(jié)點(diǎn)是電壓最接近第一電壓的電路節(jié)點(diǎn)。
可以對(duì)本發(fā)明進(jìn)行修改以通過多種方式表達(dá)，包括但不限于下面的描述。
本發(fā)明的一個(gè)實(shí)施例可以總體上被描述為一種電路設(shè)備，包括(a) 存儲(chǔ)器單元；(b)耦合到存儲(chǔ)器的至少一個(gè)存儲(chǔ)器存取晶體管；(c)其中 存儲(chǔ)器存取晶體管被配置為具有響應(yīng)于電路設(shè)備的操作模式而改變的柵 極-源極電位。
該用于減少功率消耗的電路和方法尤其適于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM)，其中響應(yīng)于執(zhí)行更新操作而在多個(gè)DRAM存儲(chǔ)器單元中保 持存儲(chǔ)器狀態(tài)。
在該電路中，存儲(chǔ)器單元的柵極-源極電位包括高于柵極電位的源極 電位，例如，源極電位可以高于零伏或柵極電位低于零伏，或源極電位可 以高于零伏且柵極電位低于零伏。
在一種實(shí)現(xiàn)中，電路被配置成用于響應(yīng)于讀M儲(chǔ)器單元中的數(shù)據(jù)的 狀態(tài)來改變柵極-源極電位。作為實(shí)例，該電路可以包括被配置成用于控制源晶體管(source transistor)的位線讀出放大器。該電路可以包括鎖 存器設(shè)備(即，CMOS )和源晶體管，該源晶體管可以是電源晶體管(power source transistor)、地源晶體管(ground source transistor)或電源晶體 管和地晶體管的組合。
本發(fā)明的各方面可以通過使用不同形式的源晶體管來實(shí)現(xiàn)。作為實(shí) 例，可將PMOS晶體管用作地源晶體管，其響應(yīng)于讀取存儲(chǔ)器單元中的 數(shù)據(jù)的狀態(tài)來改變柵極-源極的電位。在一個(gè)實(shí)施例中，PMOS晶體管 的源極被耦合到CMOS鎖存器的兩個(gè)NMOS晶體管的公共節(jié)點(diǎn)，PMOS 晶體管的漏極被接地。在該實(shí)例中，PMOS晶體管的柵極電位響應(yīng)于存 儲(chǔ)器設(shè)備的操作模式而改變。雖然可以利用其它驅(qū)動(dòng)信號(hào)，但是優(yōu)選地， 響應(yīng)于接收脈沖信號(hào)來控制PMOS晶體管的柵極電位。
可以響應(yīng)于存儲(chǔ)器操作模式來調(diào)制源晶體管。例如，動(dòng)態(tài)存儲(chǔ)器單元 被配置成使得在常規(guī)操作模式中，PMOS晶體管的柵極電位低于零伏， 而當(dāng)設(shè)備處于更新模式時(shí)，柵極電位為零伏。更新模式可由存儲(chǔ)器控制器、 存儲(chǔ)器設(shè)備，或類似的電路來控制。
源晶體管可以包括NMOS晶體管和PMOS晶體管的各種設(shè)置。在一 個(gè)實(shí)例中，NMOS源晶體管可用作地源晶體管，其響應(yīng)于讀取存儲(chǔ)器單 元中的數(shù)據(jù)的狀態(tài)來改變柵極-源極電位。在一種實(shí)現(xiàn)中，NMOS源晶 體管的漏極被耦合到CMOS鎖存器的兩個(gè)NMOS晶體管的公共節(jié)點(diǎn)，而 NMOS源晶體管的源核^接地。在這種情況下，NMOS源晶體管的初f極電 位響應(yīng)于電路設(shè)備的操作模式而改變。NMOS源晶體管的柵極電位優(yōu)選 地由脈沖信號(hào)控制、或通過g檢測(cè)器或響應(yīng)于設(shè)備狀態(tài)由其它電路的參 考電壓來控制。
本發(fā)明的一個(gè)實(shí)施例描述了具有改進(jìn)的存儲(chǔ)器維持能力的動(dòng)態(tài)存儲(chǔ) 器(DRAM)設(shè)備，包括(a)多個(gè)存儲(chǔ)器單元；(b)耦合到存儲(chǔ)器單 元的位線對(duì)；(c)其中存儲(chǔ)器單元被配置成響應(yīng)于執(zhí)行更新?lián)呑鱽肀３执?儲(chǔ)器狀態(tài)；并且(d)其中存儲(chǔ)器單元凈皮配置成具有在自更新或系統(tǒng)控制 的更新模式中提升的單元數(shù)據(jù)高電位。
在一種實(shí)現(xiàn)中，諸如通過位線預(yù)充電電平發(fā)生器進(jìn)行的控制，均衡的 位線電平在自更新模式中比在常規(guī)操作模式中高。提升的位線電平電位可 以由通過4^:檢測(cè)器的參考電壓信號(hào)、脈沖信號(hào)、已有信號(hào)的組合，或參 考電壓信號(hào)、脈沖信號(hào)和模式進(jìn)入和/或退出信號(hào)的組合來控制?？梢酝?過使用諸如包括至少第一晶體管、第二晶體管和第三源晶體管的源晶體管來產(chǎn)生單元數(shù)據(jù)高電位。例如，第一源晶體管包括PMOS源晶體管，第 二源晶體管和第三源晶體管包括NMOS源晶體管。
在一個(gè)實(shí)例中，第一晶體管被配置成用于加速供電，且優(yōu)選地被連接
到具有高于第二源晶體管和第三源晶體管的供電電壓的電壓電位的電源。 該實(shí)例中的第二源晶體管產(chǎn)生主電源，第三源晶體管產(chǎn)生輔助電源。優(yōu)選 地，第一 PMOS源晶體管的源極和第一 NMOS源晶體管的漏極連接到內(nèi) 部產(chǎn)生的電源，第二NMOS源晶體管的漏極連接到外部提供的電源。第 二NMOS源晶體管的柵極可由脈沖信號(hào)或脈沖信號(hào)和模式進(jìn)入和/或退出 信號(hào)的組合來控制。第二 NMOS源晶體管被配置成在自更新模式中提供 超過常規(guī)操作模式中的導(dǎo)通時(shí)間的導(dǎo)通時(shí)間。
本發(fā)明的一個(gè)實(shí)施例描述了動(dòng)態(tài)存儲(chǔ)器(DRAM)設(shè)備，包括(a) 多個(gè)存儲(chǔ)器單元；(b )其中響應(yīng)于執(zhí)行更新操作來保持動(dòng)態(tài)存儲(chǔ)器的存儲(chǔ) 器狀態(tài)；(c)耦合到存儲(chǔ)器單元的位線對(duì)；(d)用于讀出存儲(chǔ)器單元狀態(tài) 的、耦合到位線的位線讀出放大器；(e)耦合到位線讀出放大器的多個(gè)源 晶體管；(f)多個(gè)源晶體管優(yōu)選地包括第一 PMOS源晶體管，第一、第 二NMOS源晶體管；其中源晶體管被連接到位線讀出放大器中的鎖存器。
根據(jù)一種實(shí)現(xiàn)，第一 PMOS源晶體管的源極和第一 NMOS源晶體管 的漏極被連接到內(nèi)部產(chǎn)生的電源，第二 NMOS源晶體管的漏極被連接到 外部提供的電源。第二NMOS源晶體管的柵極可以通過多種方式來控制， 諸如通過脈沖信號(hào)或脈沖信號(hào)和模式進(jìn)入和/或退出信號(hào)的組合來控制。
本發(fā)明的一個(gè)實(shí)施例描述了動(dòng)態(tài)存儲(chǔ)器(DRAM)設(shè)備，包括(a) 多個(gè)存儲(chǔ)器單元，其存儲(chǔ)器狀態(tài)響應(yīng)于執(zhí)行更新操作來保持；(b)耦合到 存儲(chǔ)器單元的位線對(duì)；(c)用于讀出存儲(chǔ)器單元狀態(tài)的、耦合到位線的位 線讀出放大器；(d)耦合到位線讀出放大器、且被配置成增加存儲(chǔ)器單元 高翁:據(jù)電壓電位的多個(gè)源晶體管。
作為實(shí)例，多個(gè)源晶體管可以包括三個(gè)源晶體管。在一種情況下，源 晶體管包括第一PMOS源晶體管，以及第一和第二NMOS源晶體管。源 晶體管連接到位線讀出放大器中的鎖存器。通過連接到被配置成具有高于 多個(gè)源晶體管中的第二源晶體管和第三源晶體管的供電電壓的電壓電位
的電源，多個(gè)源晶體管中的第一源晶體管用于加速供電。在該情況下，第 二源晶體管可以被配置成提供主電源，第三源晶體管被配置成提供輔助電 源。說明書第5/22頁(yè)
一個(gè)實(shí)施例描述了減少動(dòng)態(tài)存儲(chǔ)器電路中的電流的方法，包括U) 將至少一個(gè)源晶體管耦合到動(dòng)態(tài)存儲(chǔ)器電路的讀出放大器，用于通過虛擬 電源進(jìn)行操作；(b)響應(yīng)于接^Nl關(guān)信號(hào)，掛起對(duì)存儲(chǔ)塊的讀和/或?qū)懺L 問，以便iiX激活等待模式；(c)在保持存儲(chǔ)器單元中的數(shù)據(jù)時(shí)改變?cè)淳?體管的狀態(tài)，以便減少存儲(chǔ)塊的工作電流。
在一種實(shí)現(xiàn)中，源晶體管包括至少一個(gè)電源晶體管、至少一個(gè)地源晶 體管，或電源晶體管和地源晶體管的組合。響應(yīng)于設(shè)備信號(hào)來控制源晶體 管，諸如接收脈沖信號(hào)，或通過4m檢測(cè)器而接收的參考電壓信號(hào)，或模 式iiA和/或退出信號(hào)，或脈沖信號(hào)、參考電壓信號(hào)或模式ii^和/或退出 信號(hào)的組合。對(duì)源晶體管狀態(tài)的改變降低了提供給激活等待模式中的位線 鎖存器的電壓。
源晶體管可以通過不同方式來配置。在一種情況下，源晶體管包括至 少一個(gè)NMOS源晶體管、或至少一個(gè)PMOS源晶體管、或NMOS源晶 體管和PMOS源晶體管的組合。例如，源晶體管可以包括至少一個(gè)NMOS 電源晶體管，其配置為具有這樣的柵極電位當(dāng)動(dòng)態(tài)存儲(chǔ)器電路處于激活 等待模式時(shí)，該柵極電位比動(dòng)態(tài)存儲(chǔ)器電路處于常規(guī)操作模式時(shí)的柵極電 位低。源晶體管可以包括至少地源晶體管，其向位線鎖存器提供地電壓， 該地電壓響應(yīng)于控制地源晶體管的狀態(tài)，在激活等待模式中具有比常規(guī)操 作才莫式更高的電位。地源晶體管可以包括NMOS源晶體管、PMOS源晶 體管，或NMOS源晶體管和PMOS源晶體管這兩者。
本發(fā)明的一個(gè)實(shí)施例描述了減少動(dòng)態(tài)存儲(chǔ)器電路中的電流的方法，包 括(a)將至少一個(gè)源晶體管耦合到動(dòng)態(tài)存儲(chǔ)器電路的讀出放大器，以便 將其配置成通過虛擬電源進(jìn)行操作；(b)在保持存儲(chǔ)器單元中的數(shù)據(jù)時(shí)改 變至少一個(gè)源晶體管的狀態(tài)，以便減少存儲(chǔ)塊的工作電流；(c)利用相對(duì) 于第一時(shí)鐘的正向建立時(shí)間接收異步信號(hào)(即命*號(hào))，或利用相對(duì)于 第一時(shí)鐘的正向建立時(shí)間接收參考第二時(shí)鐘的同步信號(hào)，以改變?cè)淳w管 的狀態(tài)。在一種情況下，第二時(shí)鐘和第一時(shí)鐘工作于相同的頻率，但是具 有不同的相位關(guān)系。在另一種情況下，第二時(shí)鐘和第一時(shí)鐘工作于不同的
在該方法的一種實(shí)現(xiàn)中，源晶體管包括電源晶體管，例如作為NMOS 晶體管和/或PMOS源晶體管的組合。作為實(shí)例，隨著較早的異步信號(hào)被 施加到PMOS源晶體管的柵極，兩個(gè)或更多異步信號(hào)可以控制電源晶體 管。使能NMOS源晶體管的異步信號(hào)具有超出電源電位的電壓電位。在該方法的一種實(shí)現(xiàn)中，源晶體管包括地源晶體管，例如NMOS晶體管和/或PMOS晶體管的組合。例如，源晶體管可以包括地源晶體管。兩個(gè)或更多異步信號(hào)控制地源晶體管，較早的異步信號(hào),皮施加到NMOS源晶體管的柵極，較晚的信號(hào)被施加到PMOS晶體管。使能PMOS源晶體管的異步信號(hào)具有低于地電位的電壓電位。
還描述了其它實(shí)現(xiàn)，諸如使用同步信號(hào)或異步信號(hào)和同步信號(hào)的組合來控制電源晶體管和地源晶體管。
一個(gè)實(shí)施例描述了減少動(dòng)態(tài)存儲(chǔ)器電路中的電流的方法，包括U)將至少一個(gè)源晶體管耦合到動(dòng)態(tài)存儲(chǔ)器電路的讀出放大器，以將其配置成通過虛擬電源進(jìn)行操作；(b)在保持存儲(chǔ)器單元中的數(shù)據(jù)時(shí)改變至少一個(gè)源晶體管的狀態(tài)，以便減少存儲(chǔ)塊的工作電流；(c)其中，響應(yīng)于利用相對(duì)于時(shí)鐘的正向建立時(shí)間接收異步信號(hào)及接收參考同一時(shí)鐘的同步信號(hào)(即命令)來改變?cè)淳w管的狀態(tài)。
另夕卜，動(dòng)態(tài)存儲(chǔ)器電路可以被邏輯地或物理地劃分為多個(gè)部分，其中通過異步信號(hào)控制這些部分中的第一部分的源晶體管，通過同步信號(hào)控制這些部分中的第二部分的源晶體管。描述了同步和異步控制以及所使用的晶體管的不同組合。
一個(gè)實(shí)施例描述了一種集成電路，包括(a)至少一個(gè)包含多個(gè)邏輯晶體管的存儲(chǔ)器單元塊；(b )與存儲(chǔ)器單元塊鄰接的至少一個(gè)電源路徑和至少一個(gè)地路徑；(c)耦合到至少一個(gè)存儲(chǔ)器單元塊中的每個(gè)存儲(chǔ)器單元塊的行解碼器；(d)耦合到至少一個(gè)存儲(chǔ)器單元塊中的每個(gè)存儲(chǔ)器單元塊的列解碼器；(e)耦合到至少一個(gè)存儲(chǔ)器單元塊中的每個(gè)存儲(chǔ)器單元的至少一個(gè)位線對(duì)；(f)耦合到位線對(duì)的位線讀出放大器，配置成用于讀出存儲(chǔ)器單元中的存儲(chǔ)器單元的差分電壓，和更新存儲(chǔ)器單元的高或狀態(tài)低狀態(tài)；(g)存儲(chǔ)塊的多個(gè)邏輯晶體管中的至少一個(gè)源晶體管，配置成用于產(chǎn)生至少一個(gè)虛擬電壓電平；以及(h)耦合到該至少一個(gè)虛擬電壓電平的至少一個(gè)虛擬電源路徑、虛擬地路徑，或虛擬電源路徑和虛擬地路徑的組合。
在該集成電路的布局中，至少一個(gè)源晶體管乾改置在可以比邏輯晶體管更靠近對(duì)應(yīng)的電源線或地線。源晶體管可以包括電源晶體管、地源晶體管，或電源晶體管和地源晶體管的組合。在一種情況下，電源晶體管包括NMOS源晶體管，或地源晶體管包括PMOS源晶體管，或可以包括電源晶體管和地源晶體管這兩者。源晶體管可以位于由邏輯晶體管構(gòu)成的存儲(chǔ)塊外部。 一個(gè)實(shí)施例描述了一種集成電路，其中源晶體管位于電源線之下，并且不與存儲(chǔ)器單元塊
的多個(gè)邏輯晶體管交叉。多種實(shí)現(xiàn)描述了源晶體管的放置，包括用于整個(gè)邏輯塊的源晶體管的聚合放置，或分布式放置，其中電源和源晶體管與每個(gè)布局塊相鄰。源晶體管可以包括驅(qū)動(dòng)整個(gè)布局塊的電源晶體管和地源晶體管的任意組合?？商孢x地，可將存儲(chǔ)器單元塊分段，并按每個(gè)段放置電源和/或地源晶體管。
源晶體管可以在虛擬電源線上產(chǎn)生電位，該虛擬電源線諸如為距離存儲(chǔ)器單元的邏輯晶體管比距離集成電路的一個(gè)或多個(gè)電源線更近的一個(gè)虛擬電源線。在一種實(shí)現(xiàn)中，源晶體管放置在子字線驅(qū)動(dòng)器的交叉點(diǎn)處的列解碼器對(duì)之間的間隙內(nèi)，或通過搭接(strap )定位。在其它實(shí)現(xiàn)中，源晶體管放置于行解碼器之間的間隙中，諸如在與位線讀出放大器的交叉點(diǎn)處。源晶體管可以放置在第一和第二子字線驅(qū)動(dòng)器之間的間隙內(nèi)，位于與位線讀出放大器的交叉處。源晶體管可以包括PMOS源晶體管，其放置在位線讀出放大器的鎖存器內(nèi)的交叉耦合PMOS晶體管對(duì)的NWELL內(nèi)，或源晶體管可以包括NMOS電源晶體管，其放置在PWELL內(nèi)或一部分P型襯底上。源晶體管可以放置在每個(gè)位線對(duì)或位線對(duì)組上。
本發(fā)明的一個(gè)實(shí)施例描述了一種確定存儲(chǔ)器或邏輯電路內(nèi)的適當(dāng)?shù)脑淳w管連接的方法，包括(a)執(zhí)行用于表征存儲(chǔ)器或邏輯電路的仿真例程；(b)在仿真中，將不同于Vdd或Vss的已知狀悉分配給源晶體管與邏輯晶體管連接的節(jié)點(diǎn)，其中該已知狀態(tài)是針對(duì)預(yù)定輸入狀態(tài)的邏輯輸出
端的輸出。
本發(fā)明的一個(gè)方面是減少了存儲(chǔ)器電路，尤其是經(jīng)歷更新的動(dòng)態(tài)存儲(chǔ)器電路中的漏電流。
本發(fā)明的另一個(gè)方面是結(jié)合各種源晶體管配置，以響應(yīng)于^^t模式來提供虛擬源電位和虛擬地電位，以便給電路的各個(gè)部分提供能量。
本發(fā)明的又一個(gè)方面是:通過結(jié)合選擇源晶體管配置來減少諸如有功省電等待(ICC3P) (activepower-down standby, ICC3P)的等待電流。
本發(fā)明的再一個(gè)方面是減少產(chǎn)生自諸如行解碼器、字線驅(qū)動(dòng)器等的重復(fù)電路的泄露，其中，在存儲(chǔ)了用于在重新激活時(shí)重新加載電路的狀態(tài)信息之后，這些電路被去激活。
本發(fā)明的另 一個(gè)方面是:提供用于控制源晶體管以驅(qū)動(dòng)虛擬電源線的不同電路。
本發(fā)明的又一個(gè)方面提供用于在最小化所使用的芯片面積時(shí)增強(qiáng)電 源晶體管的使用的布局方法。
本發(fā)明的再一個(gè)方面是:在集成電路設(shè)計(jì)和布局過程中檢驗(yàn)源晶體管 的^f吏用的方法。
在說明書的以下部分中將提出本發(fā)明的其它方面，其中的詳細(xì)描述是 出于完整公開本發(fā)明的優(yōu)選實(shí)施例而不是給本發(fā)明設(shè)置限制的目的進(jìn)行 的。
通過參考僅用于說明目的的下列附圖，將更全面地理解本發(fā)明。
圖1示出了根據(jù)本發(fā)明的實(shí)施例的用于減少自更新電流的動(dòng)態(tài)隨機(jī) 存取存儲(chǔ)器(DRAM)核心的示意圖2A-2B是圖1電路的常規(guī)操作模式和自更新模式的時(shí)序圖3A-3D是根據(jù)本發(fā)明的存儲(chǔ)器電路中的用于控制電源電平的電路 示意圖4A-4D是根據(jù)本發(fā)明的存儲(chǔ)器電路中用于控制地電平的電路示意
圖5A^:才艮據(jù)本發(fā)明的一個(gè)方面的地電平控制方法的示意圖，示出了 在LAb和地之間具有箝位電路(LVT - PMOS)的組合PMOS和NMOS 的SAN控制器；
圖5B是如圖5A所示的地電平控制方法的時(shí)序圖6A是根據(jù)本發(fā)明的一個(gè)方面的地電平控制方法的示意圖，示出了 在LAb和地之間具有箝位電路(LVT-PMOS)的僅有NMOS的SAN
控制器；
圖6B是如圖6A所示的地電平控制方法的時(shí)序圖； 圖7是用于圖l所示的電路的電源控制時(shí)序圖8是抑制DRAM核心電路的有功省電等待電流的方法時(shí)序圖； 圖9是根據(jù)本發(fā)明一個(gè)方面的、用于抑制有功省電電流的存儲(chǔ)器設(shè)構(gòu)造的框圖，并示出了控制具有預(yù)解碼信號(hào)鎖存器的重復(fù)電路中的功率；
圖IO是根據(jù)本發(fā)明的一個(gè)方面的、利用重復(fù)電路中的位線讀出放大 器和源晶體管的控制的組合來抑制有功省電電流的方法的時(shí)序圖1l是根據(jù)本發(fā)明的一個(gè)方面的前期和后期階^a控制信號(hào)產(chǎn)生的示 意圖12^JL據(jù)本發(fā)明利用PES (前期階段)和PLS (后期階段)控制
信號(hào)進(jìn)行電路檢制的框圖13是根據(jù)本發(fā)明的一個(gè)方面的基于緩沖器控制信號(hào)的控制產(chǎn)生的 框圖14A是才艮據(jù)本發(fā)明的一個(gè)方面的電源晶體管控制的示意圖； 圖14B是圖14A的電源晶體管控制的時(shí)序圖15是根據(jù)本發(fā)明的實(shí)施例的電路單元(類型1)的布局，其示出 了支持虛擬電源線的存儲(chǔ)塊上的源晶體管的位置；
圖16A-16B是包括多個(gè)圖15所示的單元塊的電路塊的布局；
圖17是根據(jù)本發(fā)明的實(shí)施例的電路單元(類型2)的布局，其示出
了支持虛擬電源驅(qū)動(dòng)器的存儲(chǔ)塊上的源晶體管的位置； 圖18是包括多個(gè)圖17所示的單元塊的電路塊的布局； 圖19A-19B是根據(jù)本發(fā)明一個(gè)方面的Z邏輯列解碼器的布局，示出
了位于解碼器孔中的虛擬電源驅(qū)動(dòng)器；
圖20A-20B是根據(jù)本發(fā)明一個(gè)方面的Z邏輯行解碼器的布局，示出 了位于行解碼器孔中的虛擬電源驅(qū)動(dòng)器，以及關(guān)于位線對(duì)(單獨(dú)地或各種 組合)設(shè)置的、或在讀出放大器區(qū)域和子字線驅(qū)動(dòng)器交叉的區(qū)域內(nèi)的位線 讀出放大器的源晶體管；
圖21是常規(guī)分布類型中的N和P讀出放大器晶體管的布局；
圖22是根據(jù)本發(fā)明 一個(gè)方面的Z邏輯分布類型中的N和P讀出放大 器晶體管的布局；
圖23是存儲(chǔ)器單元陣列中的位于子字線驅(qū)動(dòng)器和位線S/A的交叉處 的驅(qū)動(dòng)器的布局；
圖24是根據(jù)本發(fā)明一個(gè)方面的使用Z字形Z邏輯門表示的設(shè)計(jì)的示
意25是圖24所示的設(shè)計(jì)的晶體管電平表示的示意圖; 圖26-27是好的和不好的等待模式配置的示意圖。
具體實(shí)施例方式
更具體地參考附圖，出于說明的目的，以圖l到圖27中總體上示出 的裝置表述本發(fā)明。應(yīng)當(dāng)理解，該裝置可以在配置方面和各部分的細(xì)節(jié)方 面改變，且該方法可以在特定步驟和順序方面改變，而不脫離此處公開的 基;^念。
1.減少自更新電流的方法
圖1以示例性實(shí)施例的方式示出了根據(jù)本發(fā)明的動(dòng)態(tài)存儲(chǔ)器核心。在 存儲(chǔ)器預(yù)充電狀態(tài)期間，位線對(duì)(BL—R， BLB—R， BL_L和BLB—L )通 常處于大約為VDD電位的一半的電壓^位，其中VDD是;儲(chǔ)器核心^工作 電壓。假設(shè)在存儲(chǔ)器存儲(chǔ)節(jié)點(diǎn)NSO和NS1分別存儲(chǔ)數(shù)據(jù)的低位和高位。 在預(yù)充電狀態(tài)，諸如WLO和WL1的字線^ti殳置為地(零)電位。因此， 晶體管MNA1 (存儲(chǔ)節(jié)點(diǎn)NS1的存儲(chǔ)器單元存取晶體管)的Vcs和VCD 分別為-^，od和-Vdd。因此，流過存儲(chǔ)器單元的晶體管MNA1的漏電 流不足，存儲(chǔ)在存儲(chǔ)器單元節(jié)點(diǎn)NS1的高數(shù)據(jù)(high data)未被顯著地劣 化。
然而，當(dāng)對(duì)存儲(chǔ)器單元C0進(jìn)行存取時(shí)，形成了 MNA1的顯著的漏 電流路徑。在字線WL0被激活且存儲(chǔ)器單元C0和位線BL—R之間的電 荷被共享之后，由MPS1、 MPS2、 MNS1和MNS2構(gòu)成的位線讀出放大 器對(duì)檢測(cè)并放大在位線對(duì)BL和BLB形成的信號(hào)差。作為存儲(chǔ)于存儲(chǔ)器 單元C0的數(shù)據(jù)變低的結(jié)果，BIJR變低(Vss)， BLB—R變高(VDD)。此 時(shí)，雖然MNA1的Vgd仍然是-VDD，但是MNA1的Vgs是0而不是預(yù) 充電狀態(tài)下的-H *VD0 。由于MNA1的Vcs不存在缺少反向偏置條件，所 以通過MNA1的漏電流顯著增加，從而NS1處存儲(chǔ)的高數(shù)據(jù)的數(shù)據(jù)保持 時(shí)間可以被急劇減小。這種漏電流在諸如自更新模式的DRAM操作模式 中代表了嚴(yán)重問題，這是由于DRAM單元的更新周期完全基于數(shù)據(jù)可以 被存儲(chǔ)在存儲(chǔ)器單元多長(zhǎng)時(shí)間來確定，更新周期越長(zhǎng)、更新電流越小。因 此該自更新電流是用于低功率設(shè)備諸如移動(dòng)應(yīng)用設(shè)備的一個(gè)重要M。
此處描述了抑制未被存取的存儲(chǔ)器單元中的漏電流的電路和方法。應(yīng) 當(dāng)理解，電壓電平作為針對(duì)一個(gè)特定實(shí)施例的實(shí)例被提供，其中本領(lǐng)域普通技術(shù)人員可以理解，該電路和方法可被實(shí)現(xiàn)為支持電源線的所希望的任 何電壓電位。
在第一種方法中，字線電平^皮保持在稍^L低于零的電壓。例如，在預(yù)
充電狀態(tài)中，字線電平被設(shè)置為-0.3V而不是0V。當(dāng)對(duì)存儲(chǔ)器單元進(jìn)行 存取時(shí)，即使位線電壓形成為Vss,未被存取的存儲(chǔ)器存取晶體管的Vcs 不是OV而是-0.3V。該方法的一個(gè)缺點(diǎn)是在自更新模式中需要負(fù)電壓， 并且難以實(shí)現(xiàn)諸如-0.6V的更低電壓，以便進(jìn)一步抑制自更新模式中的 漏電流。
在第二種方法中，在保持字線電壓為零時(shí)形成的位線電平被提升，使 得存儲(chǔ)器存取晶體管的Vcs是負(fù)值。 一種實(shí)現(xiàn)方法是將位線放電至高于 OV的電壓，而不是放電至Vss。例如，當(dāng)對(duì)存儲(chǔ)器陣列進(jìn)行存取時(shí)，位 線81^_1^狄電至0.3￥而不是通常為OV的Vss。因此，即使未被存取的 存儲(chǔ)i單元的字線電平是零，相應(yīng)的存儲(chǔ)器存取晶體管的Vcs是-(UV。
可以通過適當(dāng)?shù)难b置實(shí)現(xiàn)位線電壓的籍位，圖1中示出了一種這樣的 機(jī)制?？梢岳弥T如MPSRC1的PMOS晶體管來代替使用用于NMOS 源控制晶體管的典型的NMOS晶體管。作為實(shí)例，而不是限制， 一種用 于PMOS源晶體管的控制方法可以實(shí)現(xiàn)如下。在常規(guī)^^作中，將SAN降 低到負(fù)電壓，以克服PMOS的Vt下降。由于需要比Vss低PMOS閾值 電壓的電壓來完全傳輸Vss，為了完全的Vss傳輸，SAN的電壓電平最高 為Vss-VTP。然而，在自更新模式中，SAN變?yōu)閂ss而不是變?yōu)樨?fù)電壓， 從而將BL—R的電平箝位為MPSRC1的VTP。在自更新模式的這種狀況 下，MNA1的V(is是負(fù)值，抑制了漏電流。
提升形成的位線電平的缺點(diǎn)是讀出放大器的讀出速度較慢。例如，假 設(shè)位線對(duì)被設(shè)置為Vdd的一半(1V)，并且通過某個(gè)電壓(0.3V)而不是 OV的常規(guī)電壓值來提升節(jié)點(diǎn)LAb。在不提升的情況下，當(dāng)讀出操作開始 時(shí)MNS1的VGS可以是*VDD (IV )， M提升的情況下，MNS1的VGS 可能僅為0.7V。這樣，讀出晶體管的減少的電流能力可能降低讀出速度。 為了克服這個(gè)缺點(diǎn)，此處公開了一種新的功率提升方案。在常規(guī)操作中， DRAM核心電壓為VDD和Vss。在自更新模式中，DRAM核心電壓為VDDH 和VSSH，其中Vddh和VssH分別;l^皮提升了一定量的電源電壓和地電壓。
圖2A-2B示出了基于圖1中給出的DRAM核心配置來實(shí)現(xiàn)上述功 率提升方法的時(shí)序圖。在如圖2A所示的常規(guī)JMt中，SAP從Vss變?yōu)?Vppz，其中Vppz是預(yù)定電壓，其高于Vdd,以便克服NMOS晶體管的閾值電壓的降低。SAN從VDD變?yōu)閂BBZ，其中V朋z是預(yù)定電壓，其低于
Vss,以便克服PMOS晶體管的閾值電壓的降低。因此，位線對(duì)被完全形 成到Vdd和Vss。假設(shè)數(shù)據(jù)低位被存儲(chǔ)于單元C0，當(dāng)字線WL0被激活時(shí)， BL—R變?yōu)閂ss, BLB_R變?yōu)閂DD。在如圖2B所示的自更新模式中，SAP 變^VppzH，它是高于Vppz的預(yù)定電壓，從而將位線電壓提升到VDDH。
此處必要的假設(shè)是在自更新模式中的DRAM核心電壓Vdd可以比 在常規(guī)操作模式中的高。例如，在常規(guī)操作模式中Vdd是2V，在自更新 模式中Vdd是2.5V。如果將PMOS晶體管用于電源晶體管，使能PMOS 電源晶體管的周期可以更長(zhǎng)，以便給讀出放大器提供更多的電流。因此， BLB_R變?yōu)楸瘸Ｒ?guī)操作更高的電壓(VDDH)。 SAN變?yōu)閂ss而不是VBBZ， 且BL_R的電平被箝位在PMOS源晶體管MPSRC1的VTP (即，VSSH電 壓電平)而不是Vss。因此，當(dāng)WLO被激活并對(duì)存儲(chǔ)器單元CO讀出時(shí)， 應(yīng)當(dāng)注意，由于BL—R不是Vss而是VSSH,貝'J MNA1的VGS不是0而是 -VSSH,這顯著地抑ij了漏電流。當(dāng)讀取操作結(jié)束且位線對(duì)被均衡時(shí)，當(dāng)
前位線預(yù)充電電平不是1/2/加，而是更高的電壓34 DDH。結(jié)果，由于
NMOS晶體管MNS1的Vgs沒有降低，該設(shè)備的讀出速度沒有任何下降。
才艮據(jù)本發(fā)明，有多種控制節(jié)點(diǎn)LA和Lab處的電壓電平的方法。以 下方法作為實(shí)例不具有限制性。
控制節(jié)點(diǎn)LA處的電壓電平。
當(dāng)將PMOS晶體管用于電源晶體管時(shí)，優(yōu)選地延長(zhǎng)導(dǎo)通PMOS晶體 管的周期，以便通過響應(yīng)于模式進(jìn)入和/或退出信號(hào)來控制脈沖以使能 PMOS晶體管，或通過直接利用模式iiX和/或退出信號(hào)，來向讀出放大 器提供更高的電壓。作為實(shí)例而不是限制，可以利用兩種不同的源晶體管 類型(純PMOS和具有二極管的PMOS )。在常規(guī)操作中，純PMOS晶 體管和/或具有二極管的PMOS可以在常自作中導(dǎo)通，而僅有具有二極 管的PMOS可以在自更新模式中導(dǎo)通。
當(dāng)將NMOS晶體管用于電源晶體管時(shí)，可以控制柵極電壓(如高于 常規(guī)操作的電壓)，以便以脈沖寬度或模式進(jìn)入和/或退出信號(hào)的形式向讀 出放大器提供更高的電壓。
圖3A-3D示出了控制存儲(chǔ)器電路的電源電平的實(shí)例。在圖3A中，使 用PMOS晶體管，柵極信號(hào)可由脈沖或模式進(jìn)入和/或退出信號(hào)或這些信 號(hào)的組合來進(jìn)行相應(yīng)的控制。在圖3B中，使用NMOS晶體管，并對(duì)其
29進(jìn)行相應(yīng)的控制。在圖3C中，PMOS晶體管與4^檢測(cè)器一起使用，其 中LA的電平以vrefp設(shè)置。在圖3D中，相應(yīng)地控制不同類型的PMOS 源晶體管。
控制地電平的電壓電平
當(dāng)將PMOS晶體管用于地源晶體管時(shí)，可以施加?xùn)艠O電壓使得不克 服PMOS閾值電壓的降低，例如Vss而不是Vbbz?？梢岳妹}沖、或模 式進(jìn)入和/或退出信號(hào)、或這些信號(hào)的組合的形式來控制柵極。
當(dāng)將NMOS晶體管用于地源晶體管時(shí)，可以控制導(dǎo)通NMOS晶體管 所需的周期，使得該周期更短，從而防止地電平放電至Vss?？梢酝ㄟ^脈 沖、或模式ii^和/或退出信號(hào)、或信號(hào)組合的形式來控制該周期。在優(yōu) 選實(shí)施例中，可以使用兩種不同類型的源晶體管(純NMOS和具有二極 管的NMOS )。在常規(guī)操作中，純NMOS晶體管和/或具有二極管的NMOS 可以在常規(guī)操作中導(dǎo)通，而僅有具有二極管的NMOS可以在自更新模式 中導(dǎo)通，使得Vss被箝位到V diode-
圖4A-4D示出了控制存儲(chǔ)器電路的電源電平的實(shí)例。在圖4A中，使 用NMOS晶體管，柵極信號(hào)可由脈沖、或模式進(jìn)入和/或退出信號(hào)、或這 些信號(hào)組合的形式進(jìn)行相應(yīng)的控制。在圖4B中，使用PMOS晶體管，并 對(duì)其進(jìn)行相應(yīng)的控制。在圖4C中，NMOS晶體管與4^:檢測(cè)器一起使用， 其中LAb的電平以vrefn設(shè)置。在圖4D中，相應(yīng)地控制不同類型的NMOS 源晶體管。
第三種方法利用以上兩種方法的組合負(fù)字線方案和新的位線電平控 制方案的組合。當(dāng)使用該方法時(shí)，為實(shí)現(xiàn)該方法進(jìn)行的電路修改不像僅使 用上述兩種方法中的一種那樣復(fù)雜或困難。在該方法中，通過不將預(yù)充電 字線電平降低得與第一種方法一樣多，可以減少i殳計(jì)的復(fù)雜性，并且通過 不將位線電平提升得與第二種方法一樣多，不會(huì)顯著危及讀出速度，且不 必如此多地提升電源電平。這種較低水平的電壓提升是重要的，這是因?yàn)?隨著工作電壓,皮減小，在外部電壓和內(nèi)部DRAM核心工作電壓之間不存 在可察覺的差異。
圖5A-5B示出了根據(jù)一個(gè)實(shí)施例的地電平控制方法的示例性實(shí)施例 的示意圖和時(shí)序圖。在圖5A中，使用NMOS晶體管和PMOS晶體管的 組合來提供地電平控制。圖中示出了在SAN線上的諸如每一端的 LVT-PMOS箝位電路，其由SAPb線來選通。從圖5A可見，PMOS晶
30體管的柵極連接到SAPb線，而NMOS晶體管連接到SAN線。在圖5B 中可見，同時(shí)激活控制信號(hào)SAN和SAPb, SAPb從VDD改變到0V， SAN 從OV改變到vdd。然而，在其它實(shí)現(xiàn)中， 一個(gè)信號(hào)可以在其它信號(hào)之前 開始，并且高電壓和低電壓可以分別不同于Vdd和0V。還應(yīng)注意，在該 實(shí)例中，控制信號(hào)SAN使用脈沖控制，但是應(yīng)當(dāng)理解，可以利用其它類 型的控制方法。例如，可以使用脈沖和其它已有信號(hào)的組合。雖然將 NMOS和PMOS晶體管均用于地電平控制，但是在該實(shí)例中PMOS晶體 管實(shí)際上箝位地電平。
圖6A-6B示出了可替選的地電平控制方法的示例性示意圖和時(shí)序圖。 該實(shí)例與圖5A-5B中的實(shí)例類似，但是利用NMOS源晶體管作為電源晶 體管，并且提供相反極性的SAPb線。應(yīng)當(dāng)注意，圖中示出了在SAN線 上的諸如每一端的LVT-PMOS箝位電路，其由來自SAPb線的反向信 號(hào)選通。
2.減少ICC3P電流的方法
DRAM操作中的一個(gè)重要Wt是ICC3P模式，其是稱為"有功省電 等待模式，，的操作模式。在ICC3P模式中，存儲(chǔ)體(memory bank)被 激活，CKE (時(shí)鐘使能信號(hào))為低(禁止)，CSB為高(禁止)，但是地 址輸入和控制輸入在進(jìn)行轉(zhuǎn)換，而數(shù)據(jù)總線輸入是穩(wěn)定的。響應(yīng)于該操作 模式，在讀取了單元數(shù)據(jù)、假設(shè)WL0被使能，并且利用單元數(shù)據(jù)的低位 存取了存儲(chǔ)器單元CO之后，圖l所示的讀出放大器被激活。參考圖l， 在讀取單元數(shù)據(jù)之后，BL_R變?yōu)榈?，BLB一R變?yōu)楦撸渲蠱NSRC1 和MPSRC1被導(dǎo)通。MPS2和MNS1也被導(dǎo)通，而MPS1和MNS2被截 止。
應(yīng)當(dāng)理解，電源晶體管和地源晶體管可以不同于圖1，例如，圖l中 的電源晶體管可以是PMOS晶體管而不是NMOS晶體管。雖然由于BI^R 和BLB_R分別是Vss和VDD, MPS1和MNS2分別被截止，但是存在流 過MPS1和MNS2的漏電流。對(duì)于先進(jìn)的處理技術(shù)，諸如卯nm技術(shù)， 漏電流的大小是幾微安級(jí)的，且其大小隨著技術(shù)工藝向80nm和65nm發(fā) 展而變大。假設(shè)激活90nm技術(shù)的8K (8*1024)讀出放大器，每個(gè)讀出 放大器具有5pA的漏電流，總的漏電流為非常顯著，大約為40mA。
圖7示出了基于圖1給出的DRAM核心配置的DRAM存儲(chǔ)器設(shè)計(jì) 的時(shí)序圖。在激活模式中，使能WL0， SAN和SAP分別變?yōu)閂bbz和 VPPZ。假設(shè)數(shù)據(jù)為低，分別地，BL—R變?yōu)閂ss而BLB—R變?yōu)閂DD( VCORE:DRAM核心工作電壓)。當(dāng)省電模式開始時(shí)，CKE變?yōu)榈停谴鎯?chǔ)體 仍然是激活的，讀出放大器導(dǎo)通，流過截止的晶體管的漏電流可能大得不 可接受。在本發(fā)明中，描述了抑制有功省電等待電流諸如ICC3P的幾種 方法，其可被應(yīng)用于類似的情況。
圖8示出了抑制DRAM核心電路的有功省電等待電流方法。在該方 法中，通過增加源到主體的電壓VsB，增加了讀出放大器晶體管的有效閾
值電壓。當(dāng)省電模式開始時(shí)，電源晶體管的初f極從Vppz偏置為Vcore，地
源晶體管的柵極從VuBz偏置為Vss。結(jié)果，由于NMOS晶體管電壓的降 低，BLB—R電平從Vcore降低到Vcore-Vtn,而BL_R的電平升高了 PMOS閾值電壓VTP。因此，MPS1和MNS2的Vsb可以分別被増加VTN 和Vtp的量。從而可以有效減少流過截止的晶體管MPS1和MNS2的漏 電流。在省電模式結(jié)束之后，SAP和SAN的電平分別返回到常規(guī)值Vppz
和Vbbz。
圖9示出了用于抑制有功省電電流的存儲(chǔ)器設(shè)備構(gòu)造的框圖。應(yīng)當(dāng)理 解，因?yàn)槭褂弥T如行解碼器和字線驅(qū)動(dòng)器的重復(fù)電路，由于它們的巨大數(shù) 目，在存儲(chǔ)器電路中產(chǎn)生了另 一個(gè)主要的漏電流貢獻(xiàn)。因此,在抑制ICC3P 模式中的漏電流的第二種方法中，通過為這些重復(fù)電路增加源晶體管，可 以響應(yīng)于設(shè)備模式，諸如通過接收模式進(jìn)入和/或退出信號(hào)來改變這些重 復(fù)電路的狀態(tài)(導(dǎo)通/截止)?？梢岳秒娫淳w管和地源晶體管的任意希 望的組合控制重復(fù)電路的功率消耗。
作為實(shí)例，源晶體管的組合包括NMOS電源晶體管和PMOS地源 晶體管、NMOS電源晶體管和NMOS地源晶體管、PMOS電源晶體管和 NMOS電源晶體管、PMOS電源晶體管和PMOS地源晶體管，NMOS和 PMOS電源/地源晶體管、NMOS和PMOS電源晶體管以及NMOS電源 晶體管等。根據(jù)本發(fā)明的一個(gè)方面，當(dāng)芯片在ICC3P模式中工作時(shí)，連 接到這種重復(fù)電路諸如行解碼器和字線驅(qū)動(dòng)器的源晶體管被截止，以便抑 制漏電流。
根據(jù)本發(fā)明的一個(gè)方面，代替保持字線的狀態(tài)，當(dāng)字線截止時(shí)，將字 線(狀態(tài))信息存儲(chǔ)在電路中，而當(dāng)字線再次返回導(dǎo)通時(shí)，字線(狀態(tài)) 信息被重新獲取。根據(jù)一種實(shí)現(xiàn)，在如圖9所示的預(yù)解碼信號(hào)鎖存器中的 預(yù)解碼器的輸出端存儲(chǔ)字線信息。當(dāng)芯片退出ICC3P模式時(shí)，使用存儲(chǔ) 在預(yù)解碼器輸出端的信息重新激活字線，并由讀出放大器更新單元數(shù)據(jù)。 應(yīng)當(dāng)理解，在離開省電模式后，存在一個(gè)短但是足夠的時(shí)間(即，幾十納秒)來重新激活字線并且更新單元數(shù)據(jù)。在重復(fù)電路中，可以利用額外的
高VT晶體管，而不是增加并且控制源晶體管。
圖10示出了利用控制重復(fù)電路中的位線讀出放大器和源晶體管的組 合來抑制有功省電電流的第三種方法的時(shí)序圖。當(dāng)^ ICC3P模式時(shí)， 連接到行解碼器和字線驅(qū)動(dòng)器的源晶體管被截止，字線信息被存儲(chǔ)在， 解碼器或行解碼器的輸出端。讀出節(jié)點(diǎn)(圖1中的LA和LAb )的電平分 別被降低和提升，以便增加讀出放大器的晶體管的有效閾值電壓。當(dāng) ICC3P模式終止時(shí)，字線被重新激活，讀出節(jié)點(diǎn)的電平返回到正常值(分 別為Vcore和Vss),其中單元數(shù)據(jù)被更新。
應(yīng)當(dāng)理解，通過使用用于每個(gè)讀出節(jié)點(diǎn)的任何所希望的晶體管類型可 以降4氐讀出節(jié)點(diǎn)的電壓電平，例如用于電源的NMOS和用于地源的 PMOS、用于電源的PMOS和用于地源的NMOS，或用于電源的NMOS 和用于地源的NMOS等。應(yīng)當(dāng)注意，在圖9的實(shí)例中，NMOS源晶體管 和PMOS源晶體管分別被用于電源晶體管和地源晶體管。當(dāng)ICC3P模式 開始時(shí)，NMOS電源晶體管的柵極信號(hào)SAP從VPPZ降為Vcore, PMOS 地源晶體管的柵極信號(hào)SAN從VuBz上升為Vss。還應(yīng)當(dāng)注意，通過使用 對(duì)應(yīng)于圖3A-3D和圖4A-4D描述的不同方法，可以控制讀出節(jié)點(diǎn)LA和 LAb的電平。
當(dāng)ICC3P模式開始時(shí)，行解碼器和字線驅(qū)動(dòng)器中的較高Vt的晶體管 導(dǎo)通，而較高性能的晶體管(常規(guī)或低VT晶體管)截止。讀出節(jié)點(diǎn)(圖 1的LA和LAb )的電平被分別降低和提升，以便增加讀出放大器晶體管 的有效閾值電壓。當(dāng)ICC3P模式結(jié)束時(shí)，讀出節(jié)點(diǎn)的電壓電平返回正常 值(分別為Vcore和Vss )，并且單元數(shù)據(jù)被更新。
當(dāng)ii^ICC3P模式時(shí)，源晶體管被連接到行解碼器，字線驅(qū)動(dòng)器截 止，且字線信息被存儲(chǔ)在，解碼器或行解碼器的輸出端。位線讀出放大 器的電源晶體管和地源晶體管截止。當(dāng)ICC3P才莫式結(jié)束時(shí)，字線被重新 激活，且位線讀出放大器的電源晶體管和地源晶體管導(dǎo)通，以便將讀出節(jié)
點(diǎn)的電平恢復(fù)為正常電平(分別為Vcore和Vss)，并更新單元數(shù)據(jù)。
3.前期喚醒方法
對(duì)以低VT晶體管實(shí)現(xiàn)的電路塊增加源晶體管，以便通過關(guān)閉源晶體
管來提高速度并減少漏電流。根據(jù)本發(fā)明的電源/地源晶體管的某些實(shí)例 組合可以包括NMOS/PMOS 、 NMOS/NMOS 、 PMOS/PMOS 、PMOS/NMOS、 NMOS&PMOS/PMOS&NMOS。根據(jù)具體應(yīng)用，源晶體 管的柵極電壓可以從Vppz改變到VBBZ。因此，在根據(jù)本發(fā)明的源晶體管 電路配置中，對(duì)源晶體管的控制是至關(guān)重要的，其中通常適于根據(jù)電路應(yīng) 用而使用不同的控制方法。
控制源晶體管的第 一種方法是在命令信息的時(shí)鐘上升沿或下降沿將 其導(dǎo)通。例如，當(dāng)使用時(shí)鐘下降沿來接受命令時(shí)，可以在確定命令是否有 效之后導(dǎo)通源晶體管。然而，在這種情況下，由于處于諸如圖8中的VDDZ 和Vssz電位的虛擬電源電平和地電平要花時(shí)間返回Vdd和Vss電平，可 能存在一些操作延遲，且芯片可能未準(zhǔn)備好，從而導(dǎo)致可能的設(shè)備故障。
再次參考圖10，描述了一種用于喚醒裝置的方法。典型地，在時(shí)鐘 邊沿(圖中為上升沿)之前向存儲(chǔ)器設(shè)備提*令，留出建立時(shí)間(set-up time)。在接收命令諸如激活命令之后產(chǎn)生內(nèi)部異步信號(hào)Nl。信號(hào)PES 的有效性使得能夠早于該時(shí)鐘導(dǎo)通源晶體管。
在時(shí)鐘的上升沿，產(chǎn)生內(nèi)部時(shí)鐘和內(nèi)部同步信號(hào)N2。當(dāng)產(chǎn)生內(nèi)部時(shí) 鐘時(shí)，命令狀態(tài)為有效(對(duì)于該圖為低)，控制信號(hào)PES保持有效狀態(tài)。 如果芯片接收到諸如預(yù)充電命令的命令，則不產(chǎn)生內(nèi)部異步信號(hào)N1 (該 圖的第二個(gè)時(shí)鐘中的高)，這是由于該命令不激活芯片。在該時(shí)鐘的上升 沿，產(chǎn)生內(nèi)部時(shí)鐘，然而由于N1的狀態(tài)為無效，禁止內(nèi)部同步信號(hào)N2 (其變?yōu)楦??？刂菩盘?hào)PES也被禁止(對(duì)于該圖為低)，源晶體管被截 止。應(yīng)當(dāng)理解，描述的電i^供了早于時(shí)鐘信號(hào)到達(dá)而使能源晶體管以及 基于命令狀態(tài)對(duì)其進(jìn)行控制的裝置。
在一些應(yīng)用中，芯片允許命令轉(zhuǎn)換，但AA在空閑或不在意(don，t care)情況下。在這種情況下，即使沒有具體的芯片操作，源晶體管也反 復(fù)地導(dǎo)通和截止，其中由于重復(fù)的電容充電和放電，功率被不必要地消耗 了。為了減少由于不必要的轉(zhuǎn)換引起的功率消耗，本發(fā)明的一個(gè)方面教導(dǎo) 了用于控制電源晶體管的另 一種方法。
圖11示出了產(chǎn)生源控制信號(hào)的示例性實(shí)施例，本領(lǐng)域的普通技術(shù)人 員可以基于此處的教導(dǎo)實(shí)現(xiàn)多種可替換的機(jī)制。在該圖中，電^f匡圖示出 了產(chǎn)生兩個(gè)(或多個(gè))源控制信號(hào)的方法?；趫D10中給出的思想產(chǎn)生 用于前期階段的控制信號(hào)PES，以控制前期電路階段。例如如圖所示的通 過利用延遲命令信號(hào)和信號(hào)N2來選通命令信號(hào)，以產(chǎn)生信號(hào)PES使得在 時(shí)鐘上升沿之前^f吏能電源晶體管。利用時(shí)鐘和命令的組合來產(chǎn)生用于后期 階段的另一個(gè)控制信號(hào)PLS，以便控制后期電路階段。200680042999.X
圖12示出了根據(jù)本發(fā)明的一個(gè)方面在前期和后期階段將控制信號(hào)選 通到電路塊。根據(jù)時(shí)序，將這些控制信號(hào)選通到電路或電路塊，以便使能 每個(gè)電路。對(duì)于在操作的前期階段中使用的電路，帶有異步和同步信息的 前期喚醒信號(hào)PES被選通，以控制連接到這些塊的源晶體管，使得早于 時(shí)鐘而激活源晶體管。對(duì)于操作的后期階段的電路，帶有同步信息的控制 信號(hào)PLS被選通，以防止不必要的轉(zhuǎn)換功率消耗。注意，控制信號(hào)可以 相應(yīng)地具有不同的極性，以便正確地控制不同類型的源晶體管。由前期喚 醒信號(hào)PES控制地址緩沖器驅(qū)動(dòng)器和命令發(fā)生器，并利用后期喚醒信號(hào) PLS控制其它電路。
圖13示出了根據(jù)本發(fā)明的控制發(fā)生器電路的另一個(gè)應(yīng)用實(shí)例。該圖 示出了通過CLK同步的緩沖器控制信號(hào)塊，從中前期喚醒信號(hào)塊向具有 預(yù)解碼器、解碼器和功能控制電路的存儲(chǔ)器電路塊產(chǎn)生信號(hào)。另夕卜，示出 了用于減少漏電流的源晶體管控制電路A和源晶體管控制電路B。
到目前為止已經(jīng)討論了多個(gè)重要的方面，以部分概述的方式提供下列 內(nèi)容。產(chǎn)生喚醒信號(hào)以基于早于時(shí)鐘信號(hào)接收到的信號(hào)來使能源晶體管。 可由時(shí)鐘沿處的哞^^確定喚醒信號(hào)的狀態(tài)。才艮據(jù)信號(hào)時(shí)序流可以產(chǎn)生不同 的喚醒信號(hào)，以便控制不同的電路塊。使用命令的異步信息和參考時(shí)鐘的 同步命令可以產(chǎn)生前期喚醒信號(hào)以使能源晶體管，使得早于該時(shí)鐘激活源 晶體管。用命令和時(shí)鐘信息可以產(chǎn)生后期喚醒信號(hào)，以防止由于不必要地 導(dǎo)通和截止源晶體管而產(chǎn)生不必要的轉(zhuǎn)換功率消耗。在時(shí)序的前期階段， 前期喚醒信號(hào)被施加到該電路，而在時(shí)序的后期階段，后期喚醒信號(hào)被施 加到該電路。每個(gè)控制信號(hào)可以具有用于不同源晶體管類型的適當(dāng)?shù)碾娖?和極性。
4.控制源晶體管的方法
圖14A-14B示出了電源控制的示例性實(shí)施例，分別示出了示意圖和 時(shí)序圖。當(dāng)使用電源晶體管時(shí)，應(yīng)當(dāng)理解，與源晶體管相關(guān)的虛擬電源線 需要足夠早地被充電，并且需要準(zhǔn)備提供必要的供電電流，使得電路如預(yù) 期的那樣工作。根據(jù)本發(fā)明完成這些的一種方法利用這樣的事實(shí)，即，外 部41_供的電壓總是高于內(nèi)部產(chǎn)生的供電電壓。參考該圖，使用圖l所示的 存儲(chǔ)器核心配置，源晶體管被連接到節(jié)點(diǎn)LA以便向讀出放大器供電。在 該實(shí)例中，NMOS晶體管優(yōu)選地位于連接區(qū)域內(nèi)，且PMOS晶體管優(yōu)選 地位于別處。例如根據(jù)應(yīng)用的需要可以采用可替選的位置。
在所示情況下，EVC是外部供電電壓，IVC是內(nèi)部產(chǎn)生的電壓?？刂菩盘?hào)SAP2導(dǎo)通一段時(shí)間而達(dá)到VPPZ2電平，VPPZ2電平足夠高以便 導(dǎo)通NMOS晶體管。由于該晶體管連接到EVC，它幫助快速地向虛擬電 源線充電，這意味著可流過大量電流。由信號(hào)SAP1控制的NMOS晶體 管同時(shí)也向虛擬電源線充電，并且由于IVC的穩(wěn)定特性而建立虛擬電源 線的最終電壓。除了給虛擬電源線充電之外，PMOS晶體管的重要功能 是在VPPZ1由于電路故障、環(huán)境影響、處理變化等而無法達(dá)到足夠高 電壓的情況下，確保虛擬電源線的最終電壓是想要的。PMOS晶體管僅 需要Vss電壓電平以使得該P(yáng)MOS晶體管完全導(dǎo)通，從而確保在適當(dāng)?shù)?電平建立虛擬電源線電壓。該實(shí)例示出了同時(shí)導(dǎo)通的控制信號(hào)SAPB1、 SAP1和SAP2，但是在其它應(yīng)用中它們可以任意組合導(dǎo)通。
5.布局指導(dǎo)
以下部分描述根據(jù)被稱為Z邏輯的本發(fā)明的一個(gè)方面的單元布局、 塊布局和核心布局。
該布局方法規(guī)定將至少一個(gè)電源/地源晶體管放置在由邏輯晶體管構(gòu) 成的布局塊內(nèi)。例如，將至少一個(gè)電源/地源晶體管放置在比邏輯晶體管 更靠近電源/地線。應(yīng)當(dāng)理解，這可以利用以下各項(xiàng)來實(shí)現(xiàn)(1)包括至 少一個(gè)NMOS晶體管的電源晶體管；(2)包括PMOS晶體管的地源晶體 管；(3 )包括至少一個(gè)NMOS晶體管的電源晶體管和包括至少一個(gè)PMOS 晶體管的地源晶體管；(4)包括NMOS晶體管和PMOS晶體管的電源晶 體管；或(5)包括PMOS晶體管和NMOS晶體管的地源晶體管。
該方法還描述了將至少一個(gè)電源/地源晶體管放置在由邏輯晶體管構(gòu) 成的布局塊之外。在一個(gè)實(shí)施例中，源晶體管被放置在與由邏輯晶體管構(gòu) 成的布局塊不交叉的電源線之下?？梢园ㄈ缟鲜?1)到(5)所列的源 晶體管。另外，源晶體管對(duì)于整個(gè)邏輯塊或所希望的邏輯塊的任意部分可 以是聚合的。在一個(gè)實(shí)施例中，源晶體管可以分布式放置，其中電源和源 晶體管與每個(gè)布局塊相鄰*故置。在一種實(shí)現(xiàn)中，電源晶體管和地源晶體
管驅(qū)動(dòng)整個(gè)布局塊。在一種實(shí)現(xiàn)中，布局塊被分段，并M個(gè)乾故置電源 晶體管和地源晶體管。
根據(jù)本發(fā)明的一個(gè)方面描述的是虛擬電源線的放置，該虛擬電源線是 將源晶體管連接到邏輯晶體管的電源線，其距離邏輯晶體管比距離電源線 更近。
在一種實(shí)現(xiàn)中，源晶體管放置在通過子字線驅(qū)動(dòng)器或##創(chuàng)建的列解碼器之間的間隙內(nèi)?？商孢x地，源晶體管可以放置在由位線讀出放大器創(chuàng) 建的行解碼器之間的間隙內(nèi)。作為再一個(gè)替選方案，涉及位線讀出放大器 的源晶體管可以放置在由位線讀出放大器創(chuàng)建的子字線驅(qū)動(dòng)器之間的間 隙內(nèi)。
在用于DRAM的位線讀出放大器的一個(gè)實(shí)施例中，用于NMOS鎖 存器的PMOS地源晶體管放置在PMOS鎖存器的NWELL內(nèi)。類似地， 用于PMOS鎖存器的NMOS電源晶體管放置在NMOS鎖存器的PWELL 或P型襯底內(nèi)。
在DRAM的一個(gè)實(shí)施例中，源晶體管放置在每個(gè)位線對(duì)或位線對(duì)組上。
圖15示出了稱為"類型1"的單元布局。連同電源線Vdd和Vss — 起示出了虛擬電源線Vdz和Vsz。源晶體管分離放置。在圖中還可以看到， PMOS區(qū)域(被上面的虛線圍繞)與在其下的NMOS區(qū)域分離。示出了 諸如以M1C、 M2C和M3C表示的半導(dǎo)體層。另外，示出了3個(gè)金屬層， 例如金屬l用于互連，金屬2用于局部電源和全局互連，金屬3用于全 局總線(global bussing)和主電源。
圖16A-16B示出了包含多個(gè)圖15所示的單元的塊布局，該多個(gè)單元 穿過布局的中心，源晶體管組枕故置在電源線之下，以消除布局損失(不 可用區(qū)域的損失)。示出了每個(gè)塊上的虛擬電源驅(qū)動(dòng)器，其具有分解圖16B 中所示的總線，該總線從布局的頂部逸艮。
圖17示出了此處被稱為"類型2"的另一種單元布局，其中源晶體 管被豎直地放置在邏輯晶體管的上面和下面，并且/或者被水平地放置在 邏輯晶體管旁邊。可從具有總線的布局的頂部區(qū)域和底部區(qū)域看到源晶體 管。示出了在上源晶體管區(qū)域的NMOS虛擬電源驅(qū)動(dòng)器，以及在下源晶 體管區(qū)域的PMOS虛擬電源驅(qū)動(dòng)器。示出的總線包括Vss、 std、 VDD、 Vdz、 Vsz、 Vss、 stdb和VDD。示出了 PMOS區(qū)域位于該布局的上半部， 而NMOS區(qū)域位于下部。
圖18是包含多個(gè)圖17的單元布局的類型2的塊布局。虛擬電源驅(qū)動(dòng) 器的位置顯示為在該圖內(nèi)的塊的上部和下部。這種類型的塊布局特別適用 于所謂的"保險(xiǎn)絲盒電路"。
圖19A-19B示出了才艮據(jù)本發(fā)明的一個(gè)方面的Z邏輯解碼器布局，其 中源晶體管被放置在列解碼器孔中。單元陣列顯示為被子字線驅(qū)動(dòng)器、位線讀出放大器(S/A)、列驅(qū)動(dòng)器等交叉。虛擬電源驅(qū)動(dòng)器的位置顯示為在 子字線驅(qū)動(dòng)器和列解碼器區(qū)域的交叉點(diǎn)處的列解碼器孔內(nèi)。圖19B示出 了解碼器區(qū)域內(nèi)的總線的分解圖，其中可見Vss、 stdb、 Vsz、 VDZ、 std 和Vdd。
圖20A-20B示出了 Z邏輯行解碼器的示例性布局實(shí)施例。在該實(shí)例 中，邏輯源晶體管放置在解碼器孔中，位線讀出放大器的源晶體管關(guān)于位 線對(duì)諸如每一對(duì)、每幾對(duì)、每個(gè)塊等放置，或放置在讀出放大器區(qū)域和子 字線驅(qū)動(dòng)器交叉的區(qū)域內(nèi)，如區(qū)域A所示。圖20B再次示出了總線區(qū)域， 具體地可見Vss、 stdb、 Vsz、 VPZ、 std和Vpp。
圖21給出了關(guān)于NWELL的第一分布類型。
圖22示出了 Z邏輯分布類型的示例性實(shí)施例，其中P釆樣放大器 (S/A)位于第一側(cè)，N采樣放大器(S/A )位于相對(duì)側(cè)。N阱區(qū)域顯示為 被左側(cè)的點(diǎn)線圍繞。源晶體管可被關(guān)于位線對(duì)諸如每一對(duì)、每幾對(duì)、每塊 等來放置，或可以放置在讀出放大器區(qū)域和子字線驅(qū)動(dòng)器交叉的區(qū)域內(nèi)。 用于N S/A的地源晶體管(例如PMOS晶體管)放置在P S/A的N阱內(nèi)， 所示P S/A的電源晶體管(例如，NMOS晶體管)放置在N S/A的P阱 內(nèi)。布局中示出了 P行為區(qū)域(actarea)和N行為區(qū)域。
圖23示出了子字線驅(qū)動(dòng)器和位線S/A路徑的交叉處的孔之下的單元 陣列中的源晶體管的放置。
6.路徑探測(cè)器源晶體管檢查
描述了 一種方法，用于通過將不同于Vdd或Vss的已知狀態(tài)分配給源 晶體管與邏輯晶體管連接的節(jié)點(diǎn)來檢查適當(dāng)?shù)脑淳w管的連接，該已知狀 態(tài)是針對(duì)特定輸入狀態(tài)的邏輯輸出端的輸出。作為實(shí)例，該已知狀態(tài)可以 是Hi-Z狀態(tài)，或在等待模式中定義的已知狀態(tài)。在一個(gè)實(shí)現(xiàn)中，在其它 每個(gè)邏輯門處連接相同類型的源晶體管。
根據(jù)一種實(shí)現(xiàn)，該方法包括引腳屬性分配以及取自示意圖本身、外部 文本文件或端口名的端口屬性。
在一種實(shí)現(xiàn)中，描述了 一種通過比i^傳輸門兩側(cè)的邏輯狀態(tài)來尋找泄 露,或電is^m連接的方法。
描述了根據(jù)本發(fā)明的路徑探測(cè)器方法，此處該方法被稱為"Z技術(shù)"。 在諸如DRAM電路的、設(shè)計(jì)者已經(jīng)了解其等待狀態(tài)的電路中使用Z技術(shù) 時(shí)，設(shè)計(jì)者已知輸入/輸出端口的值以及塊內(nèi)部節(jié)點(diǎn)的值。在這種情況下，利用z字形z邏輯門。通過使用z字形z邏輯門，當(dāng)模塊處于等待模式
時(shí)，所有節(jié)點(diǎn)需要被設(shè)置為其自己的等待值。通itit行具有被建模為開關(guān)
級(jí)的Z邏輯門的模擬器(即，Verilog仿真)，可以發(fā)現(xiàn)泄露路徑出現(xiàn)的條 件。
圖24示出了利用Z字形門示出的示例性設(shè)計(jì)。圖25示出了圖24中 所示的門的晶體管電平的示意圖。圖26示出了在等待模式時(shí)的合適的晶 體管配置，圖27表示在等待模式時(shí)的產(chǎn)生不好結(jié)果的配置。在圖27中， 如果端口 A的輸入電平在等待模式為低，則節(jié)點(diǎn)B的值是Hi-Z，且端口 Z的值變?yōu)槲粗?。在該情況下，在預(yù)料不到的漏電流路徑產(chǎn)生大的漏電流。 根據(jù)本發(fā)明的路徑探測(cè)器方法可以響應(yīng)于運(yùn)行諸如Verilog仿真的仿真來 檢測(cè)Z字形Z邏輯實(shí)現(xiàn)的不適當(dāng)?shù)呐渲?。除了檢查在等待模式時(shí)的泄露 路徑之外，可以用類似的方法檢查初始狀態(tài)(例如，在上電排序(sequence) 過程中)。為了使用路徑探測(cè)器方法，在等待模式中應(yīng)該可以得到關(guān)于所 有輸入/輸出端口的預(yù)定信息，該預(yù)定信息可以包括在示意圖本身、外部 文本文件或端口名本身中的端口屬性。使用根據(jù)本發(fā)明的Z邏輯庫(kù)組， 可以通過路徑探測(cè)器在模塊旨查不適當(dāng)?shù)呐渲?，還可以通過傳統(tǒng)的仿真 (即，Verilog仿真)容易地在整個(gè)芯片級(jí)檢查不適當(dāng)?shù)呐渲谩邏輯庫(kù) 組還包含每個(gè)門的定時(shí)信息，以便在使用單元延遲仿真時(shí)獲得提高的準(zhǔn)確 度。
雖然以上描述包含許多細(xì)節(jié)，但不因該將其解釋為限制本發(fā)明的范 圍，而是僅提供對(duì)本發(fā)明的當(dāng)前某些優(yōu)選實(shí)施例的說明。因此，應(yīng)當(dāng)理解 本發(fā)明的范圍完全包含對(duì)本領(lǐng)域的技術(shù)人員來說是顯而易見的其它實(shí)施 例，W目應(yīng)地本發(fā)明的范圍不由除所附權(quán)利要求之外的任何內(nèi)容限制，其 中除非明確說明，對(duì)單數(shù)元件的引用不旨在意味著"一個(gè)并且僅為一個(gè)"， 而是"一個(gè)或多個(gè)"。通過引用將本領(lǐng)域技術(shù)人員已知的上述優(yōu)選實(shí)施例 的元件結(jié)構(gòu)和功能等同物明確地結(jié)合在此，并且旨在被本權(quán)利要求包括。 另夕卜，設(shè)備或方法不必解決本發(fā)明尋求解決的每個(gè)和全部問題，因?yàn)槠溆?本權(quán)利要求包括。另外，不管權(quán)利要求中是否明確描述了元件、部件或方 法步驟，本公開中的元件、部件或方法步驟不旨在對(duì)公眾是專用的。此處 權(quán)利要求中的元件不是意在按35U.S.C 112第6段的規(guī)定來解釋，除非使 用短語"用于...的裝置"明確描述該元件。
權(quán)利要求
1. 一種電路設(shè)備，包括存儲(chǔ)器單元；耦合到所述存儲(chǔ)器的至少一個(gè)存儲(chǔ)器存取晶體管；以及所述存儲(chǔ)器存取晶體管被配置成具有響應(yīng)于所述電路設(shè)備的操作模式而改變的柵極-源極電位。
2. 如權(quán)利要求1的電路設(shè)備，其中所述存儲(chǔ)器單元包括在多個(gè)DRAM存儲(chǔ)器單元中的動(dòng)態(tài)隨M取存儲(chǔ)器(DRAM )，其中響應(yīng)于執(zhí)行更新操作而保持存儲(chǔ)器狀態(tài)。
3. 如權(quán)利要求1的電路設(shè)備，其中所述存儲(chǔ)器單元的所述柵極-源極電位包括高于柵極電位的源極電位。
4. 如權(quán)利要求3的電路設(shè)備，其中所述源極電位高于零伏或所述柵極電位低于零伏，或所述源極電位高于零伏且所述柵極電位低于零伏。
5. 如權(quán)利要求1的電路設(shè)備，還包括響應(yīng)于讀取所述存儲(chǔ)器單元中的數(shù)據(jù)的狀態(tài)來改變所述柵極—源極電位的電路。
6. 如權(quán)利要求5的電路設(shè)備，其中所述電路包括位線讀出放大器。
7. 如權(quán)利要求5的電路設(shè)備，其中所述電路包括CMOS鎖存器和源晶體管；以及所述源晶體管包括電源晶體管或地源晶體管。
8. 如權(quán)利要求l的電路設(shè)備，還包括作為地源晶體管的PMOS晶體管，其響應(yīng)于讀取所述存儲(chǔ)器單元中的數(shù)據(jù)的狀態(tài)來改變所述柵極-源極電位；以及所述PMOS晶體管的源^合到CMOS鎖存器的兩個(gè)NMOS晶體管的公共節(jié)點(diǎn)，所述PMOS晶體管的漏極接地。
9. 如權(quán)利要求8的電路設(shè)備，其中所述PMOS晶體管的柵極電位根據(jù)操作模式而改變。
10. 如權(quán)利要求9的電路設(shè)備，其中響應(yīng)于接收脈沖信號(hào)來控制所述PMOS晶體管的柵極電位的改變。
11. 如權(quán)利要求9的電路設(shè)備，其中所述存儲(chǔ)器單元是動(dòng)態(tài)存儲(chǔ)器單元；以及所述PMOS晶體管的柵極電位在常規(guī)操作模式中低于零伏，所述柵 極電位在更新模式中為零伏。
12. 如權(quán)利要求11的電路設(shè)備，其中所述更新模式由存儲(chǔ)器控制器 或存儲(chǔ)器設(shè)備控制。
13. 如權(quán)利要求l的電路設(shè)備，還包括作為地源晶體管的NMOS源晶體管，其響應(yīng)于讀取所述存儲(chǔ)器單元 中的數(shù)據(jù)的狀態(tài)來改變所述柵極-源極電位；以及所述NMOS源晶體管的漏極耦合到CMOS鎖存器的兩個(gè)NMOS晶 體管的公共節(jié)點(diǎn)，所述NMOS源晶體管的源極接地。
14. 如權(quán)利要求13的電路設(shè)備，其中所述NMOS源晶體管的柵極電 位響應(yīng)于所述電路設(shè)備的操作模式而改變。
15. 如權(quán)利要求14的電路設(shè)備，其中所述NMOS源晶體管的所述柵 極電位由脈沖信號(hào)、或通過g檢測(cè)器的參考電壓來控制。
16. 如權(quán)利要求14的電路設(shè)備，其中 所述存儲(chǔ)器單元是動(dòng)態(tài)存儲(chǔ)器單元；以及所述NMOS源晶體管的柵極電位在更新模式中比在常規(guī)操作模式中 更低。
17. 如權(quán)利要求16的電路設(shè)備，其中所述更新模式由存儲(chǔ)器控制器 或存儲(chǔ)器設(shè)備控制。
18. 如權(quán)利要求l的電路設(shè)備，還包括作為地源晶體管的PMOS源晶體管和NMOS源晶體管的組合，其響 應(yīng)于讀取所述存儲(chǔ)器單元中的數(shù)據(jù)的狀態(tài)來改變所述槺極—源極電位；所述PMOS源晶體管的源極連接到CMOS鎖存器的兩個(gè)NMOS晶 體管的公共節(jié)點(diǎn)；以及所述NMOS源晶體管的漏極耦合到CMOS鎖存器的兩個(gè)NMOS晶 體管的公共節(jié)點(diǎn)，所述NMOS源晶體管的源極接地。
19. 如權(quán)利要求18的電路設(shè)備，其中所述PMOS源晶體管和NMOS 源晶體管的柵極電位響應(yīng)于所述電路設(shè)備的操作模式而改變。
20. 如權(quán)利要求19的電路設(shè)備，其中所述NMOS源晶體管的所述柵 極電位由脈沖信號(hào)控制。
21. 如權(quán)利要求18的電路設(shè)備，其中所述PMOS源晶體管的導(dǎo)通時(shí) 間超過所述NMOS源晶體管的導(dǎo)通時(shí)間。
22. 如權(quán)利要求18的電路設(shè)備，其中 所述存儲(chǔ)器單元是動(dòng)態(tài)存儲(chǔ)器單元；以及所述NMOS源晶體管的柵極電位在更新模式中比在常規(guī)操作模式中 更低。
23. 如權(quán)利要求22的電路設(shè)備，其中所述更新模式由存儲(chǔ)器控制器 或存儲(chǔ)器設(shè)備控制。
24. 如權(quán)利要求l的電路設(shè)備，還包括響應(yīng)于讀取所述存儲(chǔ)器單元中的數(shù)據(jù)的狀態(tài)來改變所述柵極-源極 電位的電路；所述電路包括CMOS鎖存器和地源晶體管；以及所述存儲(chǔ)器單元被配置成具有兩個(gè)接地路徑，第一路徑接地，第二路 徑接到地電位之上的電位。
25. 如權(quán)利要求24的電路設(shè)備，其中所述接地路徑包括具有第一 NMOS晶體管的第一接地路徑，所述第一 NMOS晶體管的 漏^合到CMOS鎖存器的兩個(gè)晶體管的公共節(jié)點(diǎn)，所述第一 NMOS晶 體管的源極耦合到地；第二接地路徑，其連接到高于地電位的電壓電位；以及所述第二接地路徑具有第二NMOS晶體管，所述第二NMOS晶體管 的漏極連接到CMOS鎖存器的兩個(gè)晶體管的公共節(jié)點(diǎn)，所述第二NMOS 晶體管的源極連接到具有高于地電位的電壓電位的節(jié)點(diǎn)。
26. 如權(quán)利要求25的電路設(shè)備，其中響應(yīng)于二極管壓降或電壓源而 產(chǎn)生所述節(jié)點(diǎn)高于地電位的電壓電位。
27. 如權(quán)利要求26的電路設(shè)備，其中使用NMOS 二極管或PMOS 二極管產(chǎn)生所述二極管壓降。
28. 如權(quán)利要求24的電路設(shè)備，其中所述第一NMOS晶體管的柵極 由脈沖信號(hào)控制。
29. 如權(quán)利要求24的電路設(shè)備，其中所述第二NMOS晶體管的導(dǎo)通 時(shí)間超過所述第一NMOS晶體管的導(dǎo)通時(shí)間。
30. 如權(quán)利要求l的電路設(shè)備，還包括響應(yīng)于讀取所述存儲(chǔ)器單元中的數(shù)據(jù)的狀態(tài)來改變所述柵極-源極 電位的電路；所述電路包括CMOS鎖存器和電源晶體管；其中所述電源晶體管包括NMOS源晶體管；以及所述NMOS源晶體管的源極連接到CMOS鎖存器的兩個(gè)PMOS晶 體管的公共節(jié)點(diǎn)，所述NMOS源晶體管的漏極連接到電源。
31. 如權(quán)利要求30的電路設(shè)備，其中所述NMOS源晶體管的槺極電 位響應(yīng)于操作模式而改變。
32. 如權(quán)利要求31的電路設(shè)備，其中所述NMOS源晶體管的柵極電 位響應(yīng)于接收脈沖信號(hào)而改變。
33. 如權(quán)利要求31的電路設(shè)備，其中 所述存儲(chǔ)器單元是動(dòng)態(tài)存儲(chǔ)器單元；以及所述NMOS源晶體管的柵極電位在常規(guī)操作模式中高于Vdd，在更 新模式中為Vdd或低于Vdd。
34. 如權(quán)利要求33的電路設(shè)備，其中所述更新模式由存儲(chǔ)器控制器 或存儲(chǔ)器設(shè)備控制。
35. 如權(quán)利要求l的電路設(shè)備，還包括作為電源晶體管的PMOS源晶體管，其響應(yīng)于讀取所述存儲(chǔ)器單元 中的數(shù)據(jù)的狀態(tài)來改變所述柵極-源極電位；所述PMOS源晶體管的漏^合到CMOS鎖存器的兩個(gè)PMOS晶 體管的公共節(jié)點(diǎn)，所述PMOS源晶體管的源極連接到電源。
36. 如權(quán)利要求35的電路設(shè)備，其中所述PMOS源晶體管的柵極電 位響應(yīng)于^Mt模式的改變而改變。
37. 如權(quán)利要求36的電路設(shè)備，其中所述PMOS源晶體管的所述柵 極電位由脈沖信號(hào)、或通過4^檢測(cè)器的參考電壓控制。
38. 如權(quán)利要求36的電路設(shè)備，其中所述PMOS源晶體管的柵極電位在更新模式中比在常規(guī)操作模式中高。
39. 如權(quán)利要求38的電路設(shè)備，其中所述更新模式由存儲(chǔ)器控制器 或存儲(chǔ)器設(shè)備控制。
40. 如權(quán)利要求l的電路設(shè)備，還包括作為電源晶體管的PMOS源晶體管和NMOS源晶體管的組合，其響 應(yīng)于讀取所述存儲(chǔ)器單元中的數(shù)據(jù)的狀態(tài)來改變所述柵極-源極電位；所述NMOS源晶體管的漏極耦合到CMOS鎖存器的兩個(gè)PMOS晶 體管的公共節(jié)點(diǎn)，所述NMOS源晶體管的漏極連接到電源，所述PMOS 源晶體管的漏極耦合到CMOS鎖存器的兩個(gè)PMOS晶體管的7>共節(jié)點(diǎn)， 所述PMOS源晶體管的源極連接到電源。
41. 如權(quán)利要求40的電路設(shè)備，其中作為電源晶體管的NMOS源晶 體管和PMOS源晶體管的組合的柵極電位響應(yīng)于操作模式的改變而改 變。
42. 如權(quán)利要求40的電路設(shè)備，其中所述PMOS源晶體管的柵極電 位由脈沖信號(hào)控制。
43. 如權(quán)利要求40的電路設(shè)備，其中所述NMOS源晶體管的導(dǎo)通時(shí) 間超過所述PMOS源晶體管的導(dǎo)通時(shí)間。
44. 如權(quán)利要求l的電路設(shè)備，其中槺極 一源極的電位差由讀取單元數(shù)據(jù)的電路控制；所述電路由CMOS鎖存器和源晶體管構(gòu)成，所述源晶體管是地源晶 體管或電源晶體管；以及支持兩個(gè)電源路徑，第一縛雀接到電源，第二路徑接到低于電源電位 的電位。
45. 如權(quán)利要求44的電路設(shè)備，其中所述兩個(gè)電源路徑包括具有第一PMOS源晶體管的第一電源路徑，所述第一PMOS源晶體 管的漏極連接到CMOS鎖存器的兩個(gè)PMOS晶體管的公共節(jié)點(diǎn)，所述第 一 PMOS源晶體管的源極連接到電源；具有低于電源的電位的第二電源路徑；以及所述第二電源路徑具有第二 PMOS源晶體管，其漏極連接到CMOS 鎖存器的兩個(gè)PMOS晶體管的公共節(jié)點(diǎn)，所述第二 PMOS源晶體管的源極連接到電壓低于電源的特定節(jié)點(diǎn)。
46. 如權(quán)利要求45的電路設(shè)備，其中所述節(jié)點(diǎn)的低于電源電位的所 述電位通過電壓源產(chǎn)生、或響應(yīng)于二極管壓降產(chǎn)生。
47. 如權(quán)利要求46的電路設(shè)備，其中使用NMOS 二極管或PMOS 二極管產(chǎn)生所述二極管壓降。
48. 如權(quán)利要求44的電路設(shè)備，其中所述PMOS源晶體管的柵極電 位由脈沖信號(hào)控制。
49. 如權(quán)利要求44的電路設(shè)備，其中所述第二PMOS源晶體管的導(dǎo) 通時(shí)間超過所述第一 PMOS源晶體管的導(dǎo)通時(shí)間。
50. —種動(dòng)態(tài)存儲(chǔ)器(DRAM)設(shè)備，包括 多個(gè)存儲(chǔ)器單元；耦合到所述存儲(chǔ)器單元的位線對(duì)；所述存儲(chǔ)器單元被配置成響應(yīng)于執(zhí)行更新操作來保持存儲(chǔ)器狀態(tài)；以及所述存儲(chǔ)器單元被配置成具有在自更新、或系統(tǒng)控制的更新模式中被 提升的單元數(shù)據(jù)高電位。
51. 如權(quán)利要求50的動(dòng)態(tài)存儲(chǔ)器，其中均衡的位線電壓電平在自更 新模式中比在常,作模式中高。
52. 如權(quán)利要求50的動(dòng)態(tài)存儲(chǔ)器，其中自更新模式中較高的均衡位 線電平由位線預(yù)充電電平發(fā)生器控制。
53. 如權(quán)利要求50的動(dòng)態(tài)存儲(chǔ)器，其中所述均衡位線電壓電平高于 位線的預(yù)充電電平產(chǎn)生器的輸出電平。
54. 如權(quán)利要求50的動(dòng)態(tài)存儲(chǔ)器，其中所述提升的電壓電位由通過 g檢測(cè)器的參考電壓信號(hào)、脈沖信號(hào)、已有信號(hào)的組合，或參考電壓信 號(hào)、脈沖信號(hào)和模式ii^和/或退出信號(hào)的組合來控制。
55. 如權(quán)利要求50的動(dòng)態(tài)存儲(chǔ)器，其中產(chǎn)生單元數(shù)據(jù)高電位的源晶 體管包括至少第一、第二和第三源晶體管。
56. 如權(quán)利要求55的動(dòng)態(tài)存儲(chǔ)器，其中所述第一源晶體管包括PMOS 源晶體管，所述第二源晶體管和第三源晶體管包括NMOS源晶體管。
57. 如權(quán)利要求56的動(dòng)態(tài)存儲(chǔ)器，其中所述第一晶體管被配置成用于加速供電。
58. 如權(quán)利要求57的動(dòng)態(tài)存儲(chǔ)器，其中所述第一源晶體管連接到高 于第二源晶體管和第三源晶體管的供電電壓的電源。
59. 如權(quán)利要求56的動(dòng)態(tài)存儲(chǔ)器，其中所述第二源晶體管產(chǎn)生主電源。
60. 如權(quán)利要求56的動(dòng)態(tài)存儲(chǔ)器，其中所述第三源晶體管產(chǎn)生輔助 電源。
61. 如權(quán)利要求56的動(dòng)態(tài)存儲(chǔ)器，其中所述第一PMOS源晶體管的 源極和第一NMOS源晶體管的漏極連接到內(nèi)部產(chǎn)生的電源，第二NMOS 源晶體管的漏極連接到外部提供的電源。
62. 如權(quán)利要求61的動(dòng)態(tài)存儲(chǔ)器，其中第二NMOS源晶體管的柵極 由脈沖或脈沖和模式i^和/或退出信號(hào)的組合控制。
63. 如權(quán)利要求62的動(dòng)態(tài)存儲(chǔ)器，其中所述第二NMOS源晶體管被 配置成在自更新模式中的導(dǎo)通時(shí)間超過在常目作模式中的導(dǎo)通時(shí)間。
64. —種動(dòng)態(tài)存儲(chǔ)器(DRAM) i殳備，包括 多個(gè)存儲(chǔ)器單元，其存儲(chǔ)器狀態(tài)響應(yīng)于執(zhí)行更新操作而被保持； 耦合到所述存儲(chǔ)器單元的位線對(duì)；耦合到所述位線、用于讀出所述存儲(chǔ)器單元的狀態(tài)的位線讀出放大器；耦合到所述位線讀出放大器的多個(gè)源晶體管；所述多個(gè)源晶體管包括第一 PMOS源晶體管、第一 NMOS源晶體管， 和第二NMOS源晶體管；以及所述源晶體管連接到所述位線讀出放大器中的鎖存器。
65. 如權(quán)利要求64的動(dòng)態(tài)存儲(chǔ)器，其中所述第一 PMOS源晶體管的源極和所述第一 NMOS源晶體管的漏極 連接到內(nèi)部產(chǎn)生的電源；以及所述第二 NMOS源晶體管的漏極連接到外部提供的電源。
66. 如權(quán)利要求64的動(dòng)態(tài)存儲(chǔ)器，其中第二NMOS源晶體管的柵極 由脈沖或脈沖和模式進(jìn)入和/或退出信號(hào)的組合控制。
67. —種動(dòng)態(tài)存儲(chǔ)器(DRAM)設(shè)備，包括 多個(gè)存儲(chǔ)器單元；其中所述動(dòng)態(tài)存儲(chǔ)器的存儲(chǔ)器狀態(tài)響應(yīng)于執(zhí)行更新操作而被保持； 耦合到所述存儲(chǔ)器單元的位線對(duì)；耦合到所述位線、用于讀出所述存儲(chǔ)器單元狀態(tài)的位線讀出放大器，以及耦合到所述位線讀出放大器、且被配置成增加存儲(chǔ)器單元高數(shù)據(jù)電壓 電位的多個(gè)源晶體管。
68. 如權(quán)利要求67的動(dòng)態(tài)存儲(chǔ)器，其中所述多個(gè)源晶體管包括三個(gè) 源晶體管。
69. 如權(quán)利要求68的動(dòng)態(tài)存儲(chǔ)器，其中所述多個(gè)源晶體管包括第一 PMOS源晶體管、第一 NMOS源晶體管 和第二NMOS源晶體管；以及所述源晶體管連接到所述位線讀出放大器中的鎖存器。
70. 如權(quán)利要求68的動(dòng)態(tài)存儲(chǔ)器，其中通過連接到被配置成具有高于所述多個(gè)源晶體管中的第二源晶體管 和第三源晶體管的供電電壓的電壓電位的電源，所述多個(gè)源晶體管中的第 一源晶體管用于加速供電；所述第二源晶體管被配置成傳遞主電源；以及所述第三源晶體管被配置成傳遞輔助電源。
71. —種減少動(dòng)態(tài)存儲(chǔ)器電路中的電流的方法，包括將至少一個(gè)源晶體管耦合到動(dòng)態(tài)存儲(chǔ)器電路的讀出放大器，用于通過 虛擬電源進(jìn)行操作；響應(yīng)于接jJM目關(guān)信號(hào)，掛起對(duì)存儲(chǔ)塊的讀和/或?qū)懺L問，以便進(jìn)入激 活等待才莫式；以及在保持所述存儲(chǔ)器單元中的數(shù)據(jù)時(shí)改變所述源晶體管的狀態(tài)，以便減 少存儲(chǔ)塊的工作電流。
72. 如權(quán)利要求71的方法，其中所述至少一個(gè)源晶體管包括至少 一個(gè)電源晶體管、至少一個(gè)地源晶體管，或電源晶體管和地源晶體管的組合。
73. 如權(quán)利要求71的方法，其中響應(yīng)于接收脈沖信號(hào)，或通過im 檢測(cè)器而接收的參考電壓，或模式進(jìn)入和/或退出信號(hào)，或脈沖、參考電 壓或模式進(jìn)入和/或退出信號(hào)的組合來控制所述源晶體管。
74. 如權(quán)利要求71的方法，其中改變所述源晶體管的狀態(tài)降低在激 活等待模式中提供給位線鎖存器的電壓。
75. 如權(quán)利要求71的方法，其中所述至少一個(gè)源晶體管包括至少 一個(gè)NMOS源晶體管、或至少一個(gè)PMOS源晶體管、或NMOS源晶體 管和PMOS源晶體管的組合。
76. 如權(quán)利要求71的方法，其中所述源晶體管包括至少一+NMOS 電源晶體管，其配置為具有這樣的柵極電位當(dāng)動(dòng)態(tài)存儲(chǔ)器電路處于激活 等待模式時(shí)，該柵極電位比動(dòng)態(tài)存儲(chǔ)器電路處于常規(guī)操作模式時(shí)的柵極電 位低。
77. 如權(quán)利要求71的方法，其中所述源晶體管包括至少地源晶體管， 其向位線鎖存器提供地電壓，其中該地電壓響應(yīng)于控制地源晶體管的狀 態(tài)，在激活等待模式中具有比在常規(guī)操作模式中更高的電位。
78. 如權(quán)利要求77的方法，其中所述地源晶體管包括NMOS源晶體 管、PMOS源晶體管、或NMOS源晶體管和PMOS源晶體管兩者。
79. 如權(quán)利要求77的方法，其中響應(yīng)于接收脈沖信號(hào)，或通過4^ 檢測(cè)器而接收的參考電壓，或模式進(jìn)入和/或退出信號(hào)，或脈沖、參考電 壓或模式進(jìn)入和/或退出信號(hào)的組合來控制所述地源晶體管。
80. 如權(quán)利要求71的方法，還包括 在第一電路中存儲(chǔ)字線的地址信息；通過第二電路禁止字線，以便在進(jìn)入激活等待模式或其它低功率模式 時(shí)減少電流消耗；以及在退出所述激活等待模式或其它低功率模式時(shí)，用存儲(chǔ)的所述地址信 息恢復(fù)所述字線。
81. 如權(quán)利要求80的方法，其中響應(yīng)于接收模式進(jìn)入和/或退出信號(hào) 來存儲(chǔ)所述地址信息和/或禁止字線。
82. 如權(quán)利要求80的方法，其中所述第二電路包括源晶體管，其耦合到選自由以下電路構(gòu)成的電路組中的一個(gè)或多個(gè)地址驅(qū)動(dòng)器、地址預(yù)解碼器、地址解碼器和字線驅(qū)動(dòng)器；對(duì)所述源晶體管進(jìn)行去激活以禁止字線；以及所述源晶體管包括NMOS晶體管、PMOS晶體管、或NMOS晶體管 和PMOS晶體管的組合。
83. 如權(quán)利要求82的方法，其中響應(yīng)于接收控制信號(hào)，所述第二電 路ii^預(yù)充電狀態(tài)；用同一信號(hào)或另一個(gè)控制信號(hào)對(duì)連接到第二電路的第 二源晶體管進(jìn)行去激活。
84. 如權(quán)利要求82的方法，其中由所述第一電路和第二電路響應(yīng)于 接收模式進(jìn)入和/或退出信號(hào)來執(zhí)行所述存儲(chǔ)、禁止和恢復(fù)。
85. —種減少動(dòng)態(tài)存儲(chǔ)器電路中的電流的方法，包括將至少一個(gè)源晶體管耦合到動(dòng)態(tài)存儲(chǔ)器電路的讀出放大器，以便將其 配置成通過虛擬電源進(jìn)行^作；以及在保持所述存儲(chǔ)器單元中的數(shù)據(jù)時(shí)改變所述至少一個(gè)源晶體管的狀 態(tài)，以〗更減少所述存儲(chǔ)塊的工作電流；其中，響應(yīng)于利用相對(duì)于第一時(shí)鐘的正向建立時(shí)間接收異步信號(hào)、或 利用相對(duì)于第一時(shí)鐘的正向建立時(shí)間接收參考第二時(shí)鐘的同步信號(hào)，來改 變所述源晶體管的狀態(tài)。
86. 如權(quán)利要求85的方法，其中所述異步信號(hào)是命令信號(hào)。
87. 如權(quán)利要求85的方法，其中所述第二時(shí)鐘和所述第一時(shí)鐘工作 于相同的頻率，但是具有不同的相位關(guān)系。
88. 如權(quán)利要求85的方法，其中所述第二時(shí)鐘和所述第一時(shí)鐘以彼 此不同的頻率工作。
89. 如權(quán)利要求85的方法，其中 所述源晶體管包括電源晶體管；所述電源晶體管包括NMOS源晶體管和PMOS源晶體管的組合；以及其中兩個(gè)或更多異步信號(hào)控制所述電源晶體管，其中較早的異步信號(hào) 被施加到PMOS源晶體管的柵極。
90.如權(quán)利要求89的方法，其中使能NMOS源晶體管的異步信號(hào)具有超過電源電位的電壓電位。
91. 如權(quán)利要求85的方法，其中 所述源晶體管包括地源晶體管；所述地源晶體管包括NMOS源晶體管和PMOS源晶體管的組合；以及其中兩個(gè)或更多異步信號(hào)控制地源晶體管，其中較早的異步信號(hào)^皮施 加到NMOS源晶體管的柵極。
92. 如權(quán)利要求91的方法，其中使能PMOS源晶體管的異步信號(hào)具 有低于地電位的電壓電位。
93. 如權(quán)利要求85的方法，其中 所述源晶體管包括電源晶體管；所述電源晶體管包括NMOS源晶體管和PMOS源晶體管的組合；以及其中兩個(gè)或更多同步信號(hào)控制電源晶體管，其中較早的同步信號(hào)被施 加到PMOS晶體管的柵極。
94. 如權(quán)利要求93的方法，其中使能NMOS源晶體管的同步信號(hào)具 有超過電源電位的電壓電位。
95. 如權(quán)利要求85的方法，其中 所述源晶體管包括地源晶體管；所述地源晶體管包括NMOS源晶體管和PMOS源晶體管的組合；以及其中兩個(gè)或更多同步信號(hào)控制地源晶體管，其中^早的同步信號(hào)被施 加到NMOS源晶體管的柵極。
96. 如權(quán)利要求95的方法，其中使能PMOS源晶體管的同步信號(hào)具 有低于地電位的電壓電位。
97. 如權(quán)利要求85的方法，其中 所述源晶體管包括電源晶體管；所述電源晶體管包括NMOS源晶體管和PMOS源晶體管的組合； 其中異步信號(hào)控制PMOS源晶體管，同步信號(hào)控制NMOS源晶體管；以及其中所述異步信號(hào)在同步信號(hào)之前產(chǎn)生。
98. 如權(quán)利要求85的方法，其中 所述源晶體管包括地源晶體管；所述地源晶體管包括NMOS源晶體管和PMOS源晶體管的組合； 其中異步信號(hào)控制NMOS源晶體管，同步信號(hào)控制PMOS源晶體管；以及其中所述異步信號(hào)在同步信號(hào)之前產(chǎn)生。
99. 一種減少動(dòng)態(tài)存儲(chǔ)器電路中的電流的方法，包括將至少一個(gè)源晶體管耦合到動(dòng)態(tài)存儲(chǔ)器電路的讀出放大器，以便將其 配置成通過虛擬電源進(jìn)行操作；以及在保持所述存儲(chǔ)器單元中的數(shù)據(jù)時(shí)改變所述至少一個(gè)源晶體管的狀 態(tài)，以〗更減少所述存儲(chǔ)塊的工作電流；其中，響應(yīng)于利用相對(duì)于時(shí)鐘的正向建立時(shí)間接收異步信號(hào)及接收參 考同 一時(shí)鐘的同步信號(hào)來改變所述源晶體管的狀態(tài)。
100. 如權(quán)利要求99的方法，其中所述異步信號(hào)是命令信號(hào)。
101. 如權(quán)利要求99的方法，還包括將動(dòng)態(tài)存儲(chǔ)器電路邏輯地或物理地劃分為多個(gè)部分；通過異步信號(hào)控制所述多個(gè)部分中的第一部分的源晶體管，通過同步 信號(hào)控制所述多個(gè)部分中的第二部分的源晶體管。
102. 如權(quán)利要求99的方法，其中早于同步信號(hào)來接收所述異步信號(hào)。
103. 如權(quán)利要求99的方法，其中所述源晶體管包括NMOS源晶體管和PMOS源晶體管的組合；其中兩個(gè)或更多異步信號(hào)或同步信號(hào)控制源晶體管；其中，將所述異步信號(hào)或同步信號(hào)中較早的信號(hào)施加到用于電源晶體 管的PMOS源晶體管的初f極，或施加到用于地源晶體管的NMOS源晶體 管的柵極。
104. 如權(quán)利要求103的方法，其中使能NMOS源晶體管的所述異步信號(hào)或同步信號(hào)具有超過電源電位 的電壓電位；以及使能PMOS源晶體管的所述異步信號(hào)或同步信號(hào)具有低于地電位的 電壓電位。
105. 如權(quán)利要求103的方法，其中所述異步信號(hào)控制PMOS源晶體管，所述同步信號(hào)控制NMOS源晶 體管；以及在所述同步信號(hào)之前接收所述異步信號(hào)。
106. 如權(quán)利要求103的方法，其中所述異步信號(hào)控制NMOS源晶體管，所述同步信號(hào)控制PMOS源晶 體管；以及在所述同步信號(hào)之前接收所述異步信號(hào)。
107. —種集成電路，包括包含多個(gè)邏輯晶體管的至少一個(gè)存儲(chǔ)器單元塊；與所述存儲(chǔ)器單元塊鄰接的至少一個(gè)電源路徑和至少一個(gè)地路徑；耦合到所述至少一個(gè)存儲(chǔ)器單元塊中的每個(gè)存儲(chǔ)器單元塊的行解碼器；耦合到所述至少 一個(gè)存儲(chǔ)器單元塊中的每個(gè)存儲(chǔ)器單元塊的列解碼器；耦合到所述至少 一個(gè)存儲(chǔ)器單元塊中的每個(gè)存儲(chǔ)器單元的至少 一個(gè) 位線對(duì)；耦合到所述位線對(duì)的位線讀出放大器，配置成用于讀出所述存儲(chǔ)器單 元中的存儲(chǔ)器單元的差分電壓，和更新所述存儲(chǔ)器單元的高狀態(tài)或低狀 態(tài)；存儲(chǔ)塊的多個(gè)邏輯晶體管中的至少一個(gè)源晶體管，配置成用于產(chǎn)生至 少一個(gè)虛擬電壓電平；以及耦合到所述至少 一個(gè)虛擬電壓電平的至少 一個(gè)虛擬電源路徑、虛擬地 路徑，或虛擬電源路徑和地膝陘的組合。
108. 如權(quán)利要求107的集成電路，其中所述至少一個(gè)源晶體管M置在比邏輯晶體管更靠近其相對(duì)應(yīng)的電源線或地線。
109. 如權(quán)利要求107的集成電路，其中所述源晶體管包括電源晶體 管、地源晶體管，或電源晶體管和地源晶體管的組合。
110. 如權(quán)利要求109的集成電路，其中所述電源晶體管包括NMOS 源晶體管或地源晶體管包括PMOS晶體管，或電源晶體管包括NMOS源 晶體管且地源晶體管包括PMOS晶體管。
111. 如權(quán)利要求109的集成電路，其中所述電源晶體管包括NMOS 源晶體管和PMOS源晶體管，或地源晶體管包括PMOS源晶體管和 NMOS源晶體管，或電源和源晶體管都包括PMOS源晶體管和NMOS 源晶體管。
112. 如權(quán)利要求107的集成電路，其中至少一個(gè)源晶體管位于由邏 輯晶體管構(gòu)成的所述存儲(chǔ)塊外部。
113. 如權(quán)利要求112的集成電路，其中所述源晶體管位于電源線之 下，并且不與存儲(chǔ)器單元塊的多個(gè)邏輯晶體管交叉。
114. 如權(quán)利要求112的集成電路，其中所述源晶體管包括用于整個(gè) 邏輯塊的源晶體管的聚合放置。
115. 如權(quán)利要求112的集成電路，其中所述源晶體管包括源晶體管 的分布式放置，其中電源和源晶體管與每個(gè)布局塊相鄰。
116. 如權(quán)利要求112的集成電路，其中所述源晶體管包括電源晶體 管和驅(qū)動(dòng)整個(gè)布局塊的地源晶體管。
117. 如權(quán)利要求112的集成電路，其中存儲(chǔ)器單元塊被分段，并按 每個(gè)段放置電源晶體管和地源晶體管。
118. 如權(quán)利要求107的集成電路，其中所述虛擬電源線距離所述存 儲(chǔ)器單元的邏輯晶體管比距離所述集成電路的一個(gè)或多個(gè)電源線更近。
119. 如權(quán)利要求107的集成電路，其中所述至少一個(gè)源晶體管位于 子字線驅(qū)動(dòng)器的交叉點(diǎn)處的列解碼器對(duì)之間的間隙內(nèi)，或通過搭接定位。
120. 如權(quán)利要求107的集成電路，其中所述集成電路包括動(dòng)態(tài)存儲(chǔ)器集成電路；以及所述至少一個(gè)源晶體管位于第一行解碼器和第二行解碼器之間的間 隙內(nèi)、在與位線讀出放大器的交叉點(diǎn)處。
121. 如權(quán)利要求107的集成電路，其中所述集成電路包括動(dòng)態(tài)存儲(chǔ)器集成電路；以及所述至少一個(gè)源晶體管位于第一子字線驅(qū)動(dòng)器和第二子字線驅(qū)動(dòng)器 之間的間隙內(nèi)、在與位線讀出放大器的交叉點(diǎn)處。
122. 如權(quán)利要求107的集成電路，其中 所述集成電路包括動(dòng)態(tài)存儲(chǔ)器集成電路；所述源晶體管包括PMOS地源晶體管，其耦合到所述位線讀出放大 器的鎖存器中的交叉耦合的NMOS晶體管對(duì)；以及所述源晶體管放置在所述位線讀出放大器的鎖存器中的交叉耦合的 PMOS晶體管對(duì)的NWELL內(nèi)。
123. 如權(quán)利要求107的集成電路，其中 所述集成電路包括動(dòng)態(tài)存儲(chǔ)器集成電路；所述源晶體管包括NMOS電源晶體管，其耦合到所述位線讀出放大 器的鎖存器中的交叉耦合的PMOS晶體管對(duì)；以及所述源晶體管被放置在所述位線讀出放大器的鎖存器中的交叉耦合 的NMOS晶體管對(duì)的PWELL內(nèi)或P型襯底內(nèi)。
124. 如權(quán)利要求107的集成電路，其中 所述集成電路包括動(dòng)態(tài)存儲(chǔ)器集成電路；以及 所述源晶體管枕故置在每個(gè)所述位線對(duì)或位線對(duì)組上。
125. —種確定存儲(chǔ)器或邏輯電路內(nèi)適當(dāng)?shù)脑淳w管連接的方法，包括執(zhí)行用于表征存儲(chǔ)器或邏輯電路的仿真例程；在所述仿真中，將不同于VDD或Vss的已知狀態(tài)分配給源晶體管與邏輯晶體管連接的節(jié)點(diǎn)；以及所述已知狀態(tài)是針對(duì)預(yù)定輸入狀態(tài)的邏輯輸出端的輸出。
126. 如權(quán)利要求125的方法，其中所述已知狀態(tài)是高阻抗(Hi-Z) 狀態(tài)。
127. 如權(quán)利要求125的方法，其中所述預(yù)定輸入狀態(tài)是在等待模式 中限定的已知狀態(tài)。
128. 如權(quán)利要求125的方法，其中所述源晶體管與連接到所述存儲(chǔ) 器或邏輯電路塊內(nèi)的每個(gè)其它邏輯門的源晶體管是相同類型的源晶體管。
129. 如權(quán)利要求125的方法，其中所述方法的所述仿真例程包括引 腳屬性分配以及取自示意圖、外部文本文件或端口名的端口屬性。
130. 如權(quán)利要求125的方法，還包括比較傳輸門兩側(cè)的邏輯狀態(tài)來 尋找泄露路徑或電i^l^連接。
全文摘要
描述了用于抑制集成電路漏電流的電路和方法。許多這些電路和方法特別適用于動(dòng)態(tài)存儲(chǔ)器電路。實(shí)例描述了用于產(chǎn)生虛擬電壓的電源晶體管、地源晶體管、或電源晶體管和地源晶體管的使用。本發(fā)明的一個(gè)方面描述了降低更新電流。一個(gè)方面描述了減少等待電流。本發(fā)明的一個(gè)方面描述了降低產(chǎn)生自諸如行解碼器和字線驅(qū)動(dòng)器的重復(fù)電路的泄露。一個(gè)方面描述了執(zhí)行源晶體管的前期喚醒的方法。教導(dǎo)了多種源晶體管控制機(jī)制。教導(dǎo)了電路布局方法，以便使用源晶體管優(yōu)化集成電路布局。
文檔編號(hào)G11C7/00GK101501778SQ200680042999
公開日2009年8月5日 申請(qǐng)日期2006年9月22日 優(yōu)先權(quán)日2005年9月23日
發(fā)明者孫圣周, 崔明燦, 李瑄珩, 柳承汶, 金寧泰, 韓祥均 申請(qǐng)人:茲莫斯技術(shù)有限公司