專利名稱：低功率多位讀出放大器的制作方法
低功率多位讀出放大器本申請案主張2005年7月4日申請的標題為"LOW POWER MULTIPLE BIT SENSE AMPLIFIER"的第RM2005A000353號意大利專利申請案的優(yōu)先權，所述申請案是共同 轉讓的。 技術領域本申請案大體上涉及存儲器裝置，且確切地說本發(fā)明涉及快閃存儲器裝置中的讀ll', 放大器。
技術背景在計算機或其它電子裝置中通常將存儲器裝置提供為內部半導體集成電路。存在許 多不同類型的存儲器，其中包含隨機存取存儲器(RAM)、只讀存儲器(ROM)、動態(tài) 隨機存取存儲器(DRAM)、同步動態(tài)隨機存取存儲器(SDRAM)和快閃存儲器?？扉W存儲器是一種能夠每次以區(qū)塊而不是一個字節(jié)的形式擦除和重新編程的存儲 器。典型的快閃存儲器包括存儲器陣列，所述陣列包含大量存儲器單元。每個存儲器單 元包含能夠保持電荷的浮動柵極場效晶體管。所述單元通常分組成區(qū)塊。可通過為浮動 柵極充電來以隨機形式將區(qū)塊內的每個單元電編程。通過浮動柵極中是否存在電荷來確 定單元中的數(shù)據(jù)?？赏ㄟ^區(qū)塊擦除操作從浮動柵極中移除電荷?？扉W存儲器裝置使用多種讀出放大器來讀取或驗證存儲器陣列中的存儲器單元的 狀態(tài)。通過以下方式實現(xiàn)對非易失性存儲器單元的驗證向擬驗證的單元的控制柵極施 加電位，并接著使用讀出放大器對單元產生的電流與來自參考單元的已知電流進行比 較。參考單元是具有預定義的電荷的非易失性存儲器單元或位，其被存儲器制造商設置 或微調以響應于已知柵極電壓而產生特定的參考電流。所述讀出放大器確定擬驗證的存 儲器單元吸收的電流是大于還是小于參考電流。讀出放大器因此確定存儲器單元是處于 編程狀態(tài)還是擦除狀態(tài)。讀出放大器可能會遇到各種問題。舉例來說，為了使快閃存儲器裝置與靠電池操作 的裝置更加兼容，存儲器裝置制造商正在減少快閃存儲器裝置的電源電壓。這可能導致 讀出放大器電路出現(xiàn)問題，因為模擬電路可能不會在較低的電源電壓下正確操作。讀出 放大器通常還需要20到50 的DC偏置電流。這可能會導致在讀取和驗證操作期間總 功率消耗較顯著，特別是在同時啟用大量讀出放大器(通常64個或128個)時。在支 持頁和/或突發(fā)讀取存取的存儲器裝置中將出現(xiàn)這種情況。此外，在多級單元(MLC)存儲器中，每個讀出放大器需要一組三個或三個以上參 考單元以及相關電路。這會增加整個系統(tǒng)的功率消耗以及電路需要的電路小片的硅面 積。較大數(shù)量的參考單元還需要額外的時間在制造場地進行編程，從而導致測試時間更 長并增加制造成本。另一問題涉及到多級單元的最近引入。每個單元能夠存儲多個位的信息。存儲在每 個存儲器單元中的N個位的每次讀取操作需要N個隨后的存儲器存取。因此，存儲器 存取時間與每個單元的位數(shù)目成比例地增加。出于以上陳述的原因，且出于所屬領域的技術人員在閱讀和理解本說明書后將容易 明白的下文陳述的其它原因，所屬領域中需要一種用于更高性能的存儲器裝置中的改進 的讀出放大器電路。發(fā)明內容在擦除非易失性存儲器裝置時出現(xiàn)的上述問題以及其它問題可通過本發(fā)明來解決， 并且將通過閱讀和研究以下說明書而理解。本發(fā)明包含一種讀出放大器電路，所述電路讀出存儲器單元陣列的編程狀態(tài)，所述 存儲器單元每一者能夠存儲多個位。所述讀出放大器包括電壓斜坡產生器，所述電壓斜 坡產生器產生斜坡電壓信號。參考讀出放大器將輸入?yún)⒖茧娏髋c從所述斜坡電壓信號產 生的斜坡電流進行比較。當所述斜坡電壓信號大于所述參考電流時，觸發(fā)輸出鎖存信號。 讀出放大器將輸入位線電流與閾值進行比較，并且在所述位線電流超過所述閾值時輸出 邏輯低。在由所述鎖存信號確定的時間，將所述讀出放大器輸出鎖存到三個數(shù)字鎖存器 之一中。編碼器將來fi所述三個數(shù)字鎖存器的數(shù)據(jù)編碼成兩位輸出數(shù)據(jù)。本發(fā)明的其它實施例包含具有可變范圍的方法和設備。


圖1展示本發(fā)明的NAND快閃存儲器陣列的一個實施例的簡化示意圖。 圖2展示本發(fā)明的讀出放大器電路的一個實施例的示意圖。 圖3展示根據(jù)圖2電路的讀出放大器的一個實施例的示意圖。 圖4展示根據(jù)圖2電路的電壓斜坡產生器電路的一個實施例的示意圖。 圖5展示根據(jù)圖4的電壓斜坡產生器電路的時序圖。 圖6展示本發(fā)明的電子系統(tǒng)的'個實施例的方框圖。
具體實施例方式
在對本發(fā)明的以下詳細描述中，參看形成本發(fā)明一部分的附圖，在附圖中，以說明 的方式展示可實踐本發(fā)明的特定實施例。在圖式中，相似的標記在若干視圖中始終描述 大體上相似的組件。以充分的細節(jié)描述這些實施例，以便使所屬領域的技術人員能夠實 踐本發(fā)明?？衫闷渌鼘嵤├?，且可在不偏離本發(fā)明范圍的情況下作出結構、邏輯和電 改變。因此，以下詳細描述不應以限制意義來理解，且本發(fā)明的范圍只由所附權利要求 書及其等效物來界定。圖1說明本發(fā)明的NAND快閃存儲器陣列的一個實施例的簡化示意圖。此圖只是為 了說明用途，因為本發(fā)明并不限于任一陣列結構。舉例來說，可使用本發(fā)明的讀出放大 器的實施例的其它可能的陣列結構包含NOR和AND結構。為了清楚起見，圖1的存儲器陣列并未展示存儲器陣列中通常需要的所有元件。舉 例來說，只展示了三個位線(BL1、 BL2和BL3)，而實際上需要的位線數(shù)目取決于存儲 器密度。每個存儲器區(qū)塊可具有數(shù)千個位線。所述陣列包括浮動柵極單元101的陣列，其設置成串連的列103、 104、 105。每個 浮動柵極單兀101在每個串連鏈103、 104、 105中以漏極到源極的形式耦合?？缭蕉鄠€ 串連串103、 104、 105的字線(WL0-WL31)耦合到行中的每個浮動柵極單元的控制柵 極，以便控制其操作。位線(BL1-BL3)最終耦合到檢測每個單元的狀態(tài)的讀出放大器 (未圖示)。在操作中，字線(WL0-WL31)選擇串連鏈103、 104、 105中的擬寫入或讀取的各 個浮動柵極存儲器單元，并且以通過模式操作每個串連串103、 104、 105中的其余浮動 柵極存儲器單元。浮動柵極存儲器單元的每個串連串103、 104、 105通過源極選擇柵極 115、 116、 U7耦合到源極線106，并且通過漏極選擇柵極11K 112、 113耦合到各個位 線(BL1-BL3)。源極選擇柵極115、 116、 117受到耦合到其控制柵極的源極選擇柵極控 制線SG(S)418的控制。漏極選擇柵極111、 112、 113受到漏極選擇柵極控制線SG(D) 114的控制。每個單元可編程為每個單元單個位(即，單級單兀一SLC)或每個單元多個位(即， 多級單元一MLC)。每個單元的閾值電壓(Vt)決定存儲在單元中的數(shù)據(jù)。舉例來說， 在每個單元單個位中，0.5 V的V,可指示編程的單元，而-0.5 V的Vt可指示擦除的單元。 多級單元可具有多個V,窗，每個窗指示不同狀態(tài)。多級單元通過將位組合格式指派給存 儲在單元上的特定電壓范圍來利用傳統(tǒng)快閃單元的模擬性質。這項技術允許每個單元存 儲兩個或兩個以上位，這取決于指派給所述單元的電壓范圍的數(shù)量。在典型的現(xiàn)有技術編程操作中，用 一 系列編程脈沖來偏置擬編程的快閃存儲器單元 的選定字線，所述編程脈沖以預定電壓(例如，大約16V)開始并逐步遞增，直到單元 被編程或達到最大編程電壓為止。圖2說明本發(fā)明的讀出放大器電路的 一個實施例。所述電路使用電壓斜坡產生器207 向讀出放大器產生隨著時間變化的電壓。讀出放大器電路包括N個讀出放大器SA
-SA[N-1]201、220。所述讀出放大器201、 220每一者具有耦合到存儲器陣列200的位線BL
-BL[N-1]的輸入端。所需的讀出放大 器的數(shù)量取決于存儲器陣列的密度，因為陣列中的每個位線均耦合到讀出放大器。因此， N個位線需要N個讀出放大器。隨后參看圖3更詳細地描述讀出放大器。在一個實施例中，讀出放大器電路包括三個參考讀出放大器209 — 211。替代實施例 可使用其它數(shù)量的參考放大器209 — 211 。參考浮動柵極雪崩金屬氧化物半導體 (FAMOS)單元220 — 222通過位線解碼結構BL—REFO到BL—REF2耦合到每個參考放 大器209 — 211。參考單元220 — 222耦合到專用參考字線WLREF以及大體上類似于存 儲器陣列200中使用的行解碼電路的行解碼電路。電壓斜坡產生器電路207耦合到參考讀出放大器209 — 211和讀出放大器201、 220。 電壓斜坡產生器207產生隨著時間變化的電壓，參考讀出放大器209 — 211使用所述電 壓來產生隨著時間變化的參考電流。隨著吋間變化的參考電流用來確定存儲器單元電流 所屬的電流范圍，以便確定存儲在每個單元中的數(shù)據(jù)值。典型的現(xiàn)有技術讀出放大器只 使用恒定的電流，因為讀出放大器只需要鑒別存儲器單元電流是小于還是大于參考電流 即可。隨后參看圖6更詳細地描述電壓斜坡產生器207。每個讀出放大器201、 220的輸出端耦合到多個D型鎖存器DL0 — DL2 202 — 204。 來自參考讀出放大器209 — 211的輸出信號SLO — SL2分別用來控制DLO — DL3 202 — 204 的操作。D鎖存器的數(shù)量取決于參考讀出放大器的數(shù)量。隨后參看圖3論述DL0 — DL2 的組成和操作。編碼器電路205耦合到DL0 — DL2 202 — 204的輸出端。每個編碼器205向存儲器 裝置的DQ輸出端輸出數(shù)據(jù)位。在這個實施例中，輸出DQO[O]及其補碼DQO[l]。請注 意，DQO[O]和DQ0[1]不是邏輯補碼，而是根據(jù)下表的讀出放大器數(shù)字輸出。耦合到用 于其它數(shù)據(jù)位的讀出放大器的其它編碼器輸出DQ1 — DQN。隨后參看圖3論述編碼器 205的組成和操作。在操作中，將來自選定位線的電流IceU[O]-IceH[N-l]輸入到其各自的讀出放大器SA[O] — SA[N-l]。參考讀出放大器209 — 211將來自參考單元220 — 222的參考電流IO — 12與來自斜坡產生器207的斜坡電流進行比較。當斜坡電流變得等于或高于參考電流時， 相應的參考放大器輸出Sl[i]觸發(fā)。數(shù)字鎖存器202 — 204在參考讀出放大器209 — 211確定的瞬時對讀出放大器201的 輸出值進行取樣。取樣時間由SL0 — SL2信號對鎖存器202 — 204的觸發(fā)來確定。將來自鎖存器202 — 204的輸出DL0 — DL2輸入到編碼器電路205。接著使用隨后論 述的表將這些值編碼成數(shù)字輸出信號DQ[i]。圖3說明讀出放大器SA[O] 201、 DL0 —DL2數(shù)據(jù)鎖存器202 — 204以及圖2的編碼 器205的一個實施例的示意圖。其余的SA[1] — SA[N-1]讀出放大器和外圍電路大體上類 似于圖3屮說明的電路。讀出放大器201由列解碼器300組成，所述列解碼器300通過列選擇信號GBL和 LBL來啟用。列選擇信號耦合到兩個n溝道晶體管301、 302的控制柵極。這兩個信號 上的邏輯高信號大體上同時致使其接通，從而將讀出放大器201連接到選定FAMOS單 元的漏極。柵地陰地n溝道品體管303控制讀出操作期間的最大位線電壓。當將讀出放大器輸 入節(jié)點IN預充電到Vcc時，柵地陰地品體管303限制位線并因此將單元漏極電壓限制 成VBLsense = VSAB1AS - VgsNCAS，其中Vs細as是晶體管303的柵極偏壓且VgsNCAS是晶體 管303的柵極到源極電壓。讀出放大器啟用信號SAENB用來在當PCHG = GBL = LBL = OV時的備用模式期間 禁用讀出放大器。在一個實施例中，SAENB和預充電啟用信號PCHG 二者均由存儲器 裝置上的存儲器控制器電路產生，稍后參看圖6描述所述存儲器控制器電路。分兩個階段執(zhí)行讀出操作預充電階段和放電階段。通過PCHG信號激活預充電晶 體管305。在讀取循環(huán)的預充電階段期間將這個信號設置成Vcc。通過反相器306將預 充電階段期間的邏輯高反轉成低，所述邏輯低接著接通晶體管305。在這個階段期間' 分別將讀出放大器輸入端和選定位線充電成Vcc和VBLsense。在放電階段期間，向斜坡電路晶體管308的柵極施加由圖2的電壓斜坡產生器207 產生且隨后在圖5中描述的電壓斜坡信號VRAMP。連接到p溝道晶體管310的源極的 RC電路309過濾掉可能會干擾讀出放大器反相器312的操作的電源噪聲。這個反相器 由p溝道晶體管310和n溝道晶體管311組成。-旦啟用電路(即，SAENB=0)且選定所定址的存儲器單元(GBL=LBL=4.5 V)， 便將預充電信號PCHG設置成Vcc以便起始位線預充電階段。結果，如上所述分別將讀 出放大器輸入端IN和位線BL預充電到Vcc禾卩VBLsense。在預充電階段期間，將斜坡電 路品體管308的柵極偏置成恒定電壓VRAMPmin,使得晶體管308提供恒定的電流IR0。
這個電流大約比FAMOS參考單元電流Io的最大電平高30%。一旦將BL電容完全預充電到VBLsense，便將預充電信號PCHG設置成0 V，同時 VRAMP從其初始穩(wěn)定值VRAMPm,n開始升高。這個情形起始其中讀出放大器輸入節(jié)點 IN和位線BL被斜坡電路晶體管308電流拉升且在大體上同一時間被FAMOS單元電流 放電的讀出階段。在讀出階段開始時，拉升電流髙于單元電流，使得讀出放大器輸入端IN保持維系 到Vcc。當拉升電流變得小于單元電流時，后者開始對BL電容進行放電，并因此對讀 出放大器輸入節(jié)點進行放電。 一旦讀出放大器輸入電壓變得低于讀出放大器反相器312 的閾值，讀出放大器輸出節(jié)點SAOUTB便從Vcc觸發(fā)到接地。如果作為0級近似而假設由斜坡電路晶體管308提供的電流n^p隨著時間t以轉換 速率SR線性變化，那么Iramp = Imax - SR't。于是所屬領域的技術人員眾所周知，讀出 放大器輸出節(jié)點SAOUTB從Vcc切換到接地所花費的時間AT表示如下其中Uu是FAMOS單元電流，C是輸入節(jié)點IN的電容，.目.Vtnp是讀出反相器312 的切換閾值電壓。結果，讀出放大器作為電流到時間轉換電路而操作，其將FAMOS單 元電流轉換成持續(xù)時間為AT的電壓脈沖。作為操作的一個實例，假設連接到其各自的參考讀出放大器的三個參考笮元具有以 下電流電平Io = 30nA， h = 20一且I2 = 10nA,并且假設SR = l|aA/ns, Vcc = 1.8V, I隱= 40pA, Cy0ff且V— = 0.8V，那么AT。 = 14ns, AT, = 24ns且AT2 = 34ns。因此'本發(fā)明 的讀出電路響應于相等間隔的輸入電流而提供相等間隔的時間脈沖。圖2的三個參考讀出放大器220 — 222產生三個數(shù)據(jù)鎖存信號SL0、 SL1和SL2。這 些信號控制三個數(shù)據(jù)鎖存器DL0、 DL1和DL2，所述鎖存器耦合到每個讀出放大器的輸 出端。常規(guī)的讀出放大器的輸出是電壓脈沖ATcell，其持續(xù)時間根據(jù)以上針對AT的等式 而取決于單元電流Icdl。因此，在讀出操作結束時，存儲在三個鎖存器DL2 — DL0中的 數(shù)據(jù)D[2:0]如下表所示<formula>formula see original document page 12</formula>接著，通過圖2的編碼器205將三個位D[2], D[1]和D
轉換成2個位的輸出數(shù)據(jù) DQ[l,O]。因此，本發(fā)明的每個物理存儲器單元可存儲兩個數(shù)字位，其代表四個模擬值。圖4說明圖2的電壓斜坡產生器207的一個實施例的示意圖。這個電路如前所述產 生VRAMP信號。將不依賴于電源和溫度的電壓V^饋入到運算跨導放大器(OTA) 401的非反轉輸 入端。OTA 401的輸出驅動n溝道晶體管403 MN1的柵極。MN的源極通過電阻器網(wǎng) 絡Rwf 405連接到電路接地。可通過驅動控制晶體管407 — 409的柵極的一組數(shù)字信號TRrero, TRrefl和TR「^來調 整Rw網(wǎng)絡405。數(shù)字信號接通其各自的品體管407 — 409,以便調整電流Iref。雖然在 Rw網(wǎng)絡405中展示三個電阻器及其控制晶體管，但在替代實施例中可根據(jù)所要的可微 調性范圍和粒度來改變變阻器和控制晶體管的實際數(shù)量。在一個實施例中，可將微調數(shù)字信號TRrero, TR,efl,TRref2存儲在專用的芯片上非易失性鎖存器中以供寫入到電路。OTA 401迫使晶體管MN1 403的源極的電壓等于Vref。因此，1^表達為Iref = Vref/Rref。節(jié)點SABIAS的電壓于是為VsABIAS = Vref十VgsMNl， 其中vgsMNl 是當品體管MN1 403的漏極電流等于Iref時其柵極到源極的電壓。電路節(jié)點SABIAS連接到晶體管MN2 410的 柵極。晶體管MN2 410的源極通過電阻器網(wǎng)絡R nax411和晶體管MN11 413連接到接地。 當SAEN被斷言為高電平時，晶體管MNll 413接通。Rimax的值可用與前述Rref大體上 相似的方法來調整。將數(shù)字信號Timax。， Tirmax2和Tirmax2輸入到控制晶體管420—422的 柵極，以便調整電流Isabias。雖然在R而ax網(wǎng)絡411中展示了三個電阻器及其控制晶體管， 但在替代實施例中可根據(jù)所要的可微調性范圍和粒度來改變電阻器和控制晶體管的實 際數(shù)量。在一個實施例中，可將微調數(shù)字信號Tinnax。，TVmax,，T,rmax2存儲在專用的芯片上 非易失性鎖存器中以供寫入到電路。晶體管MN2 410承載漏極電流Isabias,所述電流表達為Isablas = (VSABIAS-VgsMN2)/Rimax。
通過從上文中取代VSABIAS: Isabias = (Vref十V gsMNl - Vgs廳2)/Rjmax.。 如果用與晶體管MN2 410相同的大小和形狀制造晶體管MN1 403，且如果通過適當?shù)嘏渲肦w和Rimax的微調 細號'使Iref等于Isabias ，于是VgSMNl = VgsMN2且因此 Isabias — Vref/Rimax0 如果OTA的反轉輸入端連接到晶體管MN2 410的源極那么可獲得相同結果，而無需網(wǎng)絡R^405和晶體 管MN1 403。使用這個電路以便滿足快閃存儲器裝置的輸出數(shù)據(jù)有效規(guī)范。通?？扉W存儲器裝置應具有在小于IOOns的存取時間內有效的輸出數(shù)據(jù)。當不被存 取時，存儲器芯片處于備用模式，其特征在于小于50^A的電源電流消耗。為了使讀出 電路在如此短的時間內作出響應，電壓SABIAS必須從芯片通屯開始永久地存在，因為 OTA401將不會在存儲器存取時間內準備就緒。另一方面，OTA401的功率消耗必須較 小，以便不會破壞備用功率規(guī)范。因此，通過添加晶體管MN1 403和電阻器網(wǎng)絡Rr e f 4 0 5 ， 可將OTA 401和Iw始終保持接通，以便確保當請求存取存儲器時SABIAS已經(jīng)存在。 可使得Rref遠遠大于Rimax，以便確保備用功率要求。為了在Rref=K x R,咖x時滿足使以 上等式保持正確所需的條件VgsMN1 = VgsMN2'假設當晶體管MN1 403和晶體管MN2 410 具有相同的溝道電流密度時，晶體管MN2 410的寬度與長度比率是晶體管MN1的所述 比率的K倍。因此，可使得Rimax充分小，以便當通過SAEN信號起始存儲器存取時確 保所要的快速響應時間。再次參看圖4，將電流IsabM饋入到由晶體管MP1 430和MP2 431形成的電流鏡中。 將晶體管MP2 431的漏極電流IrmM饋入到由晶體管MN3 432、晶體管MN4 434、晶休 管MN5 435和品體管MN9 436組成的電流鏡電路中。晶體管MN4 434的漏極電流大體 上等于Innax。通過適當?shù)剡x擇晶體管MN5 435和MN3 432的寬度與長度(W/L)比率 來使得晶體管MN5的漏極電流Irl大體上等于Irmax的一個分數(shù)。在 一個實施例中，Irl/Irmax =2/3是處于深亞微技術節(jié)點的現(xiàn)有技術1^011型存儲器裝置的時序要求的-個實例。使 得晶體管MN9 436的漏極電流大體上等于Ir,本身d晶體管MP1 430的柵極還連接到晶體管MP3 440、 MP4 441和MP5 442的柵極，以 便產生一組二進制加權電流Isr0， 2'IsrO和4'IsrO。這些電流分別根據(jù)施加到晶體管MP3a 443、 MP4a 444和MP5a 445的三個位的數(shù)字字Tsri (1=2， 1， 0)來組合。這確定了電2 _流W，所述電流Isr如稍后所見確定了電壓斜坡轉換速率SR，其中""^二 可依賴于所要的可調整能力范圍和粒度來改變微調位Ts 的數(shù)量。圖5中說明圖4的電壓斜坡產生器電路的時序。在時間T0處，將啟用信號SAEN 斷言為高。在短暫的延遲之后，在時間Tl處，通過信號PCHG的斷言來起始預充電階
段。在時間T1處，節(jié)點VRAMP的電壓處于接近VCC的值的值。在T1處，圖4的晶 體管MP7 455和MP8 456的漏極電流大體上接近0，晶體管MN8 457和MP10 459接通， 因為PCHG邏輯上高且PCHGB邏輯上低。晶體管MN9 458起動以將節(jié)點VRAMP的電 容Cvramp放電。由于晶體管MP7 455和MP8 456的漏極電流接近0，所以分別通過晶體 管MN5 435和MN4 434將反相器INV1 451和INV2 450的輸入拉到接地(邏輯0)。因 此，晶體管MN6 452和MN7 453接通，且其漏極電流有助于將C^mp朝接地快速放電。這是需要的，因為單單Innax將不足以按照期望在PCHG脈沖持續(xù)時間TWPCHG (例如，數(shù)十毫微秒)內使VRAMP節(jié)點電壓到達所要的VvRAMPMN值。當VRAMP電壓下降時， 晶體管MP7 455和MP8 456的漏極電流逐漸增加。由于在時間T2時這些電流達到的值 Irl<I,x，所以INV1 451輸入變?yōu)楦咔襇N6 452斷開而Cvramp的放電速度降低。這對于 防止VRAMP電壓下沖到VvRAMPMw值以下是有用的。VRAMP電壓繼續(xù)以較低的速度 降低，直到晶體管MP7 455和MP8 456的漏極電流變得大體上等于Imax為止。在此時 (例如，圖5中的時間T3)，反相器INV2 450輸入變?yōu)楦?，晶休管MN7 453斷開—B_ VRAMP電壓保持在VramPMN植，所述值表達為VvramPM1N = VCC - Irmax 'RS - Vgsmp9，其中VgsMP9規(guī)定品體管MP9 454的源極到柵極電壓。VRAMP電壓保持在VRAMPMIN，直到PCHG信號在圖5中的時間T4處取消斷言為 止。在時間T4處，由于PCHG為低且PCHGB為高，所以品體管MP10 459和MN8 457 斷開而晶體管MP6 460接通。這允許以上等式中說明的電流Isr開始將VRAMP節(jié)點的 電容再充電。VRAMP電壓隨著時間線性增加，直到其達到表達為VRAMPMAX = Vcc - VgsMP9 的VRAMPMAx值為止。請注意，當VRAMP電壓增加且因此晶體管MP7 455和MP8 456 的漏極電流減少時，晶體管MN10 461通過PCHG取消斷言而被迫斷開，因而防止來自 晶體管MN6 452和MN7 453的漏極電流改變VRAMP轉換速率(SR)。因此，SR只取 決于Isr和CVRAMP。以下等式適用于圖5的時間T4與T5之間的電壓斜坡CVRAMP= Isr △T/AV。因此，電壓斜坡轉換速率表達為SR = AV/AT = Isr/CVRAMP。VRAMP信號在施加到電流產生器的柵極時迫使電流產生器提供從Irmax線性變化到零的電流，其中所述電流產生器每一者由與Rs相同的串聯(lián)電阻器和與MP9相同的晶體管形成。如上所述，在讀出放大器組中使用源電流以從存儲器單元阼列中讀取信息。圖6說明本發(fā)明一個實施例的耦合到處理器610的存儲器裝置600的功能方框圖。 處理器610可以是微處理器、處理器或其它某種類型的控制電路。存儲器裝置600和處 理器610形成電子系統(tǒng)620的一部分。存儲器裝置600己經(jīng)經(jīng)過簡化而著重于存儲器的 有助于理解本發(fā)明的特征。
存儲器裝置包含存儲器單元陣列630。在一個實施例中，所述存儲器單元是非易失 性浮動柵極存儲器單元，且存儲器陣列630設置成的行和列的組。提供地址緩沖器電路640，以便鎖存在地址輸入連接AO-Ax 642上提供的地址信號。 地址信號被行解碼器644和列解碼器646接收并解碼，以便存取存儲器陣列630。所屬 領域的技術人員通過本描述內容的幫助將容易明白，地址輸入連接的數(shù)目取決于存儲器 陣列630的密度和結構。也就是說，地址的數(shù)目隨著存儲器單元計數(shù)的增加以及組與區(qū) 塊的計數(shù)的增加而增加。以上描述的實施例著重于NAND結構的存儲器陣列。然而，本發(fā)明并不限于這種結 構。本發(fā)明的存儲器區(qū)塊擦除方法的實施例可用于任何存儲器裝置結構(例如，NAND、 NOR、 AND)。存儲器裝置600通過使用讀出/鎖存電路650來讀出存儲器陣列的列中的電壓或電流 變化而讀取存儲器陣列630中的數(shù)據(jù)。在一個實施例中，讀出/鎖存電路經(jīng)耦合以讀取并 鎖存來自存儲器陣列630的一行數(shù)據(jù)。包含數(shù)據(jù)輸入和輸出緩沖器電路660，以用于通 過多個數(shù)據(jù)連接662與控制器610進行雙向數(shù)據(jù)通信。提供寫入電路655，以便將數(shù)據(jù) 寫入到存儲器陣列?？刂齐娐?70對在控制連接672上提供的來自處理器610的信號進行解碼。這些信 號用來控制對存儲器陣列630進行的操作，其中包含數(shù)據(jù)讀取、數(shù)據(jù)寫入和擦除操作。 在一個實施例中，控制電路670控制本發(fā)明的讀出方案的實施例的操作?？刂齐娐?70 可以是狀態(tài)機、定序器或其它某種類型的控制器。圖6中說明的快閃存儲器裝置已經(jīng)經(jīng)過簡化，以便于基本了解存儲器的特征。所屬 領域的技術人員己知快閃存儲器的內部電路和功能的更詳細的理解。結論總之，本發(fā)明的讀出放大器電路提供具有低功率消耗的低電壓操作。此外，ic電路 小片上需要的硅面積與現(xiàn)有技術讀出放大器相比己經(jīng)減少。參考單元編程時間顯著減 少，而多位讀取操作的存取時間增加。雖然己經(jīng)在本文中說明和描述了特定實施例，但所屬領域的技術人員將明白，任何 打算用來實現(xiàn)相同目的的設置均可替代所展示的特定實施例。所屬領域的技術人員將容易明白對本發(fā)明的許多調整。因此，本申請案希望涵蓋對本發(fā)明的任何調整或更改。明 確希望本發(fā)明只受到隨附權利要求書及其等效物的限制。
權利要求
1.一種讀出放大器電路，其用于讀出多個存儲器單元的編程狀態(tài)，所述電路包括斜坡產生器電路，其用于產生隨著時間變化的信號；多個讀出放大器，其每一者耦合到來自不同組的所述多個存儲器單元的電流信號，所述多個讀出放大器中的每一者響應于所述電流信號而產生數(shù)字輸出信號；以及多個鎖存器，每個鎖存器耦合到所述多個讀出放大器的數(shù)字輸出信號，所述鎖存器響應于所述隨著時間變化的信號的電平而鎖存所述數(shù)字輸出信號。
2. 根據(jù)權利要求1所述的電路，其進一步包含多個參考存儲器單元，所述參考存儲器 單元每一者產生不同的輸入?yún)⒖夹盘枺渲忻總€參考信號是存儲器單元參考電流。
3. 根據(jù)權利要求1所述的電路，其中所述多個存儲器單元以NAND配置設置。
4. 根據(jù)權利要求2所述的電路，其中所述隨著時間變化的信號是斜坡電流信號，且當 所述斜坡電流信號超過輸入到第一參考讀出放大器的所述存儲器單元參考電流時， 來自所述第一參考讀出放大器的鎖存信號觸發(fā)。
5. 根據(jù)權利要求1所述的電路，其中所述隨著時間變化的信號是響應于斜坡電壓產生 的斜坡電流。
6. 根據(jù)權利要求1所述的電路，其中當所述電流信號增加超過預定的閾值電流時，所 述數(shù)字輸出信號從邏輯高觸發(fā)成邏輯低。
7. 根據(jù)權利要求1所述的電路，其進一步包含多個編碼器電路，其每一者耦合到一組 所述多個鎖存器，每個編碼器電路響應于鎖存信號而輸出預定的數(shù)據(jù)信號。
8. 根據(jù)權利要求1所述的電路，其中每個讀出放大器耦合到多個鎖存器，使得所述鎖 存信號響應于大體上等于或大于所述參考電流之一的所述斜坡電流信號而在不同時間鎖存所述讀出放大器的輸出。
9. 一種快閃存儲器裝置，其包括快閃存儲器陣列，其以列和行設置，每個列由一系列耦合到位線的多級存儲器單 元組成，每個位線具有位線電流；以及讀出放大器電路，其用于讀出所述多級存儲器單元的編程狀態(tài)，所述電路包括 參考電流產生電路，其用于產生多個參考電流；斜坡產生器電路，其用于產生隨著時間變化的電壓；多個參考讀出放大器，其每一者耦合到所述斜坡產生器電路和所述多個參考電 流中的不同的參考電流，每個參考讀出放大器將其各自的輸入?yún)⒖茧娏髋c從所述 隨著時間變化的電壓產生的隨著時間變化的電流信號進行比較，并在所述隨著時 間變化的電流信號大于所述輸入?yún)⒖茧娏鲿r觸發(fā)鎖存信號；多個讀出放大器，其每一者耦合到不同的位線電流，所述多個讀出放大器中的 每一者響應于所述位線電流與預定閾值的比較而產生數(shù)字輸出信號；以及多組鎖存器，每個組耦合到不同的數(shù)字輸出信號，所述鎖存器響應于所述鎖存 信號的觸發(fā)而存儲所述數(shù)字輸出信號的狀態(tài)。
10. 根據(jù)權利要求9所述的裝置，其中所述隨著時間變化的電流信號在一段時期內隨著 幅值而增加。
11. 根據(jù)權利要求9所述的裝置，其中所述參考電流產生電路由多個參考快閃存儲器單 元組成，所述單元每一者產生不同的參考電流。
12. —種電子系統(tǒng)，其包括處理器，其產生用于所述系統(tǒng)的控制信號；以及快閃存儲器裝置，其耦合到所述處理器，并且響應于所述控制信號而操作，所述 裝置包括快閃存儲器陣列，其具有耦合到具有位線電流的位線的至少一列多級存儲器單 元；以及讀出放大器電路，其用于讀出所述多級存儲器單元的狀態(tài)，所述電路包括 斜坡產生器電路，其用于產生隨著時間變化的信號；多個參考讀出放大器，其每一者耦合到所述斜坡產生器電路和多個參考電流中的 不同參考電流，每個參考讀出放大器響應于所述隨著時間變化的信號與其各自的參 考電流的比較而觸發(fā)鎖存信號；多個讀出放大器，其每一者耦合到不同的位線電流，所述多個讀出放大器中的每 一者響應于所述位線電流與預定閾值的比較而產生數(shù)字輸出信號；以及多組鎖存器，每個組耦合到不同的數(shù)字輸出信號，所述鎖存器響應于所述鎖存信 號的觸發(fā)而存儲所述數(shù)字輸出信號的狀態(tài)。
13. —種用于對存儲器陣列執(zhí)行讀出操作的方法，所述存儲器陣列包括以列和行設置的 多個多級存儲器單元，每列耦合到位線，第一位線具有第一位線電流，所述方法包括產生多個參考電流；產生隨著時間變化的電流信號； 響應于所述多個參考電流與所述隨著時間變化的電流信號的比較而產生多個 鎖存信號；響應于所述多個鎖存信號而鎖存通過所述第一位線電流與預定閾值的比較而產 生的多個數(shù)字信號；以及將所述鎖存的數(shù)字信號編碼成預定數(shù)據(jù)。
14. 根據(jù)權利要求13所述的方法，其中產生所述隨著時間變化的電流信號包含從電壓 斜坡信號產生所述隨著時間變化的電流信號。
15. 根據(jù)權利要求13所述的方法，其中編碼所述鎖存的數(shù)字信號包括從三個鎖存的數(shù) 字信號產生兩個數(shù)據(jù)位。
16. —種用于讀出以行和列設置的多個多級快閃存儲器單元的編程狀態(tài)的讀出放大器 電路，每列存儲器單元耦合到具有位線電流的位線，所述電路包括參考電流產生電路，其由產生第一參考電流的第一參考快閃存儲器單元、產生第 二參考電流的第二參考快閃存儲器單元和產生第三參考電流的第三參考快閃存儲 器單元組成；電壓斜坡產生器電路，其用于產生斜坡電壓；第一、第二和第三參考讀出放大器，其每一者分別耦合到所述第一、第二 和第三參考快閃存儲器單元，每個參考讀ll',放大器將其各自的輸入?yún)⒖茧娏髋c 從所述斜坡電壓產生的斜坡電流進行比較，且毎個參考讀出放大器響應于所述 比較而產生各fi的第一、第二和第三鎖存信號； 多個讀出放大器，其每一者耦合到不同位線，所述多個讀出放大器中的每一者適 于響應于其各自的位線電流而產生數(shù)字輸出信號；以及多個鎖存器組，每個鎖存器組耦合到所述多個讀出放大器中的不同的讀出放大 器，所述鎖存器組中的每個鎖存器耦合到所述第一、第二或第三鎖存信號之一， 且響應于所述賴合的鎖存信號而鎖存其各自的讀出放大器的所述數(shù)字輸出信號。
17. —種用于讀取通過具有位線電流的位線耦合的多個多級存儲器單元的方法，所述方 法包括產生多個參考電流；產生隨著時間變化的電流信號；以及響應于所述多個參考信號與所述隨著時間變化的信號的比較，鎖存通過所 述第一位線電流與預定閾值的比較而產生的多個數(shù)字信號。
18. 根據(jù)權利要求17所述的方法，其進一歩包含將所述鎖存的數(shù)字信號編碼成預定數(shù) 據(jù)。
19. 根據(jù)權利要求17所述的方法，其中由對輸入?yún)⒖夹盘柵c所述隨著時間變化的信號 進行比較的多個參考讀出放大器產生所述多個參考信號。
20. 根據(jù)權利要求19所述的方法，其進一步包含響應于所述比較觸發(fā)鎖存信號。
全文摘要
一種用于多級快閃存儲器單元的讀出放大器由電壓斜坡產生器組成，所述電壓斜坡產生器產生斜坡電壓信號。參考讀出放大器將輸入?yún)⒖茧娏髋c從所述斜坡電壓信號產生的斜坡電流進行比較。當所述斜坡電壓信號大于所述參考電流時，觸發(fā)輸出鎖存信號。讀出放大器將輸入位線電流與閾值進行比較，并且在所述位線電流超過所述閾值時輸出邏輯低。在由所述鎖存信號確定的時間，將所述讀出放大器輸出鎖存到三個數(shù)字鎖存器之一中。編碼器將來自所述三個數(shù)字鎖存器的數(shù)據(jù)編碼成兩位輸出數(shù)據(jù)。
文檔編號G11C11/56GK101213611SQ200680024457
公開日2008年7月2日 申請日期2006年6月29日 優(yōu)先權日2005年7月4日
發(fā)明者吉羅拉莫·加洛, 朱利奧·馬羅塔 申請人:美光科技公司