專利名稱：決定閃存元件感測(cè)時(shí)間的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種決定一感測(cè)時(shí)間的方法和執(zhí)行所述方法的裝置，尤指一種可決定在一閃存元件的一內(nèi)存單元陣列(memory cell array)中的一頁(yè)緩沖區(qū)(page buffer)的一感測(cè)時(shí)間的方法和執(zhí)行所述方法的裝置。所述感測(cè)時(shí)間決定控制信號(hào)的觸發(fā)以起始在所述閃存元件中的讀取和驗(yàn)證操作。
背景技術(shù)：
在一NAND型閃存中，存儲(chǔ)在內(nèi)存單元中的數(shù)據(jù)經(jīng)由一頁(yè)緩沖區(qū)被讀取。所述頁(yè)緩沖區(qū)還被使用在與讀取驗(yàn)證(read verification)具有相似功能的寫(xiě)入驗(yàn)證(programverification)和擦除驗(yàn)證(erase verification)上。所述頁(yè)緩沖區(qū)有許多種設(shè)計(jì)的方面。圖1為常規(guī)的一種頁(yè)緩沖區(qū)的設(shè)計(jì)方面，其發(fā)表于「A 3.3 V 32 Mb NAND flash memory withincremental step pulse programming scheme」(IEEE Journal of Solid-State-Circuit，Vol.30，No.11，p.1149-1155，November 1995)。其讀取操作(read operation)敘述如下。首先，一字線(word line)(圖未示)切換到低電平，使得在內(nèi)存單元中沒(méi)有電流發(fā)生。之后，位線(bitline)BL通過(guò)導(dǎo)通(turn on)NMOS 102和103使其接地放電。接著，位線BL通過(guò)關(guān)閉(turn off)NMOS 103和104并導(dǎo)通PMOS 101使其充電到Vcc。所述頁(yè)緩沖區(qū)使用一由PMOS 101提供的鏡射電流(mirrored current)來(lái)提升位線BL的電位。所述鏡射電流與流經(jīng)一被存取單元(accessed cell)(圖未示)的電流比較，以定義所述位線BL的電位。如果所述被存取單元處于低閾電壓(low threshold voltage)，即處于擦除狀態(tài)(erase state)，那么其將通過(guò)所述字線而被導(dǎo)通且在讀取和驗(yàn)證操作時(shí)將具有比所述鏡射電流更大的電流。因此，位線BL將逐漸放電且NMOS 105將被關(guān)閉。如果所述被存取單元處于高閾電壓(high thresholdvoltage)，即處于寫(xiě)入狀態(tài)(program state)，那么所述字線的電位將無(wú)法導(dǎo)通所述被存取單元。因此，所述鏡射電流將位線BL提升到高電平狀態(tài)，以導(dǎo)通NMOS 105。經(jīng)一特定時(shí)間后(即信號(hào)發(fā)展時(shí)間，signal development time)，所述被存取單元的狀態(tài)將通過(guò)觸發(fā)一″READ″脈沖信號(hào)而傳送到所述頁(yè)緩沖區(qū)的一栓鎖(latch)中并導(dǎo)通NMOS 106。因此，存儲(chǔ)在所述被存取單元中的數(shù)據(jù)將被傳送到所述頁(yè)緩沖區(qū)。
在美國(guó)專利US6,671,204中舍棄如圖1的電流鏡方式而改采用如圖2的頁(yè)緩沖區(qū)線路。當(dāng)位線BLE被選擇用作讀取時(shí)，另一位線BLE則被當(dāng)作遮蔽位線(shielding bit line)使用。圖3為圖2中各信號(hào)的時(shí)序圖。在區(qū)域2中，首先位線BLE和BLO通過(guò)導(dǎo)通NMOS 201和203而接地放電，其中信號(hào)VIRPWR為接地。此時(shí)，節(jié)點(diǎn)SO也通過(guò)導(dǎo)通NMOS 202和204而放電。進(jìn)入?yún)^(qū)域3之后，信號(hào)BLSHFO切換到低電平，字線WL逐漸被提升到高電平而信號(hào)BLSHFE則被偏壓到2.0V且信號(hào)PLOAD下降到低電平。此時(shí)節(jié)點(diǎn)SO被提升到Vcc且對(duì)位線BLE充電到(2.0V-Vth)，其中Vth為NMOS 204的閾電壓且通常為1.0V。所述2.0V的偏壓和NMOS 204的閾電壓將鉗制(clamp)位線BLE的電位。當(dāng)位線BLE的電位穩(wěn)定之后，即進(jìn)入?yún)^(qū)域4。在區(qū)域4之中，信號(hào)BLSHFE被拉到接地電平(grounded)以關(guān)閉NMOS 204。換句話說(shuō)，在位線BLE上的信號(hào)即開(kāi)始發(fā)展。如果被存取單元具有低閾電壓且被導(dǎo)通，那么位線BLE將被放電到一較低電位。相反地，如果被存取單元具有高閾電壓，那么其將不會(huì)被導(dǎo)通且位線BLE將保持在預(yù)充電電位(pre-charge voltage)。在信號(hào)發(fā)展時(shí)間(即區(qū)域4)之后，進(jìn)入?yún)^(qū)域5。在此，NMOS 204被再次導(dǎo)通，但信號(hào)BLSHFE的電位僅有1.3V。如果位線BLE處在低電平(NMOS 204被導(dǎo)通)，那么具有Vcc電平的節(jié)點(diǎn)SO將放電到位線BLE。然而，如果位線BLE處于1.0V或所述被存取單元具有高閾電壓，那么節(jié)點(diǎn)SO將保持在Vcc電平且NMOS 204關(guān)閉。之后通過(guò)觸發(fā)一脈沖PBLCHM，節(jié)點(diǎn)SO的狀態(tài)將被送到一寄存器205。在此常規(guī)技術(shù)中，觸發(fā)所述脈沖PBLCHM需要一計(jì)時(shí)器(timer)。所述計(jì)時(shí)器將計(jì)算一預(yù)定時(shí)間，以確保信號(hào)PLOAD在區(qū)域4已切換到高電平。隨后于區(qū)域6，所有的位線和節(jié)點(diǎn)SO將再次被接地放電。于區(qū)域7，所有的控制信號(hào)將被禁用(disabled)。
美國(guó)專利US6,925,005則揭示一種感測(cè)方法用以追蹤內(nèi)存單元在位線方向和字線方向的位置。其內(nèi)存單元陣列被區(qū)分成數(shù)塊區(qū)域。每一區(qū)域具有一參考位線用以控制所述區(qū)域的感測(cè)時(shí)間。所述參考位線在每一交叉的字線上具有一參考單元(reference cell)。即，所有的參考位線具有與常態(tài)位線(normal bit line)相同的連接。然而，此種設(shè)計(jì)將使得調(diào)整所述參考單元的閾電壓變得沒(méi)有效率。另一考慮是有關(guān)所述參考單元閾電壓的漂移和干擾(drifting/disturbance)的問(wèn)題，其由緊鄰的常態(tài)位線和參考位線所引起。即，當(dāng)常態(tài)單元被寫(xiě)入時(shí)，相應(yīng)的字線提升到高電平而影響到參考單元的閾電壓。同理，所述參考單元的閾電壓的漂移也會(huì)發(fā)生在擦除操作(erase operation)。
在另一常規(guī)技術(shù)，美國(guó)專利US6,304,486中，則使用一信號(hào)參考位線(signal referencebit line)和復(fù)數(shù)個(gè)參考單元。每個(gè)所述參考單元位于所述信號(hào)參考位線與復(fù)數(shù)個(gè)字線的交叉位置上。其表示每一頁(yè)(page)具有一個(gè)參考單元。當(dāng)所述參考單元通過(guò)擦除驗(yàn)證后，將啟動(dòng)常態(tài)單元的擦除驗(yàn)證。此外，當(dāng)所述參考單元通過(guò)寫(xiě)入驗(yàn)證后，將啟動(dòng)常態(tài)單元的寫(xiě)入驗(yàn)證。然而，如果其中的一個(gè)參考單元失效，那么其相應(yīng)的字線將無(wú)法存取常態(tài)單元。另外的考慮是，所述參考單元因常態(tài)單元的重復(fù)的寫(xiě)入驗(yàn)證和擦除驗(yàn)證所導(dǎo)致的可靠性問(wèn)題。
另外，美國(guó)專利US5,754,475，為應(yīng)用在多層單元設(shè)計(jì)(multi-level cell design)中而采用復(fù)數(shù)條參考位線。其中在每一字線與每所述參考位線的交交叉位置具有一參考單元。在每一參考位線上的參考單元均具有一預(yù)先調(diào)整(pre-tuned)的閾電壓。然而此種設(shè)計(jì)，于預(yù)先調(diào)整閾電壓是非常耗時(shí)的，因此大大地增加了制造成本而不可行。例如在1GbNAND型閃存元件中有32,000條字線，因此將有96,000個(gè)參考單元需要調(diào)整其閾電壓。另一個(gè)問(wèn)題則是有關(guān)所述參考單元閾電壓的漂移和干擾的問(wèn)題，其由緊鄰的常態(tài)位線和參考位線所引起。
上述的常規(guī)技術(shù)均需要一計(jì)時(shí)器來(lái)控制一控制信號(hào)(例如圖2中的信號(hào)PBLCHM)以啟始讀取或?qū)懭腧?yàn)證的操作。此外，所述計(jì)時(shí)器將計(jì)算一預(yù)定時(shí)間以確保信號(hào)PLOAD在圖3的區(qū)域4可以轉(zhuǎn)換到高電平。實(shí)際上，由所述計(jì)時(shí)器所控制的感測(cè)時(shí)間(即在圖3的區(qū)域5中，脈沖PBLCHM提升到高電平的時(shí)間點(diǎn))，是先經(jīng)電腦模擬所決定，再實(shí)現(xiàn)在硬件電路上。因此，這種通過(guò)所述計(jì)時(shí)器控制的感測(cè)時(shí)間極可能因?yàn)槲痪€RC值(電阻值與電容值的乘積)因制程所造成的變異而導(dǎo)致失效(fail)。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種自動(dòng)決定一閃存元件中的一內(nèi)存單元陣列的一頁(yè)緩沖區(qū)的一感測(cè)時(shí)間的方法和執(zhí)行所述方法的裝置。本發(fā)明的次要目的是提供一種方法和裝置以消除在一閃存元件中因?qū)懭牒筒脸僮鲿r(shí)所引起參考單元的閾電壓漂移和干擾。
為達(dá)到上述目的，本發(fā)明揭示一種決定一閃存元件中的一內(nèi)存單元陣列的一頁(yè)緩沖區(qū)的一感測(cè)時(shí)間的裝置，其包含一第一參考位線、一第一電流槽、一第一參考頁(yè)緩沖區(qū)、一第二參考位線、一第二電流槽和一第二參考頁(yè)緩沖區(qū)。所述第一參考位線耦合于所述第一電流槽與所述第一參考頁(yè)緩沖區(qū)之間，所述第二參考位線耦合于所述第二電流槽與所述第二參考頁(yè)緩沖區(qū)之間。所述第一和第二電流槽均設(shè)置在所述內(nèi)存單元陣列之外，其中所述內(nèi)存單元陣列為常態(tài)單元和常態(tài)位線的所在位置。因此，在寫(xiě)入和讀取操作時(shí)所產(chǎn)生的參考單元閾電壓的漂移可被消除。另外，所述第一和第二電流槽分別提供所述第一參考位線和所述第二參考位線一接地路徑且分別設(shè)置在距離所述第一和第二參考頁(yè)緩沖區(qū)的最遠(yuǎn)端。
在一實(shí)施例中，所述第一和第二電流槽均由一單獨(dú)參考單元(例如NAND單元)所構(gòu)成，而其控制柵極連接到一參考字線。在另一實(shí)施例中，所述第一和第二電流槽均包含復(fù)數(shù)保險(xiǎn)絲。每一保險(xiǎn)絲與一晶體管(例如MOS)串接，所述復(fù)數(shù)個(gè)保險(xiǎn)絲并聯(lián)后其各個(gè)所述晶體管的柵極共同連接到一參考字線。這些保險(xiǎn)絲用以調(diào)整流經(jīng)所述電流槽的電流大小。另外，所述第一和第二電流槽的所述參考字線與常態(tài)單元的常態(tài)字線彼此電氣隔離。因此，參考單元閾電壓的漂移可被有效消除。此外，本發(fā)明的裝置另外包含一第一參考遮蔽位線和一第三參考位線，用以分別遮蔽所述第一和第二參考位線。
關(guān)于本發(fā)明的決定一閃存元件中的一內(nèi)存單元陣列的一頁(yè)緩沖區(qū)的一感測(cè)時(shí)間的方法，其包含(1)經(jīng)由一第一電流槽將一耦合到一第一參考頁(yè)緩沖區(qū)的第一參考位線放電；(2)經(jīng)由一第二電流槽將一耦合到一第二參考頁(yè)緩沖區(qū)的第二參考位線放電；(3)當(dāng)所述第一參考位線的電壓到達(dá)一第一預(yù)定電壓時(shí)，產(chǎn)生一第一控制信號(hào)；和(4)當(dāng)所述第二參考位線的電壓到達(dá)一第二預(yù)定電壓時(shí)，產(chǎn)生一第二控制信號(hào)。其中所述第二控制信號(hào)的產(chǎn)生由所述第一控制信號(hào)的狀態(tài)和一耦合到所述第二參考位線的節(jié)點(diǎn)的電位所決定，所述第一和第二控制信號(hào)提供到所述頁(yè)緩沖區(qū)，且所述第二控制信號(hào)的產(chǎn)生時(shí)間決定所述感測(cè)時(shí)間。


圖1示范常規(guī)NAND型閃存元件中的頁(yè)緩沖區(qū)電路示意圖；圖2示范另一常規(guī)NAND型閃存元件中的頁(yè)緩沖區(qū)電路示意圖；圖3為圖2各個(gè)信號(hào)于讀取操作時(shí)的時(shí)序圖；圖4示范本發(fā)明相關(guān)的內(nèi)存單元陣列示意圖；圖5(a)和5(b)為第一電流槽的二實(shí)施例的電路示意圖；圖5(c)和5(d)為第二電流槽的二實(shí)施例的電路示意圖；圖6為第一參考頁(yè)緩沖區(qū)的一實(shí)施例的電路圖；圖7為第二參考頁(yè)緩沖區(qū)的一實(shí)施例的電路圖；和圖8為圖4于讀取操作時(shí)各個(gè)信號(hào)的時(shí)序圖。
具體實(shí)施例方式
以下將通過(guò)

本發(fā)明的決定一閃存元件的一感測(cè)時(shí)間的方法和執(zhí)行所述方法的裝置的一實(shí)施例。
圖4示范一采用本發(fā)明的決定一閃存元件的一感測(cè)時(shí)間裝置5的一內(nèi)存單元陣列4的示意圖。所述內(nèi)存單元陣列4包含一串選擇線(string select line)SSL、一地源極線(groundsource line)GSL、復(fù)數(shù)個(gè)字線(WL0～WLn)和復(fù)數(shù)個(gè)常態(tài)單元位線(normal cell bitline)(BL0～BLm)。其中每一條字線(WL0～WLn)耦合到復(fù)數(shù)個(gè)常態(tài)單元40的控制柵極(control gate)，每一條常態(tài)單元位線(BL0～BLm)耦合到個(gè)別的串選擇晶體管(string selecttransistor)SST、其個(gè)別的常態(tài)單元頁(yè)緩沖區(qū)(PB0～PBm)和個(gè)別的地源極晶體管(groundsource transistor)GST。本發(fā)明的決定一閃存元件的一感測(cè)時(shí)間的裝置5包含一第一參考位線RBL0、一第二組參考位線RBL1和RBL2、一第一電流槽52、一第二電流槽54、一第一參考頁(yè)緩沖區(qū)RPB0和一第二參考頁(yè)緩沖區(qū)RPB1。所述第一參考位線RBL0耦合于所述第一電流槽52與所述第一參考頁(yè)緩沖區(qū)RPB0之間，所述第二組參考位線包含一第二參考位線RBL1和一第三參考位線RBL2，其耦合于所述第二電流槽54與所述第二參考頁(yè)緩沖區(qū)RPB1之間。各參考位線RBL0、RBL1和RBL2的物理布局(physical layout)均與所述常態(tài)單元位線(BL0～BLm)的物理布局相同，其通過(guò)相同的制程而達(dá)到；但各參考位線RBL0、RBL1和RBL2和與其相應(yīng)的串選擇晶體管SST的源極(source electrode)并無(wú)電氣連接。因此，各參考位線RBL0、RBL1和RBL2和所述常態(tài)單元位線(BL0～BLm)因環(huán)境溫度或制程所導(dǎo)致的參數(shù)變異(parameter variation)，例如電阻電容乘積變異(RC variation)，其效應(yīng)便可互相抵消。此外，在寫(xiě)入或擦除操作時(shí)，為了消除位于所述第一和第二電流槽52和54中的參考單元(圖未示)閾電壓漂移的問(wèn)題，所述第一和第二電流槽52和54均設(shè)置在所述內(nèi)存單元陣列4之外且分別設(shè)置在距離所述第一和第二參考頁(yè)緩沖區(qū)RPB0和RPB1的最遠(yuǎn)端。另外，所述第一和第二電流槽52和54分別為所述第一參考位線RBL0和所述第二組參考位線RBL1和RBL2的唯一接地路徑。本發(fā)明的決定一閃存元件的一感測(cè)時(shí)間的裝置5另外包含一第一參考遮蔽位線SBL0，其耦合于所述第一參考頁(yè)緩沖區(qū)RPB0且用以遮蔽所述第一參考位線RBL0。于操作時(shí)，如果所述第二參考位線RBL1被設(shè)定經(jīng)由所述第二電流槽54放電，那么所述第三參考位線RBL2將通過(guò)所述第二參考頁(yè)緩沖區(qū)RPB1而接地，以遮蔽所述第二參考位線RBL1；反之亦然。換句話說(shuō)，如果所述第三參考位線RBL2被設(shè)定經(jīng)由所述第二電流槽54放電，那么所述第二參考位線RBL1將通過(guò)所述第二參考頁(yè)緩沖區(qū)RPB1而接地，以遮蔽所述第三參考位線RBL2。
圖5(a)和5(b)示范所述第一電流槽52的二實(shí)施例的電路示意圖。參考圖5(a)，所述第一電流槽52以一NAND單元實(shí)現(xiàn)，其控制柵極連接到一參考字線RWL。所述NAND單元為一具有可調(diào)整閾電壓的參考單元(reference cell)且所述參考字線RWL僅在讀取、驗(yàn)證(包含寫(xiě)入驗(yàn)證和擦除驗(yàn)證)時(shí)處于高電平。另外，所述參考字線RWL與常態(tài)單元字線彼此相互電氣隔離，因此不會(huì)產(chǎn)生干擾。當(dāng)讀取或驗(yàn)證時(shí)，所述常態(tài)單元頁(yè)緩沖區(qū)(PB0～PBm)的控制信號(hào)將啟動(dòng)且所述第一和第二參考頁(yè)緩沖區(qū)RPB0和RPB1的控制信號(hào)也將啟動(dòng)。之后，所述第一和第二參考頁(yè)緩沖區(qū)RPB0和RPB1將輸出信號(hào)到所述常態(tài)單元頁(yè)緩沖區(qū)(PB0～PBm)，以感測(cè)存儲(chǔ)在所述常態(tài)單元40的數(shù)據(jù)。結(jié)果，所述第一和第二參考頁(yè)緩沖區(qū)RPB0和RPB1的輸出信號(hào)(如同圖2中的信號(hào)PLOAD、PBLCHM和PBLCHC)將自動(dòng)觸發(fā)，而不需要額外設(shè)計(jì)計(jì)數(shù)器來(lái)控制上述輸出信號(hào)的觸發(fā)。圖5(b)中的第一電流槽52包含復(fù)數(shù)個(gè)保險(xiǎn)絲FUSE，每個(gè)所述保險(xiǎn)絲FUSE與一晶體管MOS串接，所述復(fù)數(shù)個(gè)保絲并聯(lián)后連接到所述第一參考位線RBL0且各個(gè)所述晶體管MOS的柵極共同連接到所述參考字線RWL。圖5(c)和5(d)分別與圖5(a)和5(b)具有相類似的結(jié)構(gòu)，其示范所述第二電流槽54的二實(shí)施例，其具有額外的二控制信號(hào)SEL1和SEL2。所述兩個(gè)控制信號(hào)SEL1和SEL2的作用敘述如下。當(dāng)MOS1被導(dǎo)通且MOS2被關(guān)閉時(shí)，所述第二參考位線RBL1將經(jīng)由所述第二電流槽54被放電且所述第三參考位線RBL2將經(jīng)由所述第二參考頁(yè)緩沖區(qū)RPB1而接地，以遮蔽所述第二參考位線RBL1。同理，當(dāng)MOS2被導(dǎo)通且MOS1被關(guān)閉時(shí)，所述第三參考位線RBL2將經(jīng)由所述第二電流槽54被放電且所述第二參考位線RBL1將經(jīng)由所述第二參考頁(yè)緩沖區(qū)RPB1而接地，以遮蔽所述第三參考位線RBL2。圖6是所述第一參考頁(yè)緩沖區(qū)RPB0的一實(shí)施例的電路圖，用以決定一第一控制信號(hào)(例如圖2的信號(hào)PLOAD)切換到高電平的時(shí)間點(diǎn)，即信號(hào)發(fā)展時(shí)間的結(jié)束點(diǎn)。圖7為所述第二參考頁(yè)緩沖區(qū)RPB1的一實(shí)施例的電路圖，用以決定一第二控制信號(hào)(例如圖2的信號(hào)PBLCHM或BLCHC)切換到高電平的時(shí)間點(diǎn)，即啟動(dòng)讀取、寫(xiě)入驗(yàn)證或擦除驗(yàn)證的感測(cè)時(shí)間。參考圖2、6和7，所述第一和第二控制信號(hào)將被提供到一包含兩個(gè)寄存器205和206的頁(yè)緩沖器。
以下配合圖8詳細(xì)說(shuō)明圖6的工作原理，其中圖8為圖4于讀取操作時(shí)各個(gè)信號(hào)的時(shí)序圖。假設(shè)信號(hào)VBL在不管是偶數(shù)位線或奇數(shù)位線被設(shè)定用以存取數(shù)據(jù)時(shí)，均被設(shè)計(jì)成如圖3中VBLE的波形。于圖8的區(qū)域2，首先所述第一參考位線RBL0通過(guò)導(dǎo)通NMOS 601而被接地放電。此時(shí)，節(jié)點(diǎn)RSO0也被放電。之后進(jìn)入?yún)^(qū)域3，信號(hào)RBLSHF保持在2.0V且信號(hào)RPLOAD被拉到低電平。因?yàn)楣?jié)點(diǎn)RSO0通過(guò)導(dǎo)通PMOS 604而被提升到Vcc且信號(hào)PHI為高電平，因此一包含QP和QN的反相器605將接收到一高電平的輸入信號(hào)，因此根據(jù)圖6的電路設(shè)計(jì)，信號(hào)PLOAD將被拉到低電平。同時(shí)，所述第一參考位線RBL0將穩(wěn)定在1.0V左右且信號(hào)RWL′(即所述參考字線RWL上的信號(hào))將提升到高電平使得所述第一參考位線RBL0可經(jīng)由所述第一電流槽52接地放電(參圖5(a)或5(b))。之后進(jìn)入?yún)^(qū)域4，信號(hào)RPLOAD切換到高電平以關(guān)閉PMOS 604。在此同時(shí)，信號(hào)RWL′具有高電平而使得所述第一參考位線RBL0經(jīng)由所述第一電流槽52而接地。因此，節(jié)點(diǎn)RSO0將開(kāi)始經(jīng)由NMOS603放電到所述第一參考位線RBL0。當(dāng)節(jié)點(diǎn)RSO0和所述第一參考位線RBL0的電位放電到一第一預(yù)定電壓時(shí)(例如0.3V)，所述反相器將感測(cè)到節(jié)點(diǎn)RSO0的低電平信號(hào)而輸出一高電平信號(hào)，使得信號(hào)PLOAD再次切換回高電平(參圖8的路徑1)，其表示信號(hào)發(fā)展時(shí)間完成。此時(shí)代表相應(yīng)于具有低閾電壓的被存取單元的常態(tài)單元位線被放電到大約所述第一預(yù)定電壓的電位且節(jié)點(diǎn)SO(參圖2)的信號(hào)已準(zhǔn)備好連接到所述常態(tài)單元位線。信號(hào)PLOAD的電平在區(qū)域6將被保持，然而信號(hào)PHI則轉(zhuǎn)成低電平。圖6中的讀取信號(hào)RD、擦除驗(yàn)證信號(hào)EVR和寫(xiě)入驗(yàn)證信號(hào)PVR用以確保信號(hào)PLOAD的初始狀態(tài)為高電平。另外，NMOS 602持續(xù)導(dǎo)通，使得所述第一參考遮蔽位線SBL0接地，用以遮蔽所述第一參考位線RBL0。
圖7為第二參考頁(yè)緩沖區(qū)RPB1的一實(shí)施例的電路圖，其中所述第三參考位線RBL2被設(shè)定用以遮蔽所述第二參考位線RBL1。參圖5(c)或5(d)，在本實(shí)施例中，信號(hào)SEL1持續(xù)保持在高電平。配合參考圖8，信號(hào)PLOAD在區(qū)域4結(jié)束時(shí)切換到高電平。進(jìn)入?yún)^(qū)域5后，節(jié)點(diǎn)RSO1被導(dǎo)通到所述第二參考位線RBL1。換句話說(shuō)，當(dāng)所述第二參考位線RBL1通過(guò)所述第二電流槽54放電到一第二預(yù)定電壓(例如0.3V)，MOS 701將被導(dǎo)通且節(jié)點(diǎn)RSO1將自vcc的高電平而被放電。當(dāng)節(jié)點(diǎn)RSO1的電位下降到大約0.5Vcc時(shí)，反相器Q1將感測(cè)到一低電平輸入信號(hào)，并輸出一信號(hào)PUL。所述信號(hào)PUL與所述讀取信號(hào)RD和所述寫(xiě)入驗(yàn)證信號(hào)PVR一起輸入一電路D1以產(chǎn)生一脈沖信號(hào)PBLCHM(參圖8的路徑2)用以啟動(dòng)讀取和寫(xiě)入驗(yàn)證操作(參美國(guó)專利US6,671,204的圖7和圖9)。另外，所述信號(hào)PUL可與所述擦除驗(yàn)證信號(hào)EVR一起輸入一電路D2以產(chǎn)生一脈沖信號(hào)PBLCHC用以啟動(dòng)擦除驗(yàn)證操作(參美國(guó)專利US6,671,204的圖16)。圖7中的電路A(包含一電容C1、反相器Q2和Q3)用以延遲脈沖信號(hào)PBLCHM和PBLCHC的產(chǎn)生，然而所述電路A可以省略。電路B(包含一電容C2和一反相器Q4)用以決定脈沖信號(hào)PBLCHM和PBLCHC的脈寬。如圖7所示，所述第二控制信號(hào)PBLCHM(或PBLCHC)的產(chǎn)生由所述第一控制信號(hào)PLOAD的狀態(tài)和一耦合到所述第二參考位線RBL1的節(jié)點(diǎn)RSO1的電位所決定。在一NAND型閃存元件中，常態(tài)單元需要被擦除和寫(xiě)入。而擦除驗(yàn)證和寫(xiě)入驗(yàn)證的操作與讀取操作相似，因此本發(fā)明的決定一閃存元件的一感測(cè)時(shí)間的方法和執(zhí)行所述方法的裝置還可適用于上述擦除驗(yàn)證和寫(xiě)入驗(yàn)證的操作。例如，在圖2，信號(hào)PBLCHM是在讀取和寫(xiě)入驗(yàn)證時(shí)被觸發(fā)(active)(參美國(guó)專利US6,671,204的圖9和圖7)；信號(hào)PBLCHC是在擦除驗(yàn)證時(shí)被觸發(fā)(參美國(guó)專利US6,671,204的圖16)。
圖6和圖7的電路結(jié)合圖4的電路用以自動(dòng)地、精確地且不需使用計(jì)時(shí)器地產(chǎn)生控制信號(hào)PLOAD、PBLCHM和PBLCHC。此外，本發(fā)明所提出的方法和裝置可省略常規(guī)技術(shù)中在決定感測(cè)時(shí)間時(shí)所必須的電腦模擬步驟，且在設(shè)計(jì)所述NAND型閃存元件時(shí)也不需要考慮到極端操作環(huán)境(例如不正常的環(huán)境溫度或操作電壓)下的情況。另外，本發(fā)明的方法和裝置也可消除在寫(xiě)入驗(yàn)證或擦除驗(yàn)證操作時(shí)參考單元的閾電壓漂移的問(wèn)題。綜上所述，本發(fā)明的確可達(dá)到預(yù)期的目的。
本發(fā)明的技術(shù)內(nèi)容和技術(shù)特點(diǎn)已揭示如上，然而所屬領(lǐng)域的技術(shù)人員仍可能基于本發(fā)明的教示和揭示而作種種不背離本發(fā)明精神的替換和修改。因此，本發(fā)明的保護(hù)范圍應(yīng)不限于實(shí)施例所揭示的內(nèi)容，而應(yīng)包括各種不背離本發(fā)明的替換和修改，并為所附的權(quán)利要求所涵蓋。
權(quán)利要求
1.一種決定閃存元件感測(cè)時(shí)間的方法，所述閃存元件包含位于一內(nèi)存單元陣列中的一頁(yè)緩沖區(qū)和復(fù)數(shù)個(gè)常態(tài)單元，其特征在于所述方法包含以下步驟經(jīng)由一第一電流槽將一耦合到一第一參考頁(yè)緩沖區(qū)的第一參考位線放電；經(jīng)由一第二電流槽將一耦合到一第二參考頁(yè)緩沖區(qū)的第二參考位線放電；當(dāng)所述第一參考位線的電壓到達(dá)一第一預(yù)定電壓時(shí)，產(chǎn)生一第一控制信號(hào)；和當(dāng)所述第二參考位線的電壓到達(dá)一第二預(yù)定電壓時(shí)，產(chǎn)生一第二控制信號(hào)；其中所述第二控制信號(hào)的產(chǎn)生由所述第一控制信號(hào)的狀態(tài)和一耦合到所述第二參考位線的節(jié)點(diǎn)的電位所決定，所述第一和第二控制信號(hào)提供到所述頁(yè)緩沖區(qū)，且所述第二控制信號(hào)的生成時(shí)間決定所述感測(cè)時(shí)間。
2.根據(jù)權(quán)利要求1所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于所述第二控制信號(hào)用以啟動(dòng)讀取、寫(xiě)入驗(yàn)證或涂抹驗(yàn)證。
3.根據(jù)權(quán)利要求1所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于另外包含將一第一參考遮蔽位線接地的步驟，所述第一參考遮蔽位線耦合到所述第一參考頁(yè)緩沖區(qū)，以遮蔽所述第一參考位線。
4.根據(jù)權(quán)利要求1所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于另外包含將一第三參考位線接地的步驟，所述第三參考位線耦合到所述第二參考頁(yè)緩沖區(qū)和所述第二電流槽，以遮蔽所述第二參考位線。
5.根據(jù)權(quán)利要求1所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于所述第一和第二參考位線的物理布局與所述常態(tài)單元的位線的物理布局相同。
6.根據(jù)權(quán)利要求1所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于所述第一電流槽或所述第二電流槽包含一NAND單元，其控制柵極連接到一參考字線。
7.根據(jù)權(quán)利要求6所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于所述參考字線于讀取、寫(xiě)入驗(yàn)證或涂抹驗(yàn)證時(shí)，處于高電平。
8.根據(jù)權(quán)利要求6所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于所述第二電流槽另外包含一第一晶體管，與所述第二參考位線和所述NAND單元串接；和一第二晶體管，與一第三參考位線和所述NAND單元串接，其中所述第三參考位線用以遮蔽所述第二參考位線。
9.根據(jù)權(quán)利要求1所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于所述第一或第二電流槽包含復(fù)數(shù)個(gè)保險(xiǎn)絲，每個(gè)所述保險(xiǎn)絲與一晶體管串接，所述復(fù)數(shù)個(gè)保險(xiǎn)絲并聯(lián)且各個(gè)晶體管的柵極共同連接到一參考字線。
10.根據(jù)權(quán)利要求9所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于所述第二電流槽另外包含兩個(gè)晶體管，分別串接所述第二參考位線和一第三參考位線，以供遮蔽控制使用。
11.根據(jù)權(quán)利要求1所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于所述閃存元件為一NAND型閃存元件。
12.根據(jù)權(quán)利要求1所述的決定閃存元件感測(cè)時(shí)間的方法，其特征在于所述第一和第二電流槽設(shè)置在所述內(nèi)存單元陣列之外。
13.一種決定閃存元件感測(cè)時(shí)間的裝置，所述閃存元件包含位于一內(nèi)存單元陣列中的一頁(yè)緩沖區(qū)和復(fù)數(shù)個(gè)常態(tài)單元，其特征在于所述裝置包含一第一電流槽；一第二電流槽；一第一參考頁(yè)緩沖區(qū)；一第二參考頁(yè)緩沖區(qū)；一第一參考位線，耦合于所述第一電流槽與所述第一參考頁(yè)緩沖區(qū)之間；和一第二參考位線，耦合于所述第二電流槽與所述第二參考頁(yè)緩沖區(qū)之間；其中所述第一和第二參考位線分別經(jīng)由所述第一和第二電流槽放電到一第一預(yù)定電壓和一第二預(yù)定電壓，以決定一第一控制信號(hào)和一第二控制信號(hào)，所述第二控制信號(hào)的產(chǎn)生由所述第一控制信號(hào)的狀態(tài)和一耦合到所述第二參考位線的節(jié)點(diǎn)的電壓所決定，且所述第一和第二控制信號(hào)提供到所述頁(yè)緩沖區(qū)。
14.根據(jù)權(quán)利要求13所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述第一電流槽或所述第二電流槽包含一NAND單元，其控制柵極連接到一參考字線。
15.根據(jù)權(quán)利要求14所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述參考字線與所述常態(tài)單元的常態(tài)字線電氣隔離。
16.根據(jù)權(quán)利要求13所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于另外包含一第一參考遮蔽位線，其連接到所述第一參考頁(yè)緩沖區(qū)以遮蔽所述第一參考位線。
17.根據(jù)權(quán)利要求16所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述第一參考遮蔽位線接地用以遮蔽所述第一參考位線。
18.根據(jù)權(quán)利要求13所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于另外包含一第三參考位線，耦合于所述第二參考頁(yè)緩沖區(qū)和所述第二電流槽，用以遮蔽所述第二參考位線。
19.根據(jù)權(quán)利要求18所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述第三參考位線接地，用以遮蔽所述第二參考位線。
20.根據(jù)權(quán)利要求13所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述第一和第二參考位線的物理布局與所述常態(tài)單元的位線的物理布局相同。
21.根據(jù)權(quán)利要求13所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述第一或第二電流槽包含復(fù)數(shù)個(gè)保險(xiǎn)絲，每個(gè)所述保險(xiǎn)絲與一晶體管串接，所述復(fù)數(shù)個(gè)保險(xiǎn)絲并聯(lián)，各個(gè)所述晶體管的柵極共同連接到一參考字線。
22.根據(jù)權(quán)利要求21所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述第二電流槽另外包含二晶體管，分別串接所述第二參考位線和一第三參考位線，以供遮蔽控制使用。
23.根據(jù)權(quán)利要求13所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述第一和第二電流槽設(shè)置在所述內(nèi)存單元陣列之外。
24.根據(jù)權(quán)利要求23所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述第一和第二電流槽分別設(shè)置于距離所述第一和第二參考頁(yè)緩沖區(qū)的最遠(yuǎn)端。
25.根據(jù)權(quán)利要求13所述的決定閃存元件感測(cè)時(shí)間的裝置，其特征在于所述閃存元件為一NAND型閃存元件。
全文摘要
本發(fā)明揭示一種決定一閃存元件的一感測(cè)時(shí)間的方法，所述方法包含將一第一參考位線放電、將一第二參考位線放電、決定一第一控制信號(hào)和決定一第二控制信號(hào)。為執(zhí)行所述方法，本發(fā)明揭示一種決定一閃存元件的一感測(cè)時(shí)間的裝置，其包含一第一電流槽、一第二電流槽、一第一參考頁(yè)緩沖區(qū)、一第二參考頁(yè)緩沖區(qū)、一第一參考位線和一第二參考位線。所述第一參考位線耦合于所述第一電流槽與所述第一參考頁(yè)緩沖區(qū)之間；所述第二參考位線，耦合于所述第二電流槽與所述第二參考頁(yè)緩沖區(qū)之間。所述第一和第二參考位線預(yù)充電到與常態(tài)單元的位線具有相同電壓電平。所述第一和第二電流槽在讀取和驗(yàn)證操作時(shí)，分別用以對(duì)所述第一和第二參考位線進(jìn)行放電。
文檔編號(hào)G11C16/06GK101042924SQ20061006559
公開(kāi)日2007年9月26日 申請(qǐng)日期2006年3月24日 優(yōu)先權(quán)日2006年3月24日
發(fā)明者陳宗仁 申請(qǐng)人:晶豪科技股份有限公司