專利名稱：鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列的編程方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路設(shè)計(jì)和制造技術(shù)領(lǐng)域，涉及鐵電材料制備及新型半導(dǎo)體存儲(chǔ)器制造技術(shù)和方法，尤其是一種鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列的編程方法。
背景技術(shù)：
鐵電場(chǎng)效應(yīng)晶體管(FE-FET)具有高速、低功耗、高集成度、非易失性等優(yōu)點(diǎn)，因此自從被提出以來(lái)就得到廣大的關(guān)注，作為實(shí)現(xiàn)非易失性存儲(chǔ)器的一項(xiàng)很有發(fā)展前景的技術(shù)。但是，經(jīng)過(guò)研究，由于鐵電材料自身的反極化場(chǎng)和柵極泄漏電荷的存在，它的保持時(shí)間不能達(dá)到非易失性存儲(chǔ)器的要求。為了克服這個(gè)問(wèn)題，耶魯大學(xué)的T.P.Ma等人提出了用鐵電場(chǎng)效應(yīng)晶體管實(shí)現(xiàn)動(dòng)態(tài)隨機(jī)存儲(chǔ)器，利用動(dòng)態(tài)隨機(jī)存儲(chǔ)器中的刷新電路來(lái)保持存儲(chǔ)單元的內(nèi)容。鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器(FEDRAM)是非破壞性讀出，具有很多傳統(tǒng)的DRAM中所沒(méi)有的優(yōu)點(diǎn)。因?yàn)殍F電場(chǎng)效應(yīng)晶體管存儲(chǔ)單元具有很長(zhǎng)的保持時(shí)間，因此能夠容忍更長(zhǎng)的刷新間隔時(shí)間，可有效降低刷新頻率，提高讀寫(xiě)工作的效率，同時(shí)對(duì)刷新電路的要求也降低了；而且FEDRAM中不需要用傳統(tǒng)的DRAM中所必需的電容來(lái)存儲(chǔ)信息，具有很高的集成度。與傳統(tǒng)的DRAM相比，不帶電容的存儲(chǔ)單元有利于按比例縮小的進(jìn)一步實(shí)現(xiàn)，而且鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器的編程速度主要由鐵電材料的開(kāi)關(guān)速度決定，它可以非?？欤鴤鹘y(tǒng)的動(dòng)態(tài)隨機(jī)存儲(chǔ)器的速度卻被存儲(chǔ)電容的充放電時(shí)間所限制。另外，鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器中因?yàn)槿∠舜鎯?chǔ)電容，降低了對(duì)刷新電路的要求，電路的功耗也隨之降低了。
圖1是耶魯大學(xué)提出的用單管單元組成的FEDRAM的一個(gè)簡(jiǎn)單的2×2陣列結(jié)構(gòu)，此結(jié)構(gòu)用一個(gè)鐵電場(chǎng)效應(yīng)晶體管代替了一般的動(dòng)態(tài)隨機(jī)存儲(chǔ)器中的場(chǎng)效應(yīng)晶體管和電容，并且對(duì)刷新電路的要求大大降低，因此速度更快，集成度更高，功耗更低。此簡(jiǎn)單陣列共包含四個(gè)存儲(chǔ)單元，每條字線連接同一行兩個(gè)柵極，每條位線連接同一列的兩個(gè)漏極，每條源線連接同一列兩個(gè)源極。如果是一個(gè)m×n陣列，則每條位線連接同一列的m個(gè)漏端，每條源線連接同一列的m個(gè)源端，每條字線連接同一行的n個(gè)柵極。
在對(duì)鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列進(jìn)行編程的過(guò)程中，為了更好的區(qū)分存‘1’單元和存‘0’單元，應(yīng)使鐵電場(chǎng)效應(yīng)晶體管的轉(zhuǎn)移特性曲線中的滯回窗口，也叫做存儲(chǔ)窗口(Memory Window)盡可能大，由于存儲(chǔ)窗口的大小于隨著編程電壓的增大而增大，在編程時(shí)應(yīng)盡量使鐵電材料達(dá)到飽和極化，以獲得最大的存儲(chǔ)窗口。也就是編程電壓應(yīng)盡量大于使鐵電場(chǎng)效應(yīng)晶體管達(dá)到飽和極化時(shí)的電壓。傳統(tǒng)的編程方法是在柵極上加編程電壓，這樣對(duì)其他同字線的非選中單元都會(huì)產(chǎn)生影響，如何克服在對(duì)選中單元進(jìn)行編程的過(guò)程中對(duì)非選中單元造成的干擾是實(shí)現(xiàn)鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器的關(guān)鍵。在目前關(guān)于單管單元陣列抗干擾的研究中，耶魯大學(xué)提出了在柵極、漏極和源極各加1/2或-1/2的編程電壓，圖2是按照耶魯大學(xué)提出的工作模式進(jìn)行編程時(shí)各端所施加的編程電壓的情況。假設(shè)對(duì)某個(gè)存儲(chǔ)單元進(jìn)行寫(xiě)‘1’操作時(shí)需要柵與源/漏端之間的電壓差達(dá)到+Vpp，而對(duì)單元進(jìn)行寫(xiě)‘0’操作時(shí)則需要柵與源/漏端之間的電壓差達(dá)到-Vpp。從中可以看出，如果要使1/2的編程電壓對(duì)其他非選中單元的影響可以忽略，就需要編程電壓小于2倍的矯頑電壓，才能使單管單元陣列正常工作。但是在目前所制備的鐵電材料中，大多都只能滿足飽和極化電壓為矯頑電壓的五倍或以上，這使得編程電壓遠(yuǎn)遠(yuǎn)小于使鐵電材料達(dá)到飽和極化的電壓，縮小了鐵電晶體管的存儲(chǔ)窗口，即使陣列能夠正常進(jìn)行編程操作，由于存儲(chǔ)窗口很小，將容易導(dǎo)致存儲(chǔ)器在工作過(guò)程中出現(xiàn)誤操作。因此，尋找更好的工作模式和制備更高質(zhì)量的鐵電材料是目前實(shí)現(xiàn)鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器的研究方向。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列的編程方法，可以使實(shí)現(xiàn)單管單元陣列結(jié)構(gòu)所需的編程電壓的范圍進(jìn)一步增大，相應(yīng)的可以獲得更大的存儲(chǔ)窗口，并且對(duì)鐵電材料本身的限制降低了。
一種鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列的編程方法，其步驟包括(1)對(duì)選中單元的字線、位線和源線施加編程電壓，在對(duì)選中單元進(jìn)行編程操作時(shí)，字線與位線和源線之間的電壓差達(dá)±1編程電壓；(2)對(duì)非選中單元的字線、位線和源線施加禁止編程電壓，該禁止編程電壓的值選用-1/6編程電壓-+1/6編程電壓之間。
對(duì)選中單元寫(xiě)‘1’時(shí)，在字線1A上加1/2編程電壓的脈沖電壓，位線1B和源線1C上加-1/2編程電壓的脈沖電壓，非選中的字線都接-1/6編程電壓的脈沖電壓，非選中的位線和源線都接1/6編程電壓的脈沖電壓。
對(duì)選中單元寫(xiě)‘0’時(shí)，在字線1A上加-1/2編程電壓的脈沖電壓，位線1B和源線1C上加1/2編程電壓的脈沖電壓，非選中的字線都接1/6編程電壓的脈沖電壓，非選中的位線和源線都接-1/6編程電壓的脈沖電壓。
從上面的編程操作中可以看出，要使單管單元陣列能夠?qū)崿F(xiàn)，則須滿足編程電壓Vpp小于三倍的矯頑電壓。相對(duì)于耶魯大學(xué)提出的編程電壓小于兩倍的矯頑電壓，此編程電壓的范圍擴(kuò)大了，相應(yīng)地也可以得到更大的存儲(chǔ)窗口，更有利于單管單元陣列的實(shí)現(xiàn)。
對(duì)鐵電材料本身來(lái)說(shuō)，要使單管單元陣列結(jié)構(gòu)能正常工作，同時(shí)又有足夠大的存儲(chǔ)窗口，若采用耶魯大學(xué)所提出的工作模式，則須盡量滿足飽和極化電壓小于兩倍的矯頑電壓，而若采用上面所提出的編程工作模式，則只需盡量滿足飽和極化電壓小于三倍的矯頑電壓，此實(shí)現(xiàn)條件對(duì)鐵電材料來(lái)說(shuō)更容易滿足。
本發(fā)明和現(xiàn)有技術(shù)的應(yīng)用比較利用Hspice來(lái)模擬圖1所示的陣列結(jié)構(gòu)，比較耶魯大學(xué)提出的工作模式與此發(fā)明提出的工作模式的應(yīng)用范圍，從中可以看出采用此發(fā)明提出的工作模式更有利于單管單元陣列結(jié)構(gòu)的實(shí)現(xiàn)，同時(shí)對(duì)鐵電材料自身的限制也降低了。
假設(shè)矯頑電壓Vc為2V，飽和極化電壓Vs為5V。柵極讀出電壓取為1.5V，讀出時(shí)漏源電壓取為1V，編程電壓取為5.4V。假設(shè)初始時(shí)所有單元都存‘0’，再對(duì)Cell1進(jìn)行寫(xiě)‘1’操作，觀察在對(duì)Cell1進(jìn)行編程操作的過(guò)程中對(duì)其他非選中單元造成的干擾。
1)采用耶魯大學(xué)提出的工作模式在字線、位線和源線上都施加1/2或-1/2的編程電壓。先對(duì)所有單元進(jìn)行寫(xiě)‘0’操作，即在字線1A和2A上施加-1/2的編程電壓，也就是-2.7V，在位線1B、2B和源線1C、2C上都施加1/2的編程電壓也就是2.7V。然后再對(duì)Cell1進(jìn)行寫(xiě)‘1’操作，即在字線1A上施加2.7V的工作電壓，在位線1B和源線1C上施加-2.7V的工作電壓，最后再讀出。圖4是按此操作模擬的結(jié)果，從輸出特性可以看到，在對(duì)Cell1進(jìn)行編程操作的過(guò)程中，Cell2和Cell3的存儲(chǔ)內(nèi)容都改變了，即在此工作模式下單管單元陣列不能正常工作。
2)采用提出的工作模式除了在字線、位線和源線上都施加1/2或-1/2的編程電壓外，在非選中的字線、位線和源線都加入禁止編程電壓。同樣先對(duì)所有的單元進(jìn)行寫(xiě)‘0’操作，即在字線1A和2A上施加-2.7V的工作電壓，在位線1B、2B和源線1C、2C上都施加2.7V的工作電壓。然后再對(duì)Cell1進(jìn)行寫(xiě)‘1’操作，即在字線1A上施加2.7V的工作電壓，在位線1B和源線1C上施加-2.7V的工作電壓，同時(shí)加入禁止編程電壓，即在字線2A上施加-1/6的編程電壓，也就是-0.9V，在位線2B和源線2C上施加1/6的編程電壓，也就是0.9V，最后再讀出。圖5是按此操作模擬的結(jié)果，從輸出特性可以看到，在對(duì)Cell1進(jìn)行編程操作的過(guò)程中，Cell2、Cell3和Cell4的存儲(chǔ)內(nèi)容都保持不變，即在此工作模式下單管單元陣列可以正常工作。
通過(guò)上面的比較可以看出，采用新提出的工作模式，可以使實(shí)現(xiàn)單管單元陣列的條件進(jìn)一步擴(kuò)大。在目前已提出的工作模式下不能正常工作的陣列結(jié)構(gòu)，采用此新提出的模式仍可以正常工作。


下面結(jié)合附圖，對(duì)本發(fā)明做出詳細(xì)描述。
圖1為單管單元組成的FEDRAM的一個(gè)簡(jiǎn)單的2×2陣列結(jié)構(gòu)圖2是按照耶魯大學(xué)提出的工作模式進(jìn)行編程時(shí)各端所施加的編程電壓的情況。圖(a)為對(duì)Cell1進(jìn)行寫(xiě)‘1’操作時(shí)各端所施加的編程電壓的大小，圖(b)為對(duì)Cell1進(jìn)行寫(xiě)‘0’操作時(shí)各端所施加的編程電壓的大小。
圖3是按照此發(fā)明提出的工作模式進(jìn)行編程時(shí)各端所施加的編程電壓的情況。圖(a)為對(duì)Cell1進(jìn)行寫(xiě)‘1’操作時(shí)各端所施加的編程電壓的大小，圖(b)為對(duì)Cell1進(jìn)行寫(xiě)‘0’操作時(shí)各端所施加的編程電壓的大小。
圖4為用等效電路模型對(duì)2×2陣列結(jié)構(gòu)進(jìn)行的模擬結(jié)果，采用耶魯大學(xué)所提出的工作模式。圖(a)為位線1B上的電流隨時(shí)間的變化，在12～14μs之間讀出的是Cell1的電流，在16～18μs之間讀出的是Cell3的電流。圖(b)為位線2B上的電流隨時(shí)間的變化，在12～14μs之間讀出的是Cell2的電流，在16～18μs之間讀出的是Cell4的電流。從中可以看出當(dāng)編程電壓大于兩倍的矯頑電壓時(shí)，對(duì)Cell1進(jìn)行編程的時(shí)候?qū)ell2和Cell3都造成了干擾。
圖5為用等效電路模型對(duì)2×2陣列結(jié)構(gòu)進(jìn)行的模擬結(jié)果，采用此發(fā)明提出的工作模式。圖(a)為位線1B上的電流隨時(shí)間的變化，在12～14μs之間讀出的是Cell1的電流，在16～18μs之間讀出的是Cell3的電流。圖(b)為位線2B上的電流隨時(shí)間的變化，在12～14μs之間讀出的是Cell2的電流，在16～18μs之間讀出的是Cell4的電流。從中可以看出當(dāng)編程電壓小于三倍的矯頑電壓時(shí)，對(duì)選中單元進(jìn)行編程操作的過(guò)程中對(duì)非選中單元的影響可以忽略。
具體實(shí)施例方式
本發(fā)明在對(duì)選中單元進(jìn)行編程操作的過(guò)程中，對(duì)非選中單元的字線、位線和源線都施加禁止編程電壓，使實(shí)現(xiàn)單管單元陣列結(jié)構(gòu)可加的編程電壓的范圍進(jìn)一步增大，從而獲得更大的存儲(chǔ)窗口，對(duì)鐵電材料本身來(lái)說(shuō)也更容易實(shí)現(xiàn)。
實(shí)現(xiàn)鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器的單管單元陣列結(jié)構(gòu)的編程工作模式，其操作如下1)寫(xiě)‘1’假設(shè)Cell1為選中單元，在字線1A上加1/2Vpp的脈沖電壓，位線1B和源線1C上加-1/2Vpp的脈沖電壓，非選中的字線都接-1/6Vpp的脈沖電壓，非選中的位線和源線都接1/6Vpp的脈沖電壓，如圖3(a)所示。這樣就能保證對(duì)選中的單元柵極和漏/源之間有Vpp的電壓降，同時(shí)對(duì)所有非選中單元的影響達(dá)到最小，即柵極與漏/源之間的電壓差達(dá)到最小值+1/3Vpp或-1/3Vpp。
2)寫(xiě)‘0’同樣假設(shè)Cell1為選中單元，在字線1A上加-1/2Vpp的脈沖電壓，位線1B和源線1C上加1/2Vpp的脈沖電壓，非選中的字線都接1/6Vpp的脈沖電壓，非選中的位線和源線都接-1/6Vpp的脈沖電壓，如圖3(b)所示。這樣就能保證對(duì)選中的單元柵極和漏/源之間有-Vpp的電壓降，同時(shí)對(duì)所有非選中單元的影響達(dá)到最小，即柵極與漏/源之間的電壓差達(dá)到最小值-1/3Vpp或+1/3Vpp。
上述是對(duì)于本發(fā)明鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列的編程方法最佳實(shí)施例的詳細(xì)描述，但是很顯然，本發(fā)明技術(shù)領(lǐng)域的研究人員可以根據(jù)上述的步驟作出形式和內(nèi)容方面非實(shí)質(zhì)性的改變而不偏離本發(fā)明所實(shí)質(zhì)保護(hù)的范圍，因此，本發(fā)明不局限于上述具體的形式和細(xì)節(jié)。
權(quán)利要求
1.一種鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列的編程方法，其步驟包括(1)對(duì)選中單元的字線、位線和源線施加編程電壓，在對(duì)選中單元進(jìn)行編程操作時(shí)，字線與位線和源線之間的電壓差達(dá)±1編程電壓；(2)對(duì)非選中單元的字線、位線和源線施加禁止編程電壓，該禁止編程電壓的值選用-1/6編程電壓-+1/6編程電壓之間。
2.如權(quán)利要求1所述的鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列的編程方法，其特征在于對(duì)選中單元進(jìn)行寫(xiě)‘1’時(shí)，在字線1A上加1/2編程電壓的脈沖電壓，位線1B和源線1C上加-1/2編程電壓的脈沖電壓，非選中的字線都接-1/6編程電壓的脈沖電壓，非選中的位線和源線都接1/6編程電壓的脈沖電壓。
3.如權(quán)利要求1所述的鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列的編程方法，其特征在于對(duì)選中單元進(jìn)行寫(xiě)‘0’時(shí)，在字線1A上加-1/2編程電壓的脈沖電壓，位線1B和源線1C上加1/2編程電壓的脈沖電壓，非選中的字線都接1/6編程電壓的脈沖電壓，非選中的位線和源線都接-1/6編程電壓的脈沖電壓。
全文摘要
本發(fā)明提供一種鐵電動(dòng)態(tài)隨機(jī)存儲(chǔ)器單管單元陣列的編程方法，屬于半導(dǎo)體集成電路設(shè)計(jì)和制造技術(shù)領(lǐng)域。該方法在對(duì)選中單元進(jìn)行編程操作的過(guò)程中，對(duì)非選中單元的字線、位線和源線都施加禁止編程電壓，使實(shí)現(xiàn)單管單元陣列結(jié)構(gòu)可加的編程電壓的范圍進(jìn)一步增大，從而獲得更大的存儲(chǔ)窗口，對(duì)鐵電材料本身來(lái)說(shuō)也更容易實(shí)現(xiàn)。
文檔編號(hào)G11C11/22GK1848293SQ20061001176
公開(kāi)日2006年10月18日 申請(qǐng)日期2006年4月21日 優(yōu)先權(quán)日2006年4月21日
發(fā)明者康晉鋒, 李惟芬, 劉曉彥, 杜剛, 韓汝琦, 王新安 申請(qǐng)人:北京大學(xué)深圳研究生院