專利名稱：Dram中的自動(dòng)隱藏刷新及其方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路存儲(chǔ)器，并且更具體地，涉及一種具有串行數(shù)據(jù)和緩存行突發(fā)模式的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)。
背景技術(shù)：
動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)是公知的存儲(chǔ)器類型，其依賴電容器存儲(chǔ)表示兩個(gè)邏輯狀態(tài)的電荷。DRAM集成電路用作例如，用于個(gè)人計(jì)算機(jī)和工作站的存儲(chǔ)器模塊。
通常，趨向于在系統(tǒng)中并入較少的存儲(chǔ)器件。存儲(chǔ)器件使用更寬的總線，例如32比特寬的總線，嘗試實(shí)現(xiàn)更高的帶寬，以適應(yīng)更快的處理器。然而，對(duì)更寬的總線計(jì)時(shí)以獲得更高的帶寬，增加了功耗，并且引起了關(guān)于系統(tǒng)的開(kāi)關(guān)噪聲問(wèn)題。
因此，需要一種DRAM，其能夠在不增加存儲(chǔ)器件的功耗和不引起有關(guān)噪聲的嚴(yán)重問(wèn)題的前提下，提供更高的帶寬。


由本發(fā)明的優(yōu)選實(shí)施例的詳細(xì)描述，結(jié)合下面的附圖，本發(fā)明的前面的和另外的以及更加具體的目的和優(yōu)點(diǎn)，對(duì)于本領(lǐng)域的技術(shù)人員是顯而易見(jiàn)的圖1以框圖的形式說(shuō)明了根據(jù)本發(fā)明的集成電路存儲(chǔ)器。
圖2以框圖的形式說(shuō)明了圖1的收發(fā)器。
圖3以框圖的形式說(shuō)明了圖1的存儲(chǔ)器的模式寄存器。
圖4以框圖的形式說(shuō)明了關(guān)于圖1的存儲(chǔ)器的串行地址分組組織。
圖5以框圖的形式說(shuō)明了關(guān)于圖1的存儲(chǔ)器的串行數(shù)據(jù)分組組織。
圖6以框圖的形式說(shuō)明了具有圖1的存儲(chǔ)器的存儲(chǔ)器系統(tǒng)。
具體實(shí)施例方式
通常，在一個(gè)實(shí)施例中，本發(fā)明提供了一種存儲(chǔ)器，其具有多個(gè)存儲(chǔ)器單元、用于接收低電壓高頻差分地址和數(shù)據(jù)信號(hào)的接收器、和用于傳送高頻低電壓差分地址和數(shù)據(jù)信號(hào)的串行發(fā)送器。為了描述所說(shuō)明的實(shí)施例，關(guān)于串行信號(hào)的高頻意味著大于約2千兆比特每秒。而且，低電壓差分信號(hào)具有約200至300毫伏(mV)的電壓擺幅。
傳送和接收串行地址和數(shù)據(jù)信號(hào)允許以相對(duì)提供并行地址和數(shù)據(jù)信號(hào)的存儲(chǔ)器較低的功耗高速度地操作。而且，可以極大地減少封裝集成電路的管腳數(shù)目。
在另一實(shí)施例中，存儲(chǔ)器可以操作于兩種不同的模式中的一個(gè)模式。在正常模式中，根據(jù)本發(fā)明的DRAM的操作與任何傳統(tǒng)的DRAM相似。在緩存行模式中，該DRAM使用擴(kuò)展模式寄存器比特字段，用于控制緩存行寬度。緩存行寬度可被設(shè)定為，在來(lái)自單一地址的一個(gè)突發(fā)中寫或讀完整的緩存行。完全隱藏刷新模式允許在操作于緩存行模式的同時(shí)適時(shí)刷新存儲(chǔ)器單元。在擴(kuò)展模式寄存器中預(yù)留用戶可編程比特字段，以存儲(chǔ)刷新操作之間的最大允許時(shí)間周期。數(shù)據(jù)通過(guò)插入在多個(gè)存儲(chǔ)庫(kù)或者存儲(chǔ)器單元的存儲(chǔ)庫(kù)中，存儲(chǔ)在存儲(chǔ)器陣列中。在隱藏刷新模式的操作過(guò)程中，訪問(wèn)一半的存儲(chǔ)庫(kù)，同時(shí)刷新另一半的存儲(chǔ)庫(kù)。在另一實(shí)施例中，針對(duì)存儲(chǔ)器單元的每個(gè)存儲(chǔ)庫(kù)提供刷新計(jì)數(shù)器。基于刷新計(jì)數(shù)器同時(shí)鐘計(jì)數(shù)器的比較，生成Ready/Hold信號(hào)。當(dāng)刷新計(jì)數(shù)器指出存儲(chǔ)器單元的至少一個(gè)存儲(chǔ)庫(kù)達(dá)到臨界時(shí)間周期時(shí)，Ready/Hold信號(hào)用于通知處理器，將停止數(shù)據(jù)傳輸以允許刷新操作，由此必須開(kāi)始正常刷新，以保持?jǐn)?shù)據(jù)完整性。臨界時(shí)間周期可以是刷新周期中剩余的最大時(shí)間。為了提供較好的系統(tǒng)可靠性，對(duì)于接收/傳送的信息未通過(guò)奇偶類型檢驗(yàn)的情況，提供BadRxData信號(hào)。
在另一實(shí)施例中，兩個(gè)或多個(gè)集成電路存儲(chǔ)器可以鏈接在一起，以提供高速度低功率的存儲(chǔ)器系統(tǒng)。
圖1以框圖的形式說(shuō)明了根據(jù)本發(fā)明的實(shí)施例的集成電路存儲(chǔ)器10。存儲(chǔ)器10包括存儲(chǔ)器陣列12、命令解碼器40、地址緩沖器42、控制信號(hào)生成器44、模式寄存器46、突發(fā)計(jì)數(shù)器48、數(shù)據(jù)控制和鎖存電路50、讀數(shù)據(jù)緩沖器52、寫數(shù)據(jù)緩沖器54、收發(fā)器56、時(shí)鐘計(jì)數(shù)器58、刷新計(jì)數(shù)器60、62、64和66、以及準(zhǔn)備就緒控制和緩沖器68。存儲(chǔ)器陣列12包括存儲(chǔ)器陣列、或存儲(chǔ)庫(kù)14、16、18和20、行解碼器22、24、26和28以及列解碼器30、32、34和36。
存儲(chǔ)器陣列12是在位線和字線交點(diǎn)(未示出)處連接的存儲(chǔ)器單元陣列。存儲(chǔ)器單元可被組織為存儲(chǔ)器單元的多個(gè)存儲(chǔ)庫(kù)，諸如例如存儲(chǔ)庫(kù)14、16、18和20。行和列解碼器同每個(gè)存儲(chǔ)庫(kù)14、16、18和20相關(guān)聯(lián)，用于響應(yīng)接收地址選擇存儲(chǔ)器單元。例如，行解碼器22和列解碼器30用于選擇存儲(chǔ)庫(kù)14中的一個(gè)或多個(gè)存儲(chǔ)器單元。應(yīng)當(dāng)注意，在所說(shuō)明的實(shí)施例中，存儲(chǔ)器單元是傳統(tǒng)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元，其具有電容器和存取晶體管。電容器用于存儲(chǔ)表示所存儲(chǔ)的邏輯狀態(tài)的電荷。存取晶體管用于在存取存儲(chǔ)器單元時(shí)，響應(yīng)選定字線將該電容器連接到位線。在其它的實(shí)施例中，存儲(chǔ)器陣列12可以包括其它的存儲(chǔ)器單元類型，這些存儲(chǔ)器單元需要或不需要周期性刷新，以維持所存儲(chǔ)的邏輯狀態(tài)。
使用雙線高速(大于2千兆比特每秒)低壓差分(200-300mV擺幅)地址信號(hào)，以分組的形式向存儲(chǔ)器10串行提供地址信息。地址分組包括報(bào)頭和地址比特以及其它的總線協(xié)議部分。地址分組80在圖4中說(shuō)明并且在后面描述。在收發(fā)器56的輸入接線端處提供差分地址信號(hào)CA/CA*。應(yīng)當(dāng)注意，信號(hào)名稱后面的星號(hào)(*)指出該信號(hào)是具有相同名稱但不具有星號(hào)的信號(hào)的邏輯補(bǔ)。后面將更加詳細(xì)地描述收發(fā)器56。在解碼后，進(jìn)入地址分組的收發(fā)器56向地址緩沖器42和命令解碼器40提供地址和報(bào)頭信息。如后面將更加詳細(xì)描述的，命令解碼器40接收?qǐng)?bào)頭信息，該報(bào)頭信息包括例如，讀和寫指令以及用于確定存儲(chǔ)器10操作于緩存行模式還是正常模式的控制比特。將地址分組的剩余部分提供給地址緩沖器42。地址緩沖器42的輸出接線端連接到模式寄存器46。來(lái)自地址分組的報(bào)頭信息存儲(chǔ)在模式寄存器46和命令解碼器40中。傳統(tǒng)上，隨后將地址部分提供給行和列解碼器。
模式寄存器46的輸出接線端向突發(fā)計(jì)數(shù)器48和控制信號(hào)生成器44的輸入接線端提供了標(biāo)為“MODE”的模式信號(hào)。突發(fā)計(jì)數(shù)器48的輸出接線端連接到讀數(shù)據(jù)緩沖器52和寫數(shù)據(jù)緩沖器54。將來(lái)自控制信號(hào)生成器44的控制信號(hào)提供給數(shù)據(jù)控制和鎖存電路50、行解碼器22、24、26和28、列解碼器30、32、34和36、時(shí)鐘計(jì)數(shù)器58以及刷新計(jì)數(shù)器60、62、64和66的輸入端。列解碼器30、32、34和36雙向連接到數(shù)據(jù)控制和鎖存電路50。讀緩沖器52具有連接到數(shù)據(jù)控制和鎖存電路50的輸入端和連接到收發(fā)器56的輸出端。寫數(shù)據(jù)緩沖器54具有連接到收發(fā)器56的輸入端和連接到數(shù)據(jù)控制和鎖存電路50的輸出端。收發(fā)器56包括用于提供/接收標(biāo)為“TxDQ/TxDQ*”、“RxDQ/RxDQ*”、“TxDQ CHAIN/TxDQ CHAIN*”、“RxDQ CHAIN/RxDQ CHAIN*”、和“CA CHAIN/CA CHAIN*”的差分?jǐn)?shù)據(jù)信號(hào)的接線端。而且，收發(fā)器56接收標(biāo)為“REF CLK”的參考時(shí)鐘信號(hào)，并且作出響應(yīng)，提供標(biāo)為“Tx CLK”的內(nèi)部時(shí)鐘信號(hào)。為了允許存儲(chǔ)器系統(tǒng)在單一的時(shí)鐘域上操作，收發(fā)器56使用彈性緩沖器，確保離開(kāi)接收路徑的數(shù)據(jù)跨越發(fā)送器時(shí)鐘域(Tx CLK)，該時(shí)鐘域是由存儲(chǔ)器系統(tǒng)的剩余部分使用的時(shí)鐘域。此外，收發(fā)器56提供標(biāo)為“BAD Rx DATA”的信號(hào)，如后面所將描述的。
存儲(chǔ)器10是管線的，并且其操作使用高速差分時(shí)鐘信號(hào)定時(shí)。時(shí)鐘計(jì)數(shù)器58是存取周期計(jì)數(shù)器，并且具有用于接收Tx CLK的輸入端和連接到準(zhǔn)備就緒控制和緩沖器68的輸出端。每個(gè)行解碼器22、24、26和28分別連接到刷新計(jì)數(shù)器66、64、62和60，以接收刷新地址。此外，每個(gè)刷新計(jì)數(shù)器60、62、64和66接收來(lái)自控制信號(hào)生成器44的控制信號(hào)，以用于指出何時(shí)刷新存儲(chǔ)器單元陣列14、16、18和20。連接準(zhǔn)備就緒控制和緩沖器68以接收來(lái)自時(shí)鐘計(jì)數(shù)器58和每個(gè)刷新計(jì)數(shù)器60、62、64和66的值。作為響應(yīng)，準(zhǔn)備就緒控制電路68向處理器(未示出)輸出標(biāo)為“READY/HOLD”的控制信號(hào)。應(yīng)當(dāng)注意，連接到存儲(chǔ)器10的處理器將通過(guò)用于存儲(chǔ)用于配置存儲(chǔ)器10的模式寄存器控制比特的寄存器配置。
在操作中，將差分地址信號(hào)CA/CA*串行提供給收發(fā)器56的雙線輸入接線端。收發(fā)器56使包含地址和控制數(shù)據(jù)的分組80解碼和并行化(圖4)。如果在分組80中檢測(cè)到錯(cuò)誤，則斷言BadRxData信號(hào)，以警告處理器重新發(fā)送地址。在收發(fā)器解碼和并行化之后，將報(bào)頭和地址信息提供給命令解碼器40和地址緩沖器42的輸入端。根據(jù)存取是讀存取還是寫存取，如地址分組80的控制比特84所確定的，向收發(fā)器56提供差分?jǐn)?shù)據(jù)信號(hào)RxDQ/RxDQ*，并由收發(fā)器56提供TxDQ/TxDQ*。為了寫數(shù)據(jù)，接收、解碼和并行化分組90(圖5)。解碼和并行化通過(guò)與處理地址分組的方式相似的方式進(jìn)行。對(duì)接收自陣列12的數(shù)據(jù)編碼，并且由收發(fā)器56計(jì)算FCS(幀檢驗(yàn)序列)比特。將形成的分組驅(qū)動(dòng)到TxDQ輸出端上。可替換地，可以在相同的雙線接線端上提供或接收串行地址或數(shù)據(jù)分組作為RxDQ/RxDQ*，任選地消除對(duì)包括存儲(chǔ)器10的封裝存儲(chǔ)器件上的4個(gè)管腳(CA/CA*和CACHAIN/CA CHAIN*)的需要。在一個(gè)實(shí)施例中，通過(guò)指派模式寄存器46中的寄存器比特以將串行地址或串行數(shù)據(jù)重新配置為復(fù)用的傳輸串行差分地址和數(shù)據(jù)，可以實(shí)現(xiàn)該配置?；跁r(shí)隙將數(shù)據(jù)和地址分組提供給雙線接線端。該配置將允許關(guān)閉同CA/CA*和CA CHAIN/CACHAIN*相關(guān)聯(lián)的地址總線。該地址和數(shù)據(jù)的復(fù)用將減少功率，這以額外的延時(shí)為代價(jià)。將DC ADDRESS提供給地址緩沖器42的第二輸入接線端。當(dāng)在存儲(chǔ)器模塊中將多個(gè)集成電路存儲(chǔ)器10鏈接在一起時(shí)，使用DC ADDRESS確認(rèn)正在存取哪個(gè)存儲(chǔ)器集成電路，并且使該存儲(chǔ)器能夠被存取，如后面圖6的討論中描述的。地址信號(hào)報(bào)頭信息的一個(gè)比特確定存儲(chǔ)器操作于正常模式還是緩存行模式。在另一實(shí)施例中，模式寄存器中的比特確定存儲(chǔ)器操作于緩存行模式還是正常模式。
當(dāng)存儲(chǔ)器10操作于緩存行模式時(shí)，使用單一的地址通過(guò)串行DQ接線端或管腳，讀或?qū)懲暾木彺嫘?。?dāng)存儲(chǔ)器10操作于正常模式時(shí)，使用單一的地址存取一個(gè)位置，并且開(kāi)始具有傳統(tǒng)突發(fā)長(zhǎng)度的存取，例如8比特或16比特的突發(fā)。對(duì)于串行操作，較長(zhǎng)的突發(fā)是更高效的。通過(guò)設(shè)定圖4的報(bào)頭控制比特84中的控制比特，選擇關(guān)于緩存行的突發(fā)長(zhǎng)度和正常突發(fā)長(zhǎng)度。串行地址信號(hào)CA/CA*在模式寄存器設(shè)置過(guò)程中從地址緩沖器傳遞到模式寄存器46。響應(yīng)來(lái)自地址分組的控制比特84和在地址信息位置中提供的操作碼，其包括用于選擇緩存行突發(fā)長(zhǎng)度的比特，設(shè)定模式寄存器46。在一個(gè)實(shí)施例中，在模式寄存器46的擴(kuò)展模式寄存器70(圖3)中設(shè)定緩存行的長(zhǎng)度。下文中將更加詳細(xì)地描述擴(kuò)展模式寄存器70。提供模式信號(hào)MODE以設(shè)定突發(fā)計(jì)數(shù)器48中的比特?cái)?shù)目。而且，提供MODE信號(hào)至控制信號(hào)生成器44?？刂菩盘?hào)生成器44提供信號(hào)CONTROL SIGNALS，以基于MODE信號(hào)控制行解碼器22、24、26和28、列解碼器30、32、34和36、刷新計(jì)數(shù)器60、62、64和66、時(shí)鐘計(jì)數(shù)器58以及數(shù)據(jù)控制和鎖存電路50的操作。地址緩沖器42提供地址信號(hào)ROW ADDRESS和COLUMN ADDRESS。ROW ADDRESS信號(hào)和COLUMN ADDRESS信號(hào)選擇存儲(chǔ)器單元陣列12中的位置，以依賴操作模式開(kāi)始緩存行突發(fā)或正常突發(fā)。
在緩存行突發(fā)的過(guò)程中，突發(fā)數(shù)據(jù)被插入在選定存儲(chǔ)庫(kù)的兩個(gè)子存儲(chǔ)庫(kù)之間，例如，兩個(gè)相等的部分，或者存儲(chǔ)單元存儲(chǔ)庫(kù)14的半個(gè)陣列15和17。數(shù)據(jù)被插入在選定存儲(chǔ)庫(kù)中，以允許在數(shù)據(jù)突發(fā)時(shí)未被存取的半個(gè)陣列中的刷新操作。例如，如果在緩存行讀操作中緩存行突發(fā)來(lái)自陣列14，所讀的用于充填緩存行的數(shù)據(jù)突發(fā)交替地來(lái)自存儲(chǔ)庫(kù)14的子存儲(chǔ)庫(kù)15或17。具體地，在256比特緩存行突發(fā)的情況中，128比特突發(fā)來(lái)自子陣列15，并且128比特突發(fā)來(lái)自子陣列17。通過(guò)數(shù)據(jù)控制和鎖存電路50提供數(shù)據(jù)，使其離開(kāi)存儲(chǔ)器陣列12。數(shù)據(jù)控制和鎖存電路50提供定時(shí)，并且在將數(shù)據(jù)提供給讀數(shù)據(jù)緩沖器52之前，提供另外的地址解碼。在編碼和串行化數(shù)據(jù)之后，收發(fā)器56提供串行差分?jǐn)?shù)據(jù)分組，用于自存儲(chǔ)器10輸出。同樣地，收發(fā)器56處理進(jìn)入的數(shù)據(jù)并且將并行化數(shù)據(jù)傳遞到寫數(shù)據(jù)緩沖器54。使用圖5中說(shuō)明的格式，通過(guò)收發(fā)器56串行輸入或輸出數(shù)據(jù)分組。
存儲(chǔ)器10提供使用全自動(dòng)隱藏刷新或傳統(tǒng)刷新的選項(xiàng)。擴(kuò)展模式寄存器的一個(gè)比特用于選擇在緩存行模式中是否啟動(dòng)自動(dòng)隱藏刷新選項(xiàng)?？商鎿Q地，使用正常刷新模式。在所說(shuō)明的實(shí)施例中，隱藏刷新僅在存儲(chǔ)器10處于緩存行模式中時(shí)可用作選項(xiàng)。在隱藏刷新模式中，存儲(chǔ)器單元的一個(gè)或多個(gè)存儲(chǔ)庫(kù)在另一存儲(chǔ)庫(kù)中出現(xiàn)緩存行突發(fā)時(shí)被刷新。此外，刷新可以在當(dāng)前未被讀或?qū)懙陌雮€(gè)存儲(chǔ)庫(kù)上實(shí)現(xiàn)。使用半個(gè)存儲(chǔ)庫(kù)減少或消除了其中不能刷新存儲(chǔ)庫(kù)的數(shù)據(jù)模式的可能性。在其中未使用某些或全部其它的存儲(chǔ)庫(kù)的其它模式中，隱藏刷新可以繼續(xù)是不受阻礙的。換言之，通過(guò)在讀或?qū)懥硪话氪鎯?chǔ)庫(kù)的同時(shí)刷新一半存儲(chǔ)庫(kù)，實(shí)現(xiàn)了隱藏刷新。
在DRAM中，存儲(chǔ)器單元電容器的電荷泄漏，以及FET(場(chǎng)效應(yīng)晶體管)結(jié)泄漏隨溫度變化。因此，隨著溫度增加，將需要更頻繁地刷新存儲(chǔ)器單元。通過(guò)在擴(kuò)展模式寄存器70的標(biāo)為RMC(刷新最大時(shí)鐘)的比特字段76中設(shè)定關(guān)于完全刷新的最大時(shí)鐘數(shù)目，可以使存儲(chǔ)器10的刷新速率相對(duì)制造商指明的刷新速率變化。例如通過(guò)示出了刷新速率相對(duì)于溫度和電壓的曲線圖，可以確定比特字段76中的待設(shè)定的值。存儲(chǔ)器制造商將需要提供該曲線圖，以允許調(diào)節(jié)刷新速率。
在設(shè)置擴(kuò)展模式寄存器時(shí)，同存儲(chǔ)器10相關(guān)聯(lián)的處理器將寄存關(guān)于完全刷新的最大時(shí)鐘周期數(shù)目，并且將該信息傳輸?shù)酱鎯?chǔ)器。這提供了以關(guān)于特定溫度和電壓的最優(yōu)化的刷新速率刷新存儲(chǔ)器的優(yōu)點(diǎn)。而且，這允許僅在必要時(shí)頻繁地刷新存儲(chǔ)器，以提供關(guān)于特定溫度的可靠的數(shù)據(jù)存儲(chǔ)。此外，相比于基于根據(jù)最大刷新時(shí)間揀選的關(guān)于部件的最差情況溫度、電壓和進(jìn)程變化，使用固定的較高的刷新速率的存儲(chǔ)器，較少的刷新周期將降低存儲(chǔ)器的功耗。
任選地提供標(biāo)為“READY/HOLD”的準(zhǔn)備就緒/保持信號(hào)，用于在數(shù)據(jù)管理是差的并且刷新速率具有余量，停止處理器的讀/寫以允許正常的自刷新。在對(duì)應(yīng)于存儲(chǔ)器陣列12的存儲(chǔ)庫(kù)20、18、16和14的刷新計(jì)數(shù)器60、62、64和66中計(jì)數(shù)每個(gè)存儲(chǔ)庫(kù)的刷新操作。例如，存儲(chǔ)器單元陣列14經(jīng)由行解碼器22連接到刷新計(jì)數(shù)器66。刷新計(jì)數(shù)器60、62、64和66對(duì)刷新操作的次數(shù)計(jì)數(shù)，并且向它們各自的存儲(chǔ)器單元陣列20、18、16和14提供刷新地址。字線計(jì)數(shù)器被初始化在存儲(chǔ)庫(kù)中的最大地址處，并且遞減計(jì)數(shù)到最低地址。時(shí)鐘計(jì)數(shù)器被初始化到RMC值。使用準(zhǔn)備就緒控制和緩沖器68中的比較器將刷新計(jì)數(shù)器60、62、64和66中的值同時(shí)鐘計(jì)數(shù)器58的值比較。將剩余的用于完成每個(gè)存儲(chǔ)庫(kù)中的刷新更新操作的周期數(shù)目同所需用于完成刷新用于控制READY/HOLD信號(hào)的時(shí)鐘計(jì)數(shù)器58中剩余時(shí)鐘數(shù)目比較。如果剩余的用于完成刷新的任何刷新計(jì)數(shù)器60、62、64和66的計(jì)數(shù)值等于或者任選地接近通過(guò)存儲(chǔ)在比特字段76中的RMC值初始化的計(jì)數(shù)器上的時(shí)鐘計(jì)數(shù)數(shù)目，則斷言READY/HOLD信號(hào)，因此停止處理器的讀或?qū)懖僮?，以允許在完成時(shí)鐘計(jì)數(shù)器58的計(jì)數(shù)之前完成刷新操作。在完成時(shí)鐘計(jì)數(shù)時(shí)，時(shí)鐘計(jì)數(shù)器58和刷新計(jì)數(shù)器均被重置到開(kāi)始條件。
圖2以框圖的形式說(shuō)明了圖1的存儲(chǔ)器的收發(fā)器56。收發(fā)器56包括接收路徑107和發(fā)送路徑109。接收路徑107包括接收器放大器110、自適應(yīng)均衡器112、解串行化器和時(shí)鐘提取114、解碼器116、解嵌入器118和接收器鎖相環(huán)(PLL)120。發(fā)送路徑109包括發(fā)送器放大器122、串行化器124、編碼器126、嵌入器128和發(fā)送器PLL 130。
串行互連的使用提供了集成電路具有相對(duì)低的管腳數(shù)目的優(yōu)點(diǎn)。而且，相比于具有并行互連的集成電路，串行互連的使用可以提供具有相對(duì)低的功耗的集成電路。然而，串行高速數(shù)據(jù)鏈路或互連的使用至少需要某些信號(hào)處理和開(kāi)銷，以便于確?？煽康臄?shù)據(jù)傳送。根據(jù)一個(gè)實(shí)施例，在物理層接口處定義源同步高速串行鏈路，即，電氣接口和存儲(chǔ)器-存儲(chǔ)器控制器鏈路協(xié)議。串行鏈路使用分組、帶內(nèi)控制符號(hào)和編碼數(shù)據(jù)，向接收鏈路伙伴提供信息。該信息可以包括，例如，分組的開(kāi)端和末端比特、特定的控制符號(hào)、循環(huán)冗余校驗(yàn)、存儲(chǔ)器地址和存儲(chǔ)器數(shù)據(jù)。使用開(kāi)放系統(tǒng)接口(OSI)術(shù)語(yǔ)，鏈路使用物理編碼子層(PCS)和物理介質(zhì)附屬(PMA)子層，在鏈路的發(fā)送端處將分組安置在串行比特流中，并且用于在鏈路的接收端處提取該比特流。PCS使用數(shù)據(jù)編碼對(duì)在鏈路上傳送和接收的數(shù)據(jù)編碼和解碼。傳送編碼的一個(gè)示例是在光纖通道(X3.230)和千兆比特以太網(wǎng)(IEEE 802.3z)中定義的8b/10b編碼器/解碼器，其中數(shù)據(jù)的每個(gè)字節(jié)被轉(zhuǎn)換為10比特DC平衡流(1和0的數(shù)目相等)，并且連續(xù)的1或0的最大數(shù)目是5。使用碼冗余確保每個(gè)10比特的流具有“充分的”信號(hào)變換，以允許時(shí)鐘提取，并且使具有6個(gè)1和4個(gè)0的碼后面是具有6個(gè)0和4個(gè)1的碼，反之亦然。出于該原因，每個(gè)8比特組具有表示其的兩個(gè)10比特碼組。一個(gè)10比特碼組用于使1多于0的“游程不一致”平衡，而另一個(gè)在0多于1的游程不一致時(shí)使用。選定的數(shù)個(gè)剩余的10比特碼組被用作控制/命令碼，并且剩余部分將被檢測(cè)為無(wú)效碼，如果被檢測(cè)到，則其應(yīng)指出傳送錯(cuò)誤。被稱為停頓字符的10比特碼組中的特定的7比特模式(0011111XXX和1100000XXX)，僅在數(shù)個(gè)命令碼中出現(xiàn)，并且用于啟動(dòng)時(shí)鐘同步和字對(duì)準(zhǔn)。PCS還可以用于添加編碼側(cè)的空閑序列、符號(hào)對(duì)準(zhǔn)和接收側(cè)的數(shù)據(jù)重建和字對(duì)準(zhǔn)。PMA子層執(zhí)行10比特碼組的串行化和解串行化。PMA子層還可以負(fù)責(zé)時(shí)鐘提取，并且負(fù)責(zé)使接收的比特流同10比特碼組邊界對(duì)準(zhǔn)。
根據(jù)本發(fā)明的存儲(chǔ)器系統(tǒng)使用差分電流引導(dǎo)驅(qū)動(dòng)器，其與其它的高速串行接口中使用的驅(qū)動(dòng)器相似，如IEEE 802.3 XAUI定義接口和10千兆比特每秒以太網(wǎng)接口。由于根據(jù)本發(fā)明的一個(gè)實(shí)施例的接口主要用于芯片-芯片互連，因此使用低峰峰電壓擺幅，由此收發(fā)器56使用的總的功率是相對(duì)低的。
收發(fā)器56包括用于接收和解碼來(lái)自物理介質(zhì)的地址、數(shù)據(jù)和控制符號(hào)的接收路徑107，以及用于編碼和向物理介質(zhì)傳送地址、數(shù)據(jù)和控制符號(hào)的發(fā)送路徑109。接收路徑107使用AC連接確保使用不同的物理配置和/或不同的技術(shù)的驅(qū)動(dòng)器和接收器之間的互操作性。接收器放大器110感應(yīng)跨越片上源終端阻抗的差分信號(hào)。接收放大器110的輸出被提供給自適應(yīng)均衡器112。自適應(yīng)均衡器112補(bǔ)償物理介質(zhì)引起的接收信號(hào)的失真。在均衡化之后，解串行化器和時(shí)鐘提取114的時(shí)鐘提取模塊采用串行數(shù)據(jù)并且使用數(shù)據(jù)變換，以生成時(shí)鐘。定時(shí)參考(例如鎖相環(huán))采用較低頻率的參考時(shí)鐘REF CLK，并且生成較高頻率的時(shí)鐘Rx CLK，其具有由接收信號(hào)變換確定的頻率。然后接收器提取的時(shí)鐘Rx CLK可以用作關(guān)于接收路徑107中剩余功能的定時(shí)參考。自適應(yīng)均衡器112的輸出被提供給解串行化器和時(shí)鐘提取114。該模塊執(zhí)行接收信號(hào)的串-并轉(zhuǎn)換。此時(shí)，仍對(duì)接收器信號(hào)編碼。解碼器116執(zhí)行信號(hào)的解碼。在8b/10b編碼信號(hào)的情況中，離開(kāi)解串行化器114的每個(gè)10比特碼組被解碼為8比特?cái)?shù)據(jù)碼組(存儲(chǔ)器地址或存儲(chǔ)器數(shù)據(jù))或者控制符號(hào)。解碼器116具有模式檢測(cè)器，其在接收流中搜索共同模式，并且使用該模式使數(shù)據(jù)流的字邊界與時(shí)鐘信號(hào)Rx CLK同步。地址、數(shù)據(jù)和控制符號(hào)字被提供給解嵌入器118。解嵌入器118使用彈性緩沖器，允許從接收器時(shí)鐘域到存儲(chǔ)器時(shí)鐘域(Tx CLK)的通信。解嵌入器118生成適當(dāng)?shù)目刂祈憫?yīng)，并且將數(shù)據(jù)和地址分組為所需的總線寬度。隨后這些信號(hào)離開(kāi)收發(fā)器56到達(dá)寫數(shù)據(jù)緩沖器54、命令解碼器緩沖器40和地址緩沖器42。當(dāng)檢測(cè)到無(wú)效碼時(shí)，或者如果檢測(cè)到幀檢驗(yàn)序列錯(cuò)誤，則激活收發(fā)器BadRxData信號(hào)，警告發(fā)送處理器重新發(fā)送數(shù)據(jù)。圖4和圖5中說(shuō)明的幀檢驗(yàn)序列(FCS)是分組中的字段，其使用循環(huán)冗余校驗(yàn)和(CRC)檢測(cè)傳送中的錯(cuò)誤。使用數(shù)學(xué)算法生成該校驗(yàn)和，并且使其附加到分組。CRC的值取決于消息的內(nèi)容。接收器56重新計(jì)算接收分組的CRC，并且將其同附加的CRC比較。如果該值匹配，則假設(shè)消息是無(wú)錯(cuò)誤的。
收發(fā)器56的發(fā)送路徑109具有其自己的時(shí)鐘生成器模塊130。發(fā)送器PLL 130基本上是時(shí)鐘倍頻器，其采用參考時(shí)鐘REF CLK并且生成具有更高頻率的時(shí)鐘信號(hào)Tx CLK。然后，發(fā)送器時(shí)鐘Tx CLK可以用作關(guān)于發(fā)送路徑中的剩余功能的定時(shí)參考，并且可由存儲(chǔ)器10中的剩余模塊使用。地址、數(shù)據(jù)和控制符號(hào)字嵌入器128接收其來(lái)自地址緩沖器42、讀數(shù)據(jù)緩沖器52、命令解碼器緩沖器40的輸入，并且接收來(lái)自分組的控制信息。編碼器126使用適當(dāng)?shù)木幋a方法編碼待傳送的流，并且包括CRC編碼，以允許在接收時(shí)確定關(guān)于分組的準(zhǔn)確性。在8b/10b編碼器的情況中，編碼器126將8比特組的每個(gè)組編碼為適當(dāng)?shù)?0比特碼組，其維持確保DC平衡的游程不一致。編碼器的輸出被提供給串行化器124。串行化器124執(zhí)行傳送數(shù)據(jù)流的并-串轉(zhuǎn)換。然后將該串行化數(shù)據(jù)流提供給發(fā)送器放大器122。在一個(gè)實(shí)施例中，發(fā)送器放大器122可被實(shí)現(xiàn)為差分電流引導(dǎo)驅(qū)動(dòng)器。
圖3以框圖的形式說(shuō)明了圖1的存儲(chǔ)器10的模式寄存器46的擴(kuò)展模式寄存器10。擴(kuò)展模式寄存器10具有標(biāo)為“CLW”(緩存行寬度)的比特字段72，用于選擇操作的緩存行寬度模式，并且選擇在單一的突發(fā)過(guò)程中從存儲(chǔ)器10讀出的或者寫入到存儲(chǔ)器10的數(shù)據(jù)的寬度。作為示例，在所說(shuō)明的實(shí)施例中，使用2個(gè)比特選擇三個(gè)不同的寬度中的一個(gè)。比特字段72中的值
可以指出，選擇緩存行模式，并且其具有128比特的突發(fā)長(zhǎng)度。而且，比特字段72中的值
可以指出，選擇緩存行模式，并且其具有256比特的突發(fā)長(zhǎng)度。同樣地，比特字段72中的值[1，0]可以指出，選擇緩存行模式，并且其具有512比特的突發(fā)長(zhǎng)度。為了在正常模式中使用存儲(chǔ)器10，比特字段72可以具有值[1，1]。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)認(rèn)識(shí)到，比特字段72可以包括不同數(shù)目的比特，用于允許更多或更少的緩存行寬度，并且待選擇的特定的緩存行寬度可以是不同的。而且，可以以不同的組合使用該比特，以選擇所說(shuō)明的寬度。例如，可以使用
替換[1，1]，以指出存儲(chǔ)器操作于正常模式而非緩存行模式。可以使用額外的比特提供更多的選項(xiàng)。
比特字段74是任選的比特字段，并且包括用于在完全隱藏刷新模式和傳統(tǒng)刷新模式之間選擇的一個(gè)比特。在另一實(shí)施例中，通過(guò)在圖4的比特字段84的控制比特中包括隱藏刷新控制比特，可以選擇隱藏刷新模式?？梢詢H在緩存行模式中使用完全隱藏刷新模式，但是可以在緩存行模式和正常模式中使用傳統(tǒng)的刷新模式。
在所說(shuō)明的實(shí)施例中，比特字段76包括用于存儲(chǔ)RMC(刷新最大時(shí)鐘)的8個(gè)比特。在隱藏刷新模式中使用RMC定義刷新周期。所有的存儲(chǔ)器單元必須在達(dá)到比特字段76中存儲(chǔ)的RMC計(jì)數(shù)數(shù)目之前刷新。如果預(yù)期存儲(chǔ)器操作的周圍環(huán)境溫度是相對(duì)低的，或者操作電壓低于指明的最大電壓，則刷新速率可以長(zhǎng)于制造商關(guān)于存儲(chǔ)器的說(shuō)明書中定義的刷新速率，通常多出一個(gè)數(shù)量級(jí)。降低刷新速率可以減少關(guān)于電池供電的應(yīng)用的功耗。
圖4以框圖的形式說(shuō)明了關(guān)于圖1的存儲(chǔ)器的串行地址分組80。串行地址分組80作為低電壓差分信號(hào)CA/CA*被處理器提供給存儲(chǔ)器10。在地址分組80中，比特字段82包括用于定義分組開(kāi)始的比特。比特字段84包括多個(gè)控制比特，用于設(shè)置存儲(chǔ)器操作。例如，一個(gè)比特可用于確定存儲(chǔ)器被存取用于讀還是寫。而且，一個(gè)比特可用于比特HR，確定是否使用上文描述的自動(dòng)隱藏刷新模式。比特字段86包括標(biāo)為“DC地址”的2個(gè)比特，用于在不止一個(gè)存儲(chǔ)器被鏈接在一起時(shí)，如圖6中說(shuō)明的，對(duì)所存取的存儲(chǔ)器尋址。在所說(shuō)明的實(shí)施例中，比特字段86中的2個(gè)比特允許鏈接高達(dá)4個(gè)集成電路存儲(chǔ)器，用于在例如，個(gè)人計(jì)算機(jī)的存儲(chǔ)器模塊中使用。在其它的實(shí)施例中，在比特字段86中包括額外的比特允許將多于4個(gè)的集成電路存儲(chǔ)器鏈接在一起。比特字段85用于存儲(chǔ)如上文所述的FCS比特。比特字段88用于存儲(chǔ)由比特字段86選擇的存儲(chǔ)器中的待存取的地址。比特字段88中的比特?cái)?shù)目取決于存儲(chǔ)器單元的數(shù)目和存儲(chǔ)器的組織。比特字段89包括“末端比特”，用于指出地址分組的末端。
圖5以框圖的形式說(shuō)明了關(guān)于圖1的存儲(chǔ)器串行數(shù)據(jù)分組90。數(shù)據(jù)分組90作為低電壓差分信號(hào)RxDQ/RxDQ*同地址分組80一起被傳送到存儲(chǔ)器10。在數(shù)據(jù)分組90中，比特字段91包括用于指出數(shù)據(jù)分組的開(kāi)端的比特。比特字段92包括讀數(shù)據(jù)或?qū)憯?shù)據(jù)，其取決于存儲(chǔ)器操作是讀還是寫。比特字段92中包括的數(shù)據(jù)比特?cái)?shù)目可以是任何數(shù)目。在一個(gè)實(shí)施例中，數(shù)據(jù)比特的數(shù)目等于緩存行寬度。比特字段93包括數(shù)據(jù)分組的末端比特。比特字段94包括FCS比特，如上文圖2的討論中描述的。
圖6以框圖的形式說(shuō)明了通過(guò)圖1的存儲(chǔ)器實(shí)現(xiàn)的存儲(chǔ)器系統(tǒng)100。存儲(chǔ)器系統(tǒng)100連接到處理器108，并且包括存儲(chǔ)器10、102、104和106。每個(gè)存儲(chǔ)器102、104和106與如圖1-5中說(shuō)明的和上文所述的存儲(chǔ)器10相似。在存儲(chǔ)器系統(tǒng)100中，存儲(chǔ)器10具有用于自處理器108接收差分地址信號(hào)CA/CA*的輸入端，和用于在處理器108和存儲(chǔ)器系統(tǒng)100之間傳送差分?jǐn)?shù)據(jù)信號(hào)TxDQ/TxDQ*和RxDQ/RxDQ*的雙向接線端。而且，存儲(chǔ)器10具有用于向存儲(chǔ)器102的地址輸入端提供差分地址信號(hào)CA CHAIN/CA CHAIN*的輸出端，和用于在存儲(chǔ)器10和存儲(chǔ)器102的接線端之間傳送差分?jǐn)?shù)據(jù)信號(hào)TxDQ CHAIN/TxDQCHAIN*的接線端。存儲(chǔ)器102具有用于向存儲(chǔ)器104的地址輸入端提供差分地址信號(hào)CA1 CHAIN/CA1 CHAIN*的輸出端，和用于傳遞針對(duì)和來(lái)自存儲(chǔ)器104的數(shù)據(jù)接線端的數(shù)據(jù)信號(hào)TxDQ1 CHAIN/TxDQ1CHAIN*和RxDQ1 CHAIN/RxDQ1 CHAIN*的接線端。同樣地，存儲(chǔ)器104將地址信號(hào)CA2 CHAIN/CA2 CHAIN*傳遞到存儲(chǔ)器106的地址輸入端，并且在存儲(chǔ)器104和106的雙向接線端之間傳遞數(shù)據(jù)信號(hào)TxDQ2CHAIN/TxDQ2 CHAIN*和RxDQ2 CHAIN/RxDQ2 CHAIN*。
在接收地址和數(shù)據(jù)時(shí)，并且在將數(shù)據(jù)傳送到鏈中的下一存儲(chǔ)器時(shí)，鏈接的存儲(chǔ)器沒(méi)有必要使用接收路徑和發(fā)送路徑中提供的全部功能。例如，在CA/CA*處接收的串行地址可以通過(guò)接收器放大器110，并使用自適應(yīng)均衡器112，然后直接通過(guò)發(fā)送器放大器122并且外發(fā)到CACHAIN/CA CHAIN*。使用接收器時(shí)鐘實(shí)現(xiàn)發(fā)送器放大器的功能。同樣地，可以接收RxDQ/RxDQ*并且經(jīng)由自適應(yīng)均衡器112通過(guò)RxDQCHAIN/RxDQ CHAIN*將其重新傳送到發(fā)送器放大器122。如圖6中說(shuō)明的，基于鏈中的位置針對(duì)每個(gè)存儲(chǔ)器調(diào)節(jié)地址延時(shí)和CAS(列地址選通)延時(shí)。
每個(gè)存儲(chǔ)器10、102、104和106具有用于接收2比特芯片地址信號(hào)DC ADDRESS的2個(gè)輸入端。如圖6中說(shuō)明的，對(duì)于存儲(chǔ)器系統(tǒng)100的每個(gè)存儲(chǔ)器，該2比特地址的值是唯一的。例如，存儲(chǔ)器10被指派DC ADDRESS
，存儲(chǔ)器102被指派DC ADDRESS
，存儲(chǔ)器104被指派DC ADDRESS[1，0]，并且存儲(chǔ)器106被指派DC ADDRESS[1，1]。作為示例，當(dāng)自處理器108傳遞在比特字段86中具有[1，0]的地址分組80時(shí)，存取存儲(chǔ)器104，以接收來(lái)自比特字段88的地址(參看圖4)。將具有多個(gè)串行差分信號(hào)CA/CA*的形式的地址分組80提供給存儲(chǔ)器10的差分地址輸入接線端。地址分組80被提供給地址緩沖器42，其中其隨即作為差分信號(hào)CA CHAIN/CA CHAIN*離開(kāi)存儲(chǔ)器10，并且被提供給存儲(chǔ)器102的地址輸入接線端。以相似的方式將地址分組提供給每個(gè)其它的存儲(chǔ)器。響應(yīng)該地址分組，存儲(chǔ)器104將在讀操作過(guò)程中向處理器108提供數(shù)據(jù)分組90，或者在寫操作過(guò)程中接收來(lái)自處理器108的數(shù)據(jù)分組90。例如，如果存儲(chǔ)器存取是來(lái)自存儲(chǔ)器104的讀操作，則經(jīng)由存儲(chǔ)器102和10將數(shù)據(jù)分組提供給處理器108。由于串行地址和數(shù)據(jù)信號(hào)的時(shí)鐘是非常高速的，諸如例如，超過(guò)2千兆比特每秒，因此相比于可比的傳統(tǒng)DRAM，可以以較低的功耗非常迅速地提供數(shù)據(jù)。
處理器108必須包含同存儲(chǔ)器10、102、104和106的寄存器和接口相似的寄存器和接口，以便于能夠初始化存儲(chǔ)器10、102、104和106，并且正確地驅(qū)動(dòng)存儲(chǔ)器10、102、104和106共享的總線。
本領(lǐng)域的技術(shù)人員將容易地想到針對(duì)此處選擇的用于說(shuō)明目的的實(shí)施例的多種變化方案和修改方案。為了使該修改方案和變化方案不偏離本發(fā)明的范圍，其必須涵蓋于本發(fā)明的范圍中，該范圍僅由附屬權(quán)利要求的公平解釋所限定。
權(quán)利要求
1.一種集成電路存儲(chǔ)器，包括存儲(chǔ)器陣列，其具有可刷新存儲(chǔ)器單元的多個(gè)存儲(chǔ)庫(kù)；多個(gè)刷新計(jì)數(shù)器，所述多個(gè)刷新計(jì)數(shù)器中的刷新計(jì)數(shù)器用于對(duì)所述多個(gè)存儲(chǔ)庫(kù)中的一個(gè)對(duì)應(yīng)的存儲(chǔ)庫(kù)中的刷新操作次數(shù)計(jì)數(shù)；和時(shí)鐘計(jì)數(shù)器，其連接到多個(gè)刷新計(jì)數(shù)器，所述時(shí)鐘計(jì)數(shù)器用于利用可選擇的預(yù)定值進(jìn)行初始化，所述可選擇的預(yù)定值用于確定關(guān)于刷新操作的剩余的最大時(shí)間。
2.如權(quán)利要求1所述的集成電路存儲(chǔ)器，進(jìn)一步包括控制電路，用于將所述多個(gè)刷新計(jì)數(shù)器中的每個(gè)刷新計(jì)數(shù)器中的計(jì)數(shù)值同所述最大時(shí)間比較，并且當(dāng)所述多個(gè)刷新計(jì)數(shù)器中的一個(gè)刷新計(jì)數(shù)器中的計(jì)數(shù)值等于所述最大時(shí)間時(shí)，停止針對(duì)集成電路存儲(chǔ)器的存取，以允許完成刷新操作。
3.如權(quán)利要求1所述的集成電路存儲(chǔ)器，其中基于預(yù)期的集成電路存儲(chǔ)器操作的溫度，確定用于確定關(guān)于刷新操作的剩余的最大時(shí)間的所述可選擇的預(yù)定值。
4.一種用于刷新存儲(chǔ)器的方法，所述存儲(chǔ)器具有被組織為多個(gè)存儲(chǔ)庫(kù)的多個(gè)可刷新存儲(chǔ)器單元，包括對(duì)存儲(chǔ)器進(jìn)行存取，用于突發(fā)操作；在突發(fā)操作過(guò)程中檢測(cè)針對(duì)所述多個(gè)存儲(chǔ)庫(kù)中的一個(gè)存儲(chǔ)庫(kù)的存取；和響應(yīng)于突發(fā)操作，刷新在突發(fā)操作過(guò)程中所述多個(gè)存儲(chǔ)庫(kù)中未被存取的存儲(chǔ)庫(kù)的存儲(chǔ)器單元。
5.如權(quán)利要求4所述的方法，進(jìn)一步包括確定所述多個(gè)存儲(chǔ)庫(kù)中的存儲(chǔ)庫(kù)的刷新周期中剩余的最大時(shí)間；和將所述剩余的最大時(shí)間存儲(chǔ)在寄存器比特字段中。
6.如權(quán)利要求5所述的方法，其中基于預(yù)期存儲(chǔ)器操作的溫度，確定刷新周期中剩余的最大時(shí)間。
7.如權(quán)利要求5所述的方法，其中基于預(yù)期存儲(chǔ)器操作的電壓，確定刷新周期中剩余的最大時(shí)間。
8.如權(quán)利要求4所述的方法，進(jìn)一步包括選擇性地啟動(dòng)自動(dòng)隱藏刷新的操作模式，其中在自動(dòng)隱藏刷新操作模式過(guò)程中，自動(dòng)地檢測(cè)所述多個(gè)存儲(chǔ)庫(kù)中的一個(gè)存儲(chǔ)庫(kù)的存取，由此可以刷新所述多個(gè)存儲(chǔ)庫(kù)中的其它存儲(chǔ)庫(kù)。
9.一種用于刷新存儲(chǔ)器的方法，所述存儲(chǔ)器具有被組織為多個(gè)存儲(chǔ)庫(kù)的多個(gè)可刷新存儲(chǔ)器單元，包括確定用于刷新所述多個(gè)存儲(chǔ)庫(kù)中的存儲(chǔ)庫(kù)的剩余的最大時(shí)間；和將所述剩余的最大時(shí)間存儲(chǔ)在用戶可編程寄存器的比特字段中。
10.如權(quán)利要求9所述的方法，進(jìn)一步包括在突發(fā)操作過(guò)程中檢測(cè)針對(duì)所述多個(gè)存儲(chǔ)庫(kù)中的一個(gè)存儲(chǔ)庫(kù)的存??；和在剩余的最大時(shí)間中，響應(yīng)于突發(fā)操作，刷新在突發(fā)操作過(guò)程中所述多個(gè)存儲(chǔ)庫(kù)中未被存取的存儲(chǔ)庫(kù)的存儲(chǔ)器單元。
全文摘要
存儲(chǔ)器(10)具有多個(gè)存儲(chǔ)器單元、用于接收低電壓高頻差分地址信號(hào)的串行地址端口(47)和用于接收高頻低電壓差分?jǐn)?shù)據(jù)信號(hào)的串行輸入/輸出數(shù)據(jù)端口(52、54)。存儲(chǔ)器(10)可以操作于兩個(gè)不同的模式中的一個(gè)模式，即正常模式和緩存行模式。在緩存行模式中，存儲(chǔ)器可以存取來(lái)自單一地址的完整的緩存行。在操作于緩存行模式中時(shí)，完全隱藏刷新模式允許適時(shí)的刷新操作。數(shù)據(jù)通過(guò)插入在多個(gè)子陣列(15、17)中，存儲(chǔ)在存儲(chǔ)器陣列(14)中。在隱藏刷新模式操作過(guò)程中，存取一個(gè)子陣列(15)同時(shí)刷新另一個(gè)子陣列(17)?？梢詫蓚€(gè)或多個(gè)存儲(chǔ)器(10)鏈接在一起，以提供高速低功率存儲(chǔ)器系統(tǒng)。
文檔編號(hào)G11C7/10GK1957422SQ200580016887
公開(kāi)日2007年5月2日 申請(qǐng)日期2005年4月28日 優(yōu)先權(quán)日2004年5月26日
發(fā)明者佩里·H·派萊伊 申請(qǐng)人:飛思卡爾半導(dǎo)體公司