專利名稱：存儲器電路的制作方法
技術領域：
本發(fā)明涉及一種由存儲器保持電路構成的存儲器電路，該存儲器保持電路包括在半導體襯底上形成的存儲器保持部件。更具體地，它被有效地用作具有存儲器保持電路的存儲器電路，如寄存器堆、SRAM(靜態(tài)隨機存取存儲器)等。
背景技術：
通常，具有大量端口的存儲器電路需要大量的內(nèi)部信號線，如字線、位線等，為了節(jié)省面積，內(nèi)部信號線被彼此相鄰布置。因此，根據(jù)該處理的微型化，每個信號之間的干擾故障(crosstalk glitch)變得顯著。作為用于干擾故障的措施，已提出了一種干擾故障抑制器電路(下面稱為抑制器電路)(參見例如日本專利未審公報2001-14858，日本授權的專利公報號3057990)。
盡管提供了效果，但是抑制器電路也是對內(nèi)部信號線的負載，導致功率損耗的增加和運行速度的降低。例如，參考日本專利未審公報號2001-14858中公開的抑制器電路的情況，如圖4所示，當讀出字線RWL 1-2是選擇電位時，寫字線WWL1-1被固定在用于抑制干擾故障的非選擇電位。另一方面，漏電容被額外地施加到寫字線，并且柵電容也被額外地施加到讀出字線，由此導致用于大量電容的功率的增加和運行速度的降低。
根據(jù)供電電壓、處理狀態(tài)、工作頻率等的條件，也存在沒有干擾故障問題的情況。在這種條件下，不需要抑制器電路，相反地，由于線路上的重負載可能對功率有不良影響，特別是當工作供電電壓較低時，可能對運行速度有不良影響。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的是提供一種具有大量端口的存儲器電路，其包括用于抑制每個端口的內(nèi)部信號線之間的干擾故障的抑制器電路，以及用于控制抑制器電路的能力(capacity)的控制裝置。由此，能夠根據(jù)用于運行存儲器電路的供電電壓、頻率等調(diào)整抑制器電路的能力，以及能夠通過抑制器電路減小施加在功率和運行速度上的不良影響。
本發(fā)明的另一目的是通過設計一種用于安裝控制抑制器電路能力的電路的方法，實現(xiàn)面積和設計步驟數(shù)目的減少。
根據(jù)本發(fā)明第一方面的存儲器電路，包括單個或多個讀出端口；單個或多個寫端口；用于抑制每個端口的內(nèi)部信號線之間的干擾故障的干擾故障抑制器電路；以及用于控制干擾故障抑制器電路的能力的控制裝置。
利用根據(jù)本發(fā)明第一方面的存儲器電路，當不需要該能力時，調(diào)整抑制器電路的能力，用于降低抑制器電路的能力。這允許抑制在電路的初始運行時的不良影響，即功率的增加和運行速度的降低。
在根據(jù)本發(fā)明第二方面的存儲器電路中，干擾故障抑制器電路被布置在信號線上的多個位置。
利用根據(jù)本發(fā)明第二方面的存儲器電路，當在信號線上的多個位置中產(chǎn)生的干擾故障值不同時，能夠為每個位置分別提供必要的抑制能力。因此，在電路的初始運行時的不良影響可以被抑制到最小。
在根據(jù)本發(fā)明第三方面的存儲器電路中，為每個端口提供干擾故障抑制器電路。
利用根據(jù)本發(fā)明第三方面的存儲器電路，當每個讀出端口或寫端口之間的干擾故障值不同時或當運行速度不同時，能夠為每個位置分別提供必要的抑制能力。因此，在電路的初始運行時的不良影響可以被抑制到最小。
在根據(jù)本發(fā)明的第四方面的存儲器電路中，控制裝置通過每個抑制器電路控制干擾故障抑制器電路的能力。
利用根據(jù)本發(fā)明的第四方面的存儲器電路，當信號線上的多個位置之間或每個端口之間的干擾故障值不同時，可以為每個位置和端口分別提供必要的抑制能力。因此，在電路的初始運行時的不良影響可以被抑制到最小。
在根據(jù)本發(fā)明第五方面的存儲器電路中，控制裝置通過控制干擾故障抑制器電路的襯底電位，控制干擾故障抑制器電路的能力。
利用根據(jù)本發(fā)明第五方面的存儲器電路，可以調(diào)整抑制器電路的能力，而不改變抑制器電路的結構。因此，通過少量設計步驟，可以將在電路的初始運行時的不良影響抑制到最小。
在根據(jù)本發(fā)明第六方面的存儲器電路中，控制裝置通過控制干擾故障抑制器電路的連接的數(shù)目，控制干擾故障抑制器電路的能力。
利用根據(jù)本發(fā)明第六方面的存儲器電路，可以使用具有相同結構的多個抑制器電路。因此，通過少量設計步驟，可以將在電路的初始運行時的不良影響抑制到最小。
在根據(jù)本發(fā)明第七方面的存儲器電路中，控制裝置通過控制產(chǎn)生干擾故障抑制器電路能力的時機，控制干擾故障抑制器電路的能力。
利用根據(jù)本發(fā)明第七方面的存儲器電路，通過調(diào)整能力的產(chǎn)生時機，能夠處理長時間需要抑制器電路的能力的情況。此外，在作為抑制目標的信號線上疊加高次諧波干擾故障的情況下，具有抑制能力不同產(chǎn)生時機的多個抑制器電路的使用，允許減小高次諧波分量。
在根據(jù)本發(fā)明第八方面的存儲器電路中，控制裝置根據(jù)在存儲器電路中產(chǎn)生的干擾故障值，產(chǎn)生控制信號。
利用根據(jù)本發(fā)明第八方面的存儲器電路，可以根據(jù)在作為抑制目標的部分中產(chǎn)生的干擾故障值，控制抑制器電路的能力。因此，能夠根據(jù)實際電路的作用控制能力。
在根據(jù)本發(fā)明第九方面的存儲器電路中，控制裝置根據(jù)復制電路中產(chǎn)生的干擾故障值產(chǎn)生控制信號，該復制電路被提供在存儲器電路中或存儲器電路外面。
利用根據(jù)本發(fā)明第九方面的存儲器電路，能夠根據(jù)實際電路的作用，控制抑制器電路的能力，而不對主體電路增加額外的電路。
在根據(jù)本發(fā)明第十方面的存儲器電路中，控制裝置根據(jù)一個時鐘周期內(nèi)的干擾故障值，在與所述一個時鐘周期相同的時鐘周期內(nèi)產(chǎn)生控制信號。
利用根據(jù)本發(fā)明第十方面的存儲器電路，可以獲得每個時鐘周期需要的抑制器電路的能力，由此提供易于響應電路實際運行的效果。
根據(jù)本發(fā)明第十一方面的存儲器電路，控制裝置根據(jù)一個時鐘周期內(nèi)的干擾故障值，在所述一個時鐘周期之后的時鐘周期內(nèi)產(chǎn)生控制信號。
利用根據(jù)本發(fā)明第十一方面的存儲器電路，當時鐘周期之間的電路作用穩(wěn)定時，能夠獲得每個時鐘周期需要的抑制器電路的能力，并且能夠擁有足夠的產(chǎn)生時間。因此，可以通過簡單電路獲得該效果。
在根據(jù)本發(fā)明第十二方面的存儲器電路中，控制裝置根據(jù)一個時鐘周期內(nèi)的干擾故障值，在所述一個時鐘周期以及之后固定控制信號。
利用根據(jù)本發(fā)明第十二方面的存儲器電路，通過在判斷測試電路及其類似物時的干擾故障值以及基于該值固定控制信號，能夠設置抑制器電路的必要和最小能力，而不安裝復雜的控制電路。
根據(jù)本發(fā)明第十三方面的存儲器電路，控制裝置通過控制從存儲器電路外面施加的信號，控制抑制器電路的能力。
利用根據(jù)本發(fā)明第十三方面的存儲器電路，能夠控制抑制器電路的能力，而不用在存儲器電路內(nèi)安裝額外的控制電路。因此，可以減小存儲器電路的面積和設計步驟的數(shù)目。
在根據(jù)本發(fā)明第十四方面的存儲器電路中，在處理器核中產(chǎn)生從外面施加的控制信號。
利用根據(jù)本發(fā)明第十四方面的存儲器電路，可以通過來自核側的控制，控制抑制器電路的能力。因此，可以減小存儲器電路的面積和設計步驟的數(shù)目。
在根據(jù)本發(fā)明第十五方面的存儲器電路中，在BIST電路中產(chǎn)生從外面施加的控制信號。
利用根據(jù)本發(fā)明第十五方面的存儲器電路，可以通過判斷在測試存儲器電路時的干擾故障值，決定抑制器電路的能力。此外，在存儲器電路內(nèi)不需要額外的控制電路，從而可以減小面積和設計步驟的數(shù)目。
在根據(jù)本發(fā)明第十六方面的存儲器電路中，控制裝置通過在存儲器電路內(nèi)部產(chǎn)生的控制信號，控制抑制器電路的能力。
在根據(jù)本發(fā)明第十六方面的存儲器電路中，以閉合狀態(tài)在存儲器電路內(nèi)部控制抑制器電路。因此，可以獲得該效果，而不影響處理器核和外圍電路的設計。
在根據(jù)本發(fā)明第十七方面的存儲器電路中，控制裝置通過根據(jù)用于運行存儲器電路的供電電壓產(chǎn)生的控制信號，控制抑制器電路的能力。
利用根據(jù)本發(fā)明第十七方面的存儲器電路，當供電電壓低至不需要抑制器電路的能力的程度時，降低抑制器電路的能力。由此，可以抑制導致運行速度降低的影響。
在根據(jù)本發(fā)明第十八方面的存儲器電路中，控制裝置通過根據(jù)存儲器電路被運行的頻率產(chǎn)生的控制信號，控制抑制器電路的能力。
利用根據(jù)本發(fā)明第十八方面的存儲器電路，當工作頻率低至不需要抑制器電路的能力的程度時，降低抑制器電路的能力。由此，可以抑制導致運行速度降低的影響。
在根據(jù)本發(fā)明第十九方面的存儲器電路中，控制裝置通過根據(jù)作為干擾故障抑制目標的內(nèi)部信號線的電位產(chǎn)生的控制信號，控制抑制器電路的能力。
利用根據(jù)本發(fā)明第十九方面的存儲器電路，當作為干擾故障抑制目標的內(nèi)部信號線的電位被內(nèi)部供電布線的電阻分量減少時，抑制器電路的能力被降低。由此，可以抑制導致運行速度降低的影響。


本發(fā)明通過例子進行說明且不限于附圖的圖例，其中相同的附圖標記代表相似的元件，以及其中圖1為存儲器電路的電路框圖，用于表示作為根據(jù)本發(fā)明優(yōu)選實施例的存儲器保持電路的存儲單元及其外圍電路的結構；圖2為用于表示作為根據(jù)本發(fā)明優(yōu)選實施例的存儲器保持電路的存儲單元的電路框圖；圖3為用于表示作為根據(jù)本發(fā)明優(yōu)選實施例的存儲器保持電路的存儲單元的電路框圖；圖4為用于表示根據(jù)本發(fā)明優(yōu)選實施例的存儲單元的內(nèi)部信號線的布置形狀的圖例；圖5為用于表示根據(jù)本發(fā)明優(yōu)選實施例的干擾故障抑制器電路的形狀的圖例；圖6為用于表示根據(jù)本發(fā)明優(yōu)選實施例的干擾故障抑制器電路的形狀的圖例；圖7為用于表示根據(jù)本發(fā)明優(yōu)選實施例的干擾故障抑制器電路的布置形狀的圖例；圖8為用于表示根據(jù)本發(fā)明優(yōu)選實施例的干擾故障抑制器電路的布置形狀的圖例；圖9為用于表示根據(jù)本發(fā)明優(yōu)選實施例的控制干擾故障抑制器電路能力的控制裝置形狀的圖例；圖10為用于表示根據(jù)本發(fā)明優(yōu)選實施例的控制干擾故障抑制器電路能力的控制裝置形狀的圖例；圖11為用于表示根據(jù)本發(fā)明優(yōu)選實施例的控制干擾故障抑制器電路能力的控制裝置形狀的圖例；圖12為用于表示根據(jù)本發(fā)明優(yōu)選實施例的控制干擾故障抑制器電路能力的控制裝置形狀的圖例；圖13為用于表示根據(jù)本發(fā)明優(yōu)選實施例的控制干擾故障抑制器電路能力的控制裝置形狀的圖例；圖14為干擾故障抑制器電路的框圖；以及圖15為用于表示布置信號線的狀態(tài)的圖例。
具體實施例方式
下面將通過參考附圖描述本發(fā)明的優(yōu)選實施例。
圖1是存儲器電路的框圖，用于表示作為根據(jù)本發(fā)明優(yōu)選實施例的存儲器保持電路的存儲單元及其外圍電路的結構。圖2和圖3是用于表示圖1所示的存儲單元結構的電路框圖。
在圖1中，附圖標記10是單個存儲單元或陣列型存儲單元，以及附圖標記11是行譯碼器。在圖2中，21-1至21-m(m為1或大于1的整數(shù))是m-數(shù)目個寫部分，22是存儲器保持部分，23-1至23-n(n為1或大于1的整數(shù))是n-數(shù)目個讀出部分。圖3說明具有公共寫和讀出部分的存儲單元10，其中31-1至31-m(m為1或大于1的整數(shù))是m-數(shù)目個寫/讀出部分，32是存儲器保持部分。在圖2和圖3中，DATA是數(shù)據(jù)線，NDATA是反向的數(shù)據(jù)線。
多個存儲單元10分別成行布置在行和列的方向。寫字線(使能線)WWL1-1至WWLa-m(a為1或大于1的整數(shù))和讀出線(使能線)RWL1-1至RWLb-n(b為1或大于1的整數(shù))以連接布置在行方向的存儲單元10的方式沿相應的行方向布置。
基于從外面輸入的寫地址信號WA-1至WA-m，通過行譯碼器11選擇寫字線WWL1-1至WWLa-m?；趶耐饷孑斎氲淖x出地址信號RA-1至RA-n，通過行譯碼器11選擇讀出線RWL1-1至RWLb-n。每個信號WA-1至WA-m和RA-1至RA-n具有1位或大于1位的位寬。在圖1中，WE-1至WE-m是寫使能信號，RE-1至RE-n是讀出使能信號。
根據(jù)該存儲單元的結構，除該字線之外，可以提供反向字線。當存儲單元是圖3所示的結構時，寫和讀出字線可以變?yōu)楣驳?，如WL-1至WL-m。
另外，寫字線(使能線)WBL1-1至WBLc-m(c為1或大于1的整數(shù))和讀出線(使能線)RBL1-1至RBLd-n(d為1或大于1的整數(shù))以連接布置在列方向的存儲單元10的方式沿各個列方向布置。
根據(jù)該存儲單元的結構，除該位線之外可以提供反向位線。當存儲單元是圖3所示的結構時，寫和讀出位線可以變?yōu)楣驳?，如BL-1至BL-m。
在圖1中，根據(jù)需要在需要的部分布置抑制器電路，將在之后描述圖14和圖5、圖6中表示的該抑制器電路例子。
在具有大量端口的圖1的存儲器電路中，為了節(jié)省面積，每個字線彼此相鄰布置，如圖4所示。在下面，通過僅僅參考寫字線的情況提供描述，但是，對讀出字線、位線及其他控制線也是相同的。而且，圖4中信號線的布置僅僅是一個例子，它與以不同方法布置信號線的情況相同。
圖4所示的信號布線的相鄰布置也用于系統(tǒng)LSI電路內(nèi)的處理器、功能塊之間的布線以及處理器和功能塊內(nèi)的布線。根據(jù)需要在需要的部分布置抑制器電路，在之后將描述圖14和圖5、圖6中表示的抑制器電路例子。寫字線的描述也可應用于該情況。
在圖4的情況下，存在來自RWL1-2和WWL1-2在WWL1-1中產(chǎn)生的干擾故障，在其他相鄰線之間也發(fā)生。為了抑制干擾故障，如圖5、圖6和圖14所示的抑制器電路被連接到每個字線。在圖5的情況下，不斷地產(chǎn)生干擾故障抑制能力。在圖6和圖14的情況下，當讀出字線是選擇電位時產(chǎn)生干擾故障抑制能力。圖5、圖6和圖14所示的抑制器電路被給作例子，而下面提供的描述也應用于使用其他抑制器電路的情況。
如圖7所示，根據(jù)環(huán)境，通過選擇在作為抑制目標的信號線上的布置位置，控制電路可以獲得最佳效果。例如，當信號線較短時，通過在驅動側上布置控制電路增加抑制效果。相反地，當信號線較長時，由于離開驅動側時干擾故障變得顯著，所以通過在驅動側相對側上的線的末端布置它，可以增加效果。而且，在信號線上可以散亂地布置多個抑制器電路。
在每個端口之間可能存在干擾故障不同的情況。例如，參考圖4，可能有WWL1-2的接地布線電容大于WWL1-1的接地布線電容的情況，因此不出現(xiàn)干擾故障等問題。在此情況下，可以通過不在WWL1-2提供抑制器電路，防止寫端口2的運行速度降低。
如圖8所示，對于相同布線上提供的多個抑制器電路和在每個端口提供的抑制器電路，通過分別控制每個抑制器電路的能力，可以分別提供具有必要抑制能力的每個區(qū)域和端口。通過控制信號線CTR1-1至1-n，執(zhí)行對每個抑制器電路的能力的控制。該控制允許用于每個信號線的必需和最小抑制能力，以便可以將在電路的初始運行時作用的不良影響抑制至最小，即功率和運行速度。用于每個電路的控制信號線可以被分別提供，或可以部分地或完全地共享，以被公共使用。例如，抑制器電路的能力可以通過下面三種控制裝置來控制。
通過將分別提供的抑制器電路整個電路的襯底分開或將部分電路的襯底分開，可以由每個抑制器電路控制襯底電位。通過在襯底施加反向偏壓可以降低抑制器電路的能力，并且通過施加正偏壓可以提高抑制器電路的能力。
如圖9所示，通過在每個抑制器電路提供多個電路和控制每個電路的連接，也可以控制抑制器電路的能力。在圖9中，通過使得控制信號線CTR1-1和1-2中的一或兩個為非選擇電位，當不需要抑制能力時，可以降低抑制能力。當與圖9相同的結構應用于圖6和圖14的抑制器電路時，情況相同。
在每個抑制器電路中，可以由例如圖10和圖11所示的電路結構控制用于產(chǎn)生抑制干擾故障的能力的時機。在圖10和圖11中，與由CTR1-1控制的抑制器電路相比，由控制信號線CTR1-2控制的抑制器電路的時機被延遲。該結構提供合適的抑制能力，即使在從相鄰信號線的運行點改變時機時產(chǎn)生干擾故障的情況或超過長時間產(chǎn)生干擾故障的情況下。而且，在存在包含疊加的高次諧波分量的干擾故障情況下，具有不同時機的多個抑制器電路的能力可以被疊加，以用作用于抑制高次諧波的濾波器，由此減小高次諧波分量。
基于在存儲器電路中產(chǎn)生的干擾故障值，可以產(chǎn)生每個控制電路的控制信號。具體地，如圖12所示，干擾故障探測電路被提供給存儲器電路中的信號線。基于探測結果，產(chǎn)生控制電路的控制信號組CTR和控制信號。圖13表示探測電路和控制信號產(chǎn)生電路的例子。在圖13中，在時鐘信號線CLK的上升和產(chǎn)生干擾故障之間，根據(jù)與WWL1-1疊加的干擾故障，將通過初始化信號線INIT預充電的判斷信號線DET1-1和DET 1-2放電。在下一CLK，在觸發(fā)器FF1-1和FF1-2中存儲該狀態(tài)，由此產(chǎn)生控制信號線CTR1-1和CTR1-2。利用該結構，可以根據(jù)在作為抑制目標的區(qū)域中產(chǎn)生的干擾故障值，控制抑制器電路的能力。因此，根據(jù)實際電路的作用執(zhí)行能力控制變?yōu)榭赡堋?br> 根據(jù)在存儲單元的復制電路中產(chǎn)生的干擾故障值，可以執(zhí)行每個抑制器電路的控制。由圖1所示的由單個或多個存儲單元10構成的復制電路，可以被提供在存儲器電路中或其外面。在此情況下，可以根據(jù)實際電路的作用執(zhí)行抑制器電路的能力控制，而不對作為主體的電路增加額外電路。因此，在不降低主體電路的運行速度的條件下，控制抑制器電路成為可能。
通過使用復制電路，在相同的周期中，如上所述的干擾故障的探測值可以被反映在用于主體電路的抑制器電路的控制信號上。在此情況下，允許抑制器電路具有在時鐘周期中需要的能力，由此提供易于響應電路實際作用的效果。
此外，如圖13所示，在電路作用恒定的情況下，在某個周期中探測的干擾故障值可以被反映在該探測周期之后的周期中抑制器電路的控制信號上。在此情況下，沒有必要使用復制電路，以便可以減小面積和設計步驟的數(shù)目。
更進一步，在電路的使用狀態(tài)恒定的情況下，在測試電路及其類似物的時候可以判斷干擾故障值，以及可以基于那些值固定控制信號。在此情況下，可以設置必要的和最小能力的抑制器電路，而不安裝復雜的控制電路，導致面積和設計步驟的數(shù)目減小。
用于圖12所示抑制器電路的控制信號可以從存儲器電路外面施加。在那種情況下，在存儲器電路內(nèi)不必具有控制電路，以便可以減小存儲器電路的面積和設計步驟的數(shù)目。外部控制方法的例子可以是從處理器核或從存儲器電路的BIST(內(nèi)建自測試)電路來控制。在這兩種情況下，都可以減小存儲器電路的面積和設計步驟的數(shù)目。
如圖12和圖13所示，可以在存儲器電路內(nèi)部產(chǎn)生用于控制電路的控制信號。在內(nèi)部產(chǎn)生信號的情況下，以閉合狀態(tài)在存儲器電路內(nèi)執(zhí)行控制電路的控制。這能夠進行控制，而沒有施加對處理器核和外圍電路的設計的影響。
根據(jù)運行存儲器電路的供電電壓，可以產(chǎn)生和施加用于控制電路的控制信號。在此情況下，當供電電壓低至不需要抑制器電路的能力的程度時，抑制器電路的能力被降低，用于抑制導致運行速度降低的影響。
另外，根據(jù)存儲器電路被運行的頻率，可以產(chǎn)生和施加用于控制電路的控制信號。在此情況下，當工作頻率低至不需要抑制器電路的能力的程度時，抑制器電路的能力被降低，用于抑制導致運行速度降低的影響。
更進一步，根據(jù)作為干擾故障抑制目標的內(nèi)部信號線的電位，可以產(chǎn)生和施加用于控制電路的控制信號。在此情況下，當通過內(nèi)部電源布線的電阻分量減小作為干擾故障抑制目標的內(nèi)部信號線的電位時，抑制器電路的能力被降低，用于抑制導致運行速度降低的影響。
盡管已詳細描述和圖示了本發(fā)明，但是應當清楚地理解這些僅僅是通過圖例和例子來說明本發(fā)明，而不是用來限制本發(fā)明，本發(fā)明的精神和范圍僅僅由以下各項權利要求所限制。
權利要求
1.一種存儲器電路，包括單個或多個讀出端口；單個或多個寫端口；干擾故障抑制器電路，用于抑制每個所述端口的內(nèi)部信號線之間的干擾故障；以及控制裝置，用于控制所述干擾故障抑制器電路的能力。
2.根據(jù)權利要求1的存儲器電路，其中所述干擾故障抑制器電路被布置在信號線上的多個位置。
3.根據(jù)權利要求1的存儲器電路，其中所述干擾故障抑制器電路被提供給每個所述端口。
4.根據(jù)權利要求1的存儲器電路，其中所述控制裝置通過每個所述抑制器電路，控制所述干擾故障抑制器電路的所述能力。
5.根據(jù)權利要求1的存儲器電路，其中所述控制裝置通過控制所述干擾故障抑制器電路的襯底電位，控制所述抑制器電路的所述能力。
6.根據(jù)權利要求1的存儲器電路，其中所述控制裝置通過控制所述干擾故障抑制器電路的連接的數(shù)目，控制所述抑制器電路的所述能力。
7.根據(jù)權利要求1的存儲器電路，其中所述控制裝置通過控制產(chǎn)生所述干擾故障抑制器電路的所述能力的時機，控制所述抑制器電路的所述能力。
8.根據(jù)權利要求1的存儲器電路，其中所述控制裝置根據(jù)在所述存儲器電路中產(chǎn)生的干擾故障值，產(chǎn)生控制信號。
9.根據(jù)權利要求1的存儲器電路，其中所述控制裝置根據(jù)在所述存儲器電路中或所述存儲器電路外面提供的復制電路中產(chǎn)生的干擾故障值，產(chǎn)生控制信號。
10.根據(jù)權利要求1的存儲器電路，其中所述控制裝置根據(jù)一個時鐘周期內(nèi)的干擾故障值，在與所述一個時鐘周期相同的時鐘周期內(nèi)產(chǎn)生控制信號。
11.根據(jù)權利要求1的存儲器電路，其中所述控制裝置根據(jù)一個時鐘周期內(nèi)的干擾故障值，在所述一個時鐘周期之后的時鐘周期內(nèi)產(chǎn)生控制信號。
12.根據(jù)權利要求1的存儲器電路，其中所述控制裝置根據(jù)一個時鐘周期內(nèi)的干擾故障值，在所述一個時鐘周期內(nèi)以及之后固定控制信號。
13.根據(jù)權利要求1的存儲器電路，其中所述控制裝置通過從所述存儲器電路外面施加的控制信號，控制所述抑制器電路的所述能力。
14.根據(jù)權利要求13的存儲器電路，其中所述從外面施加的控制信號在處理器核中產(chǎn)生。
15.根據(jù)權利要求13的存儲器電路，其中所述從外面施加的控制信號在BIST電路中產(chǎn)生。
16.根據(jù)權利要求1的存儲器電路，其中所述控制裝置通過在所述存儲器電路內(nèi)部產(chǎn)生的控制信號，控制所述抑制器電路的所述能力。
17.根據(jù)權利要求1的存儲器電路，其中所述控制裝置通過根據(jù)用于運行所述存儲器電路的供電電壓產(chǎn)生的控制信號，控制所述抑制器電路的所述能力。
18.根據(jù)權利要求1的存儲器電路，其中所述控制裝置通過根據(jù)所述存儲器電路被運行的頻率產(chǎn)生的控制信號，控制所述抑制器電路的所述能力。
19.根據(jù)權利要求1的存儲器電路，其中所述控制裝置通過根據(jù)作為干擾故障抑制目標的內(nèi)部信號線的電位產(chǎn)生的控制信號，控制所述抑制器電路的所述能力。
全文摘要
一種存儲器電路，包括單個或多個讀出端口；單個或多個寫端口；用于抑制每個端口的內(nèi)部信號線之間的干擾故障的干擾故障抑制器電路；以及用于控制該干擾故障抑制器電路的能力的控制裝置。
文檔編號G11C7/00GK1822223SQ20051013226
公開日2006年8月23日 申請日期2005年12月22日 優(yōu)先權日2004年12月22日
發(fā)明者池田雄一郎 申請人:松下電器產(chǎn)業(yè)株式會社