專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，尤其涉及含有低功耗存儲(chǔ)部件件的半導(dǎo)體裝置。
背景技術(shù)：
近年來，隨著在安裝于系統(tǒng)LSI等中的靜態(tài)隨機(jī)存儲(chǔ)器(staticrandom access memory；以下稱為SRAM)以及多端口存儲(chǔ)器(multi-port memory)的存儲(chǔ)規(guī)模的增加，其工作頻率也在提高。隨之造成了SRAM等工作功耗增大的問題。SRAM等工作時(shí)的功耗中，由位線(bitline)上信號(hào)的振幅所產(chǎn)生的充放電電流所占的比例很大。因此，為了降低SRAM等的工作功耗，重要的是抑制該位線上的充放電電流。
在SRAM的情況下，如果在讀出數(shù)據(jù)時(shí)字線電位變高，根據(jù)存儲(chǔ)單元電路所存儲(chǔ)的數(shù)據(jù)，位線對(duì)中的一方的電位逐漸降低。隨之，在與位線對(duì)相連接的IO線對(duì)中、被列譯碼器所選中的IO線對(duì)的一方的電位也同樣降低。在位線對(duì)(IO線對(duì))達(dá)到足夠的電位差的定時(shí)，讀出放大器電路對(duì)IO線對(duì)的電位差進(jìn)行放大，并對(duì)要讀出的單元的數(shù)據(jù)是“1”還是“0”進(jìn)行判斷。
本來，如果在讀出放大器電路對(duì)數(shù)據(jù)進(jìn)行判斷的定時(shí)、使字線為非激活狀態(tài)，則在該定時(shí)以后，位線對(duì)中的一方的電位不會(huì)持續(xù)下降，也不會(huì)發(fā)生流過無用的電流而造成額外的功耗。但是，為了使字線在該定時(shí)為非激活狀態(tài)，出于對(duì)定時(shí)設(shè)計(jì)的優(yōu)化難度以及工藝偏差等的考慮，必須確保工作余量?？傊?，為了確保工作余量，必須確保自該定時(shí)起至使字線為非激活狀態(tài)為止的時(shí)間為某一水平。
如上所述，如果至使字線為非激活狀態(tài)為止的工作余量的取值較大，其間、被激活的存儲(chǔ)單元的位線對(duì)的電位的下降就會(huì)超出所需要的范圍。據(jù)此，會(huì)發(fā)生因位線對(duì)上有無用的電流流過、而使在預(yù)充電時(shí)需要超出所必需的功耗的問題。
為了解決上述問題，非專利文獻(xiàn)1中提出了一種使用復(fù)制(replica)電路使字線在本地為非激活狀態(tài)的方法。
非專利文獻(xiàn)1“A Replica technique for wordline and sensecontrol in low-power SRAMS”，IEEE Journal of Solid-State Circuits，Vol.33，pp.1208-1219，Aug.1998.
然而，在非專利文獻(xiàn)1中，作為使字線為非激活狀態(tài)的定時(shí)，僅是利用復(fù)制位線進(jìn)行本地的控制，而并未保證對(duì)數(shù)據(jù)進(jìn)行判斷的定時(shí)一定早于使字線為非激活狀態(tài)的定時(shí)。因此，根據(jù)半導(dǎo)體裝置的不同，對(duì)數(shù)據(jù)進(jìn)行判斷的定時(shí)會(huì)由于工藝偏差而晚于使字線為非激活狀態(tài)的定時(shí)。
如果對(duì)數(shù)據(jù)進(jìn)行判斷的定時(shí)晚了，則無法獲得足夠的位線對(duì)的電位差，從而存在著無法從讀出放大器電路讀出正確的數(shù)據(jù)的危險(xiǎn)。結(jié)果，即使在非專利文獻(xiàn)1的情況下，也必須確保工作余量，以便先從讀出放大器電路讀出數(shù)據(jù)，稍后再使字線為非激活狀態(tài)?？傊瑸榱舜_保工作余量，即使在非專利文獻(xiàn)1中，在自對(duì)數(shù)據(jù)進(jìn)行判斷起至使字線為非激活狀態(tài)為止的期間，位線對(duì)的電位也會(huì)持續(xù)下降而造成額外的功耗。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種可降低無用的功耗的半導(dǎo)體裝置。
本發(fā)明的解決上述問題的裝置是一種無刷新動(dòng)作的半導(dǎo)體裝置，該半導(dǎo)體裝置包括呈矩陣狀配置的、用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)電路；用于從所述存儲(chǔ)電路中讀出所述數(shù)據(jù)的第1信號(hào)線；傳送對(duì)所述存儲(chǔ)電路與第1信號(hào)線的連接進(jìn)行控制的信號(hào)的第2信號(hào)線；通過檢測(cè)所述第1信號(hào)線上的電位變化或者電流變化，判斷并讀出數(shù)據(jù)的讀出放大器電路；和在所述讀出放大器電路的激活期間，緩和所述第1信號(hào)線上的電位變化或者電流變化的緩和裝置。
由于本發(fā)明所述的半導(dǎo)體裝置具有在讀出放大器電路的激活期間緩和所述第1信號(hào)線上的電位變化或者電流變化的緩和裝置，因此可以降低無用的功耗。


圖1所示為涉及本發(fā)明的實(shí)施方式1的半導(dǎo)體裝置的結(jié)構(gòu)圖。
圖2所示為涉及本發(fā)明的實(shí)施方式1的存儲(chǔ)單元的電路圖。
圖3所示為涉及本發(fā)明的實(shí)施方式1的存儲(chǔ)單元的電路圖。
圖4所示為涉及本發(fā)明的實(shí)施方式1的存儲(chǔ)單元電位控制電路的電路圖。
圖5所示為涉及本發(fā)明的實(shí)施方式1的半導(dǎo)體裝置的時(shí)序圖。
圖6所示為涉及本發(fā)明的實(shí)施方式1的多端口存儲(chǔ)器的電路圖。
圖7所示為涉及本發(fā)明的實(shí)施方式1的ROM的電路圖。
圖8所示為涉及本發(fā)明的實(shí)施方式2的半導(dǎo)體裝置的結(jié)構(gòu)圖。
圖9所示為涉及本發(fā)明的實(shí)施方式2的存儲(chǔ)單元電位控制電路的電路圖。
圖10所示為涉及本發(fā)明的實(shí)施方式2的半導(dǎo)體裝置的時(shí)序圖。
圖11所示為涉及本發(fā)明的實(shí)施方式3的存儲(chǔ)單元的電路圖。
圖12所示為涉及本發(fā)明的實(shí)施方式3的存儲(chǔ)單元的電路圖。
圖13所示為涉及本發(fā)明的實(shí)施方式3的存儲(chǔ)單元電位控制電路的電路圖。
圖14所示為涉及本發(fā)明的實(shí)施方式3的半導(dǎo)體裝置的時(shí)序圖。
圖15所示為涉及本發(fā)明的實(shí)施方式3的半導(dǎo)體裝置的布圖平面圖。
圖16所示為涉及本發(fā)明的實(shí)施方式4的存儲(chǔ)單元電位控制電路的電路圖。
圖17所示為涉及本發(fā)明的實(shí)施方式5的存儲(chǔ)單元的電路圖。
圖18所示為涉及本發(fā)明的實(shí)施方式5的存儲(chǔ)單元電位控制電路的電路圖。
圖19所示為涉及本發(fā)明的實(shí)施方式5的半導(dǎo)體裝置的時(shí)序圖。
圖20所示為涉及本發(fā)明的實(shí)施方式6的存儲(chǔ)單元電位控制電路的電路圖。
圖21所示為涉及本發(fā)明的實(shí)施方式6的半導(dǎo)體裝置的時(shí)序圖。
圖22所示為涉及本發(fā)明的實(shí)施方式7的半導(dǎo)體裝置的剖面圖。
圖23所示為涉及本發(fā)明的實(shí)施方式1的半導(dǎo)體裝置的實(shí)際布圖示意圖。
圖24所示為涉及本發(fā)明的實(shí)施方式8的半導(dǎo)體裝置的方框圖。
圖25所示為涉及本發(fā)明的實(shí)施方式8的存儲(chǔ)單元電位控制電路的電路圖。
圖26所示為涉及本發(fā)明的實(shí)施方式8的另一種存儲(chǔ)單元電位控制電路的電路圖。
圖27所示為涉及本發(fā)明的實(shí)施方式8的用于提供存儲(chǔ)部件選擇信號(hào)的電路結(jié)構(gòu)圖。
圖28所示為涉及本發(fā)明的實(shí)施方式9的半導(dǎo)體裝置的平面圖。
圖29所示為涉及本發(fā)明的實(shí)施方式9的半導(dǎo)體裝置的剖面圖。
圖30所示為涉及本發(fā)明的實(shí)施方式9的半導(dǎo)體裝置的另一個(gè)剖面圖。
具體實(shí)施例方式
(實(shí)施方式1)本實(shí)施方式的半導(dǎo)體裝置是含有存儲(chǔ)部件的半導(dǎo)體裝置。本實(shí)施方式的半導(dǎo)體裝置的存儲(chǔ)部件(以下也簡稱為半導(dǎo)體裝置)的結(jié)構(gòu)圖如圖1所示。本實(shí)施方式中是以SRAM作為存儲(chǔ)部件進(jìn)行說明的。但本發(fā)明并不限于SRAM，只要是無刷新動(dòng)作的存儲(chǔ)部件，例如多端口存儲(chǔ)器以及ROM等都行。
圖1中，存儲(chǔ)部件含有呈矩陣狀配置的存儲(chǔ)單元1；存儲(chǔ)單元1與字線WL和位線對(duì)BL、/BL相連接。另外，在圖1所示的半導(dǎo)體裝置中，字線WL與行譯碼器2相連接；行譯碼器2與控制電路3相連接。位線對(duì)BL、/BL的一端與預(yù)充電電路4相連接，另一端與列選擇電路5相連接。
預(yù)充電電路4與控制電路3相連接，并由控制電路3提供預(yù)充電信號(hào)PC。列選擇電路5與列譯碼器6相連接，并由列譯碼器6提供列選擇信號(hào)CS。列譯碼器6與控制電路3相連接。位線BL經(jīng)列選擇電路5與IO線相連接；位線/BL經(jīng)列選擇電路5與/IO線相連接。IO線和/IO線(以下也稱為IO線對(duì))與寫入驅(qū)動(dòng)器7和讀出放大器電路8相連接。數(shù)據(jù)輸入DI經(jīng)寫入驅(qū)動(dòng)器7向IO線對(duì)輸入數(shù)據(jù)；數(shù)據(jù)輸出DO經(jīng)讀出放大器電路8從IO線對(duì)取得并輸出數(shù)據(jù)。
讀出放大器電路8與控制電路3相連接，并由控制電路3提供作為讀出放大器電路8的激活信號(hào)的讀出使能信號(hào)SE。時(shí)鐘CLK被輸入到控制電路3。另外，在本實(shí)施方式中，還設(shè)置有通過本地電源線VL與存儲(chǔ)單元1相連接的存儲(chǔ)單元電位控制電路SW。本地電源線VL按存儲(chǔ)單元1的列逐列單獨(dú)布線，并且每列存儲(chǔ)單元1設(shè)置1個(gè)存儲(chǔ)單元電位控制電路SW。該存儲(chǔ)單元電位控制電路SW根據(jù)作為讀出放大器電路的激活信號(hào)的讀出使能信號(hào)SE對(duì)存儲(chǔ)單元1的電位進(jìn)行控制。在本實(shí)施方式的讀出放大器電路8中，所使用的讀出放大器電路為鎖存型讀出放大器電路。
本實(shí)施方式的存儲(chǔ)單元1的電路圖如圖2所示。在如圖2所示的存儲(chǔ)單元1中，包括構(gòu)成用于存儲(chǔ)數(shù)據(jù)的反相鎖存器的反相器21a、21b；和作為傳輸MOS晶體管的、柵極與字線WL相連接的N溝道MOS晶體管(以下稱為NMOS)22a、22b。NMOS22a與位線/BL和反相器21a相連接，NMOS22b與位線BL以及反相器21b相連接。
反相器21a包括連接在供給電源電壓VDD的電源節(jié)點(diǎn)和節(jié)點(diǎn)Na之間的P溝道MOS晶體管(以下稱為PMOS)23a；和連接在節(jié)點(diǎn)Na和本地電源線VL之間的NMOS24a。反相器21b包括連接在供給電源電壓VDD的電源節(jié)點(diǎn)和節(jié)點(diǎn)Nb之間的PMOS23b；和連接在節(jié)點(diǎn)Nb和本地電源線VL之間的NMOS24b。
PMOS23a和NMOS24a的柵極共同連接于節(jié)點(diǎn)Nb；PMOS23b和NMOS24b的柵極共同連接于節(jié)點(diǎn)Na。另外，PMOS23a、23b的襯底連接于電源電壓VDD；NMOS22a、22b、24a、和24b的襯底連接于本地電源線VL。
圖3所示為如圖2所示的存儲(chǔ)單元1的變化例。圖3所示的存儲(chǔ)單元1也包括反相器21a、21b和NMOS22a、22b。反相器21a、21b包括PMOS23a、23b和NMOS24a、24b。但是與圖2所示的存儲(chǔ)單元1不同，在圖3所示的存儲(chǔ)單元1中，NMOS22a、22b、24a、和24b的襯底連接于GND。
存儲(chǔ)單元電位控制電路SW的電路圖如圖4(a)所示。在本實(shí)施方式中，只設(shè)置有NMOS41，其作用是根據(jù)讀出使能信號(hào)SE對(duì)本地電源線VL(以下也稱為VL線)與GND斷開或者接通進(jìn)行控制。為了使VL線與GND斷開時(shí)(NMOS41為OFF時(shí))、VL線的電位不會(huì)過度升高，追加有用于箝位的連接為二極管形式的NMOS42。當(dāng)NMOS42的閾值電壓Vth為約0.4V時(shí)，正常動(dòng)作下VL線的電位只能升高到0.4V左右，因此可以起到防止存儲(chǔ)單元1所保存的數(shù)據(jù)被破壞的作用。
圖4(b)所示為基于讀出使能信號(hào)SE的存儲(chǔ)單元電位控制電路SW的狀態(tài)。當(dāng)讀出使能信號(hào)SE為“L”(禁止)時(shí)，NMOS41變?yōu)镺N狀態(tài)，VL線因與GND接通而電位為0V。當(dāng)讀出使能信號(hào)SE為“H”(使能)時(shí)，NMOS41變?yōu)镺FF狀態(tài)，VL線與GND斷開，同時(shí)由于NMOS42的影響，VL線的電位最高僅能升高到0.4V左右。
下面就涉及本實(shí)施方式的半導(dǎo)體裝置的讀出動(dòng)作進(jìn)行簡單說明。圖5所示為涉及本實(shí)施方式的半導(dǎo)體裝置的時(shí)序圖。在對(duì)存儲(chǔ)單元1的訪問開始之前的初始狀態(tài)(時(shí)鐘CLK的上升沿之前)為預(yù)充電狀態(tài)，預(yù)充電信號(hào)PC的電平為“L”。在電平為“L”的預(yù)充電信號(hào)PC的作用下，預(yù)充電電路4將位線對(duì)BL、/BL和IO線、/IO線預(yù)充電至VDD電位。此時(shí)，字線WL全部為“L”電平的非激活狀態(tài)，存儲(chǔ)單元1全部處于保持?jǐn)?shù)據(jù)的狀態(tài)。
在預(yù)充電狀態(tài)，由于讀出使能信號(hào)SE為“L”電平，VL線的電位為0V。當(dāng)對(duì)存儲(chǔ)單元1的訪問開始時(shí)，時(shí)鐘CLK的電平由“L”變?yōu)椤癏”，開始讀出周期1。首先，預(yù)充電信號(hào)PC的電平由“L”變?yōu)椤癏”，由行譯碼器2和列譯碼器6選擇希望讀出的存儲(chǔ)單元1，并激活字線WL使其電平由“L”變?yōu)椤癏”。字線WL的電平升高后，根據(jù)存儲(chǔ)單元1所保存的數(shù)據(jù)，位線對(duì)BL、/BL中的一方的電位逐漸下降。與此同時(shí)，經(jīng)列選擇電路與列譯碼器6所選中的位線對(duì)BL、/BL相連接的IO線對(duì)中的一方的電位也同樣地下降。
在IO線對(duì)(位線對(duì)BL、/BL)中的一方的電位下降、IO線與/IO線間獲得充分的電位差的定時(shí)(以下，稱該定時(shí)為定時(shí)A)，在接受到讀出使能信號(hào)SE的上升沿后，讀出放大器電路8放大并讀出IO線對(duì)的電位差。而且，讀出放大器電路8根據(jù)所讀出的IO線對(duì)的電位差對(duì)所讀出的存儲(chǔ)單元1的數(shù)據(jù)是“1”還是“0”進(jìn)行判斷。判斷后的數(shù)據(jù)傳送至數(shù)據(jù)輸出DO，并輸出。
在讀出放大器電路8對(duì)數(shù)據(jù)進(jìn)行判斷后，時(shí)鐘CLK的電平由“H”回到“L”，隨后字線WL的電平也由“H”回到“L”而變?yōu)榉羌せ顮顟B(tài)。通常，位線對(duì)BL、/BL的電位持續(xù)下降(參見圖5中位線對(duì)BL、/BL的虛線部分)，直到字線WL變?yōu)榉羌せ顮顟B(tài)的定時(shí)(以下稱該定時(shí)為定時(shí)B)為止。從道理上說，由于對(duì)數(shù)據(jù)的判斷是在定時(shí)A進(jìn)行的，所以位線對(duì)BL、/BL的電位不必持續(xù)下降至定時(shí)B為止；相反，位線對(duì)BL、/BL電位的持續(xù)下降會(huì)造成無用電流的流動(dòng)，而妨礙功耗的降低。
因此，在本實(shí)施方式中，在定時(shí)A，存儲(chǔ)單元電位控制電路SW接受到“H”電平的讀出使能信號(hào)SE，使NMOS41為OFF狀態(tài)，而使VL線與GND斷開。另一方面，字線WL仍然處于激活狀態(tài)，因此存儲(chǔ)單元1有電流流過。因此，VL線上的電位隨著電荷逐漸積累而升高。圖5所示為VL線的電位從定時(shí)A開始上升的情況。另外，受NMOS42的影響，VL線的電位最高只能達(dá)到0.4V左右。
當(dāng)VL線的電位上升時(shí)，存儲(chǔ)單元1的NMOS24a、24b的源極電位也升高，所以柵極-源極電壓減小，流過存儲(chǔ)單元1的電流也減小。據(jù)此，使位線對(duì)BL、/BL的電位下降得以緩和，使電位的變化小于現(xiàn)有的情況。圖5還示出了位線對(duì)BL、/BL的電位下降得以緩和的情況。
隨后，字線WL變?yōu)椤癓”電平的非激活狀態(tài)，預(yù)充電信號(hào)PC也變?yōu)椤癓”電平。預(yù)充電電路4接受到“L”電平的預(yù)充電信號(hào)PC后，將位線對(duì)BL、/BL和IO線、/IO線再次充電至VDD電位。另外，存儲(chǔ)單元控制電路SW接受到“L”電平的讀出使能信號(hào)SE，使NMOS41為ON狀態(tài)，而使VL線與GND連接。據(jù)此，可以使升高的VL線電位回到GND，為隨后的訪問周期做好準(zhǔn)備?？傊?，當(dāng)時(shí)鐘CLK的電平再次由“L”變?yōu)椤癏”時(shí)，開始下一個(gè)讀出周期2。
如上所述，由于在涉及本實(shí)施方式的半導(dǎo)體裝置中，從定時(shí)A開始，位線對(duì)BL、/BL(IO線對(duì))的電位變化得到緩和，所以即使由于工藝變動(dòng)以及電壓變動(dòng)、溫度變動(dòng)等而造成從定時(shí)A到定時(shí)B的期間變長，也可以抑制位線對(duì)BL、/BL的電位的無用的下降，從而實(shí)現(xiàn)低功耗。
由于在本實(shí)施方式的半導(dǎo)體裝置中，在定時(shí)B時(shí)，位線對(duì)BL、/BL的電位高于現(xiàn)有技術(shù)的情況下的電位，所以縮短了再次對(duì)位線對(duì)BL、/BL進(jìn)行預(yù)充電時(shí)使電位升高到VDD電位所需的時(shí)間?？傊?，由于在本實(shí)施方式的半導(dǎo)體裝置中，可以縮短預(yù)充電時(shí)間，使縮短讀出周期的高速動(dòng)作成為可能。
另外，由于在本實(shí)施方式的半導(dǎo)體裝置中，不必縮短從定時(shí)A到定時(shí)B的期間，因此在設(shè)計(jì)上可以利用該期間獲得充分的余量，使讀出放大器電路8不易產(chǎn)生誤判斷，從而使讀出動(dòng)作可以穩(wěn)定地執(zhí)行。
由于在本實(shí)施方式的半導(dǎo)體裝置中，通過將存儲(chǔ)單元電位控制電路SW配置于讀出放大器電路8的附近，可以縮短讀出使能信號(hào)SE的連線長度，因此可以將用于驅(qū)動(dòng)讀出使能信號(hào)SE的功耗增加抑制在最小限度，從而抑制因追加了存儲(chǔ)單元電位控制電路SW而增加的額外功耗。
在本實(shí)施方式的半導(dǎo)體裝置中，在具有如圖3所示的VL線只與NMOS24a、24b的源極相連接的結(jié)構(gòu)的情況下，VL線電位的上升會(huì)導(dǎo)致襯底-源極間也產(chǎn)生電位差，使NMOS24a、24b的閾值Vth因襯底偏置效應(yīng)而升高。因此，與具有如圖2所示的結(jié)構(gòu)的半導(dǎo)體裝置相比，具有如圖3所示的結(jié)構(gòu)的半導(dǎo)體裝置中的NMOS24a、24b的電流驅(qū)動(dòng)能力較低，可進(jìn)一步抑制位線對(duì)BL、/BL的電位的下降。
由于在具有如圖3所示的結(jié)構(gòu)的半導(dǎo)體裝置中，NMOS24a、24b的閾值Vth因襯底偏置效應(yīng)而升高，所以也可以減小不被讀出的存儲(chǔ)單元1的漏電流，從而進(jìn)一步降低功耗。
另外，由于在具有如圖3所示的結(jié)構(gòu)的半導(dǎo)體裝置中，NMOS24a、24b的襯底(P阱)可以就固定在GND電位，所以可以統(tǒng)一連接于其它的GND線，而無須采用三重阱結(jié)構(gòu)。因此，由于在具有如圖3所示的結(jié)構(gòu)的半導(dǎo)體裝置中，可以減少1枚掩模板的數(shù)目，所以對(duì)制造成本有利。
在本實(shí)施方式中，雖然示出了對(duì)VL線按照每一列存儲(chǔ)單元1單獨(dú)地布線的例子，但本發(fā)明并不限于此，也可以采用VL線跨多個(gè)列統(tǒng)一連接的結(jié)構(gòu)。另外，也可以采用半導(dǎo)體裝置所包含的存儲(chǔ)單元1全部連接于共用的VL線的結(jié)構(gòu)。本發(fā)明還可以采用各個(gè)存儲(chǔ)單元分別單獨(dú)連接VL線的結(jié)構(gòu)。
另外，本實(shí)施方式的半導(dǎo)體裝置并不限于SRAM，也可以是多端口存儲(chǔ)器以及ROM等。多端口存儲(chǔ)器的存儲(chǔ)單元的電路圖示于圖6，ROM的存儲(chǔ)單元的電路圖示于圖7。此外，由于多端口存儲(chǔ)器和ROM中除存儲(chǔ)單元以外的結(jié)構(gòu)幾乎都與如圖1所示的SRAM的相同，而且時(shí)序圖也與圖5所示的SRAM的時(shí)序圖基本相同，所以對(duì)其的詳細(xì)說明從略。
圖6所示的構(gòu)成多端口存儲(chǔ)器的存儲(chǔ)單元1是6個(gè)晶體管、1個(gè)端口的結(jié)構(gòu)。而且，在讀出位線RBL與VL線之間連接有NMOS61、62，NMOS61的柵極與讀出字線RWL相連接。NMOS62的柵極端子與反相器63、64相連接。在反相器63、64與寫入位線WBL之間設(shè)置有NMOS65，在反相器63、64與寫入位線/WBL之間設(shè)置有NMOS66。NMOS65、66的柵極端子與寫入字線WWL相連接。
在圖7所示的構(gòu)成ROM的存儲(chǔ)單元1中，設(shè)置有NMOS71，其柵極與字線WL相連接，一個(gè)端子與位線BL相連接。另外，還設(shè)置由與NMOS71的另一個(gè)端子相連接的NMOS72。NMOS72的一個(gè)端子與NMOS71相連接，另一個(gè)端子與VL線相連接。通過使對(duì)應(yīng)于ROM碼的NMOS72的柵極端子連接于規(guī)定的電位而固定為“H”，保存數(shù)據(jù)“0”；通過使柵極端子連接于GND而固定為“L”，保存數(shù)據(jù)“1”。
另外，圖23所示為圖1所示的半導(dǎo)體裝置的存儲(chǔ)部件的實(shí)際布圖示意圖。在圖23所示的實(shí)際布圖示意圖中，示出了存儲(chǔ)單元1呈矩陣狀排列的情況。在圖23中，在存儲(chǔ)單元1的排列區(qū)域的左側(cè)區(qū)域設(shè)置有行譯碼器2；在存儲(chǔ)單元1的排列區(qū)域的下方區(qū)域設(shè)置有寫入驅(qū)動(dòng)器7以及讀出放大器電路8等電路。另外，由于對(duì)每一列存儲(chǔ)單元1設(shè)置圖1所示的存儲(chǔ)單元電位控制電路SW的必要性，可將圖1所示的存儲(chǔ)單元電位控制電路SW設(shè)置于圖23所示的實(shí)際布圖示意圖中的讀出放大器電路8等的區(qū)域或者存儲(chǔ)單元1的排列區(qū)域的上方的區(qū)域。但是，如上所述，由于存儲(chǔ)單元電位控制電路SW由來自讀出放大器電路8的信號(hào)所控制，考慮到來自讀出放大器電路8的連線，優(yōu)選將存儲(chǔ)單元電位控制電路SW配置于讀出放大器電路8等的區(qū)域。另外，存儲(chǔ)單元電位控制電路SW對(duì)存儲(chǔ)單元1的控制是按列方向進(jìn)行的。在圖23中，控制方向用點(diǎn)劃線表示。
(實(shí)施方式2)下面說明實(shí)施方式2。在實(shí)施方式1中，所有列的存儲(chǔ)單元控制電路SW均執(zhí)行相同的動(dòng)作，而與列譯碼器6是否選中無關(guān)。在本實(shí)施方式中，存儲(chǔ)單元電位控制電路SW對(duì)進(jìn)行讀出的存儲(chǔ)單元1和不進(jìn)行讀出的存儲(chǔ)單元1進(jìn)行不同的控制。
圖8所示為涉及本實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)圖。圖8所示的結(jié)構(gòu)圖與圖1所示的結(jié)構(gòu)圖基本相同，在本實(shí)施方式中也就SRAM進(jìn)行說明。在圖8所示的半導(dǎo)體裝置中，含有呈矩陣狀配置的存儲(chǔ)單元1；存儲(chǔ)單元1與字線WL和位線對(duì)BL、/BL相連接。另外，在圖8所示的半導(dǎo)體裝置中，字線WL與行譯碼器2相連接；行譯碼器2與控制電路3相連接。位線對(duì)BL、/BL中的一方與預(yù)充電電路4相連接，另一方與列選擇電路5相連接。
另外，在本實(shí)施方式中，還設(shè)置有通過本地電源線VL與存儲(chǔ)單元1相連接的存儲(chǔ)單元電位控制電路SW。但在本實(shí)施方式中，存儲(chǔ)單元電位控制電路SW根據(jù)作為讀出放大器電路8的激活信號(hào)的讀出使能信號(hào)SE和來自列譯碼器6的列選擇信號(hào)CS對(duì)存儲(chǔ)單元1的電位進(jìn)行控制。因此，在實(shí)施方式1中，即使所有存儲(chǔ)單元1連接于共用的VL線也不成問題，但在本實(shí)施方式中，VL線必須以列為單位、或以多個(gè)列為單位單獨(dú)布線。
存儲(chǔ)單元電位控制電路SW的電路圖如圖9(a)所示。在圖9(a)所示的存儲(chǔ)單元電位控制電路SW中，也設(shè)置有用于對(duì)VL線與GND的斷開或者接通進(jìn)行控制的NMOS41。為了使VL線的電位在VL線與GND斷開時(shí)(NMOS41為OFF時(shí))不會(huì)過度升高，追加有用于箝位的連接為二極管形式的NMOS42。當(dāng)使NMOS42的閾值電壓Vth為約0.4V時(shí)，正常動(dòng)作下VL線的電位只能升高到0.4V的程度，因此可以起到防止存儲(chǔ)單元1所保存的數(shù)據(jù)被破壞的作用。
圖9(a)所示的存儲(chǔ)單元電位控制電路SW與圖4(a)所示的存儲(chǔ)單元電位控制電路SW的不同點(diǎn)在于，NMOS41的柵極端子的輸入信號(hào)是由讀出使能信號(hào)SE和列選擇信號(hào)CS經(jīng)邏輯運(yùn)算獲得的。具體是在圖9(a)中，設(shè)置或非(NOR)門91和反相器92，讀出使能信號(hào)SE輸入于或非門91的一端，列選擇信號(hào)CS經(jīng)反相器92反相、輸入于或非門91的另一端，或非門91的輸出則輸入到NMOS41的柵極端子。
圖9(b)所示為基于讀出使能信號(hào)SE和列選擇信號(hào)CS的存儲(chǔ)單元電位控制電路SW的狀態(tài)。當(dāng)讀出使能信號(hào)SE和列選擇信號(hào)CS均為“L”(禁止和未選中狀態(tài))時(shí)，NMOS41變?yōu)镺FF狀態(tài)，VL線與GND斷開，同時(shí)由于NMOS42的影響，VL線的電位最高僅能升高到0.4V左右。當(dāng)讀出使能信號(hào)SE為“H”(使能)而列選擇信號(hào)CS為“L”(未選中狀態(tài))時(shí)，NMOS41為OFF狀態(tài)，VL線與GND斷開，同時(shí)由于NMOS42的影響，VL線的電位最高僅能升高到0.4V左右。
當(dāng)讀出使能信號(hào)SE為“L”(禁止)而列選擇信號(hào)CS為“H”(選中狀態(tài))時(shí)，NMOS41變?yōu)镺N狀態(tài)，VL線因與GND接通而電位為0V。當(dāng)讀出使能信號(hào)SE和列選擇信號(hào)CS均為“H”(使能和選中狀態(tài))時(shí)，NMOS41變?yōu)镺FF狀態(tài)，VL線與GND斷開，同時(shí)由于NMOS42的影響，VL線的電位最高僅能升高到0.4V左右。
下面，就涉及本實(shí)施方式的半導(dǎo)體裝置的讀出動(dòng)作進(jìn)行簡單說明。圖10所示為涉及本實(shí)施方式的半導(dǎo)體裝置的時(shí)序圖。基本上，與圖5所示的實(shí)施方式1的時(shí)序圖相同，在對(duì)存儲(chǔ)單元1的訪問開始之前的初始狀態(tài)(時(shí)鐘CLK的上升沿之前)為預(yù)充電狀態(tài)，位線對(duì)BL、/BL和IO線、/IO線被預(yù)充電至VDD電位。
在預(yù)充電狀態(tài)，雖然讀出使能信號(hào)SE為“L”電平，但由于各列的列選擇信號(hào)CS不同，存儲(chǔ)單元電位控制信號(hào)SW的狀態(tài)也不同。具體地，在未被列譯碼器6選中的列(未選中列)上，讀出使能信號(hào)SE和列選擇信號(hào)CS均為“L”，如圖9(b)所示，VL線的電位因與GND斷開而升高(0.4V左右)。另一方面，在被列譯碼器6選中的列(選中列)上，讀出使能信號(hào)SE為“L”而列選擇信號(hào)CS為“H”，如圖9(b)所示，VL線的電位變?yōu)镚ND的0V。
當(dāng)對(duì)存儲(chǔ)單元1的訪問開始時(shí)，時(shí)鐘CLK的電平由“L”變?yōu)椤癏”，讀出周期1開始。首先，預(yù)充電信號(hào)PC的電平由“L”變?yōu)椤癏”，由行譯碼器2和列譯碼器6選中希望讀出的存儲(chǔ)單元1，并激活字線WL使其電平由“L”變?yōu)椤癏”。字線WL的電平升高后，根據(jù)存儲(chǔ)單元1所保存的數(shù)據(jù)，位線對(duì)BL、/BL中的一方的電位逐漸下降。
但是，在未選中列，由于受存儲(chǔ)單元電位控制電路SW的控制，VL線的電位因與GND斷開而升高，從而如實(shí)施方式1所述，位線對(duì)BL、/BL的電位變化得以緩和。另一方面，在未選中列，與實(shí)施方式1相同，到定時(shí)A為止，VL線的電位為GND，因此位線對(duì)BL、/BL中的一方的電位逐漸下降；在定時(shí)A到定時(shí)B期間，讀出使能信號(hào)SE變?yōu)椤癏”而使VL線的電位因與GND斷開而升高，從而緩和了位線對(duì)BL、/BL的電位變化。
如圖10所示，未選中列的位線對(duì)BL、/BL的電位的變化從字線WL被激活的時(shí)刻開始得以緩和，而選中列的位線對(duì)BL、/BL的電位的變化從定時(shí)A開始得以緩和。從圖10還可以看出，由于未選中列的位線對(duì)BL、/BL的電位的變化小于選中列的位線對(duì)BL、/BL的電位的變化，因此可以獲得比實(shí)施方式1更低的功耗。
隨后，字線WL變?yōu)椤癓”電平的非激活狀態(tài)，預(yù)充電信號(hào)PC也變?yōu)椤癓”電平。預(yù)充電電路4接收到“L”電平的預(yù)充電信號(hào)PC后，將位線對(duì)BL、/BL和IO線、/IO線再次預(yù)充電至VDD電位。另外，存儲(chǔ)單元控制電路SW接受到“L”電平的讀出使能信號(hào)SE，使選中列的VL線與GND連接、未選中列的VL線與GND斷開。當(dāng)時(shí)鐘CLK的電平再次由“L”變?yōu)椤癏”時(shí)，開始下一個(gè)讀出周期2。
如上所述，通過采用上面所說明的結(jié)構(gòu)，本實(shí)施方式的半導(dǎo)體裝置在達(dá)到與實(shí)施方式1相同的效果的同時(shí)，還進(jìn)一步使未選中列的位線對(duì)BL、/BL的電位的變化從字線WL被激活的時(shí)刻開始得以緩和，從而可以獲得比實(shí)施方式1更低的功耗。
另外，通過使未選中列的VL線的電位與GND斷開而升高，使本實(shí)施方式的半導(dǎo)體裝置具有減小未選中列的存儲(chǔ)單元1的漏電流的效果。另外，本實(shí)施方式的半導(dǎo)體裝置省略了對(duì)用于控制是否訪問SRAM的芯片使能信號(hào)的說明，但在芯片使能信號(hào)為禁止?fàn)顟B(tài)(不訪問狀態(tài))時(shí)，通過使所有列選擇信號(hào)CS為“L”電平(未選中狀態(tài))，從而可以使所有的VL線的電位升高到0.4V左右。據(jù)此，可以進(jìn)一步減小待機(jī)時(shí)的待機(jī)漏電流。另外，本實(shí)施方式的半導(dǎo)體裝置并不限于SRAM，也可以是多端口存儲(chǔ)器以及ROM等。
(實(shí)施方式3)
下面說明實(shí)施方式3。本實(shí)施方式的半導(dǎo)體裝置是將實(shí)施方式1所說明的如圖2或圖3所示的存儲(chǔ)單元1的電路用圖11或圖12所示的存儲(chǔ)單元1的電路替換而構(gòu)成的。在圖11所示的存儲(chǔ)單元1中，包括構(gòu)成用于存儲(chǔ)數(shù)據(jù)的反相鎖存器的反相器21a、21b；柵極與字線WL相連接的NMOS22a、22b。NMOS22a與位線/BL和反相器21a相連接，NMOS22b與位線BL和反相器21b相連接。
反相器21a包括連接在VL線和節(jié)點(diǎn)Na之間的PMOS23a；連接在節(jié)點(diǎn)Na和GND之間的NMOS24a。反相器21b包括連接在VL線和節(jié)點(diǎn)Nb之間的PMOS23b；連接在節(jié)點(diǎn)Nb和GND之間的NMOS24b。
PMOS23a和NMOS24a的柵極共同連接于節(jié)點(diǎn)Nb；PMOS23b和NMOS24b的柵極共同連接于節(jié)點(diǎn)Na。另外，PMOS23a、23b的襯底連接于VL線；NMOS24a、24b的襯底連接于GND。
圖12所示為如圖11所示的存儲(chǔ)單元1的變化例。如圖12所示的存儲(chǔ)單元1也包括反相器21a、21b和NMOS22a、22b。反相器21a、21b包括PMOS23a、23b和NMOS24a、24b。但是與圖11所示的存儲(chǔ)單元1不同的是，在圖12所示的存儲(chǔ)單元1中，PMOS23a、23b的襯底連接于VDD。
如上所述，和實(shí)施方式1中的NMOS24a、24b的源極連線(P阱襯底連線)與VL線相連接的方式不同，本實(shí)施方式中的PMOS23a、23b的源極連線(N阱襯底連線)與VL線相連接。
如圖11和圖12所示，由于PMOS23a、23b的源極連線與VL相連接，所以存儲(chǔ)單元電位控制電路SW的結(jié)構(gòu)也不同于如實(shí)施方式1所示的圖4(a)。圖13(a)所示為本實(shí)施方式的存儲(chǔ)單元電位控制電路SW的電路圖。圖13(a)所示的存儲(chǔ)單元電位控制電路SW設(shè)置有PMOS131，其作用是根據(jù)讀出使能信號(hào)SE對(duì)VL線與VDD斷開或者接通進(jìn)行控制。為了使當(dāng)VL線與VDD斷開時(shí)(PMOS131為OFF時(shí))、VL線的電位不會(huì)過度降低，追加有用于箝位的連接為二極管形式的PMOS132。當(dāng)使PMOS132的閾值電壓Vth為約0.4V、電源電壓VDD為1.2V時(shí)，正常動(dòng)作下VL線的電位只能降低到0.8V左右，因此可以起到防止存儲(chǔ)單元1所保存的數(shù)據(jù)被破壞的作用。
圖13(b)所示為基于讀出使能信號(hào)SE的存儲(chǔ)單元電位控制電路SW的狀態(tài)。當(dāng)讀出使能信號(hào)SE為“L”(禁止)時(shí)，PMOS131變?yōu)镺N狀態(tài)，VL線因與VDD接通而電位為1.2V。當(dāng)讀出使能信號(hào)SE為“H”(使能)時(shí)，PMOS131變?yōu)镺FF狀態(tài)，VL線與VDD斷開，同時(shí)由于PMOS132的影響，VL線的電位最低僅能降低到0.8V左右。
下面，就本實(shí)施方式的半導(dǎo)體裝置的讀出動(dòng)作進(jìn)行簡單說明。圖14所示為本實(shí)施方式的半導(dǎo)體裝置的時(shí)序圖。除VL線的電位的變化不同以外，圖14所示的時(shí)序圖與實(shí)施方式1的時(shí)序圖(圖5)基本上相同。因此，下面僅就不同點(diǎn)進(jìn)行說明，關(guān)于其它點(diǎn)的說明從略。
首先，在定時(shí)A，讀出使能信號(hào)SE的電平由“L”變?yōu)椤癏”，使存儲(chǔ)單元電位控制電路SW內(nèi)的PMOS131變?yōu)镺FF狀態(tài)。當(dāng)PMOS131變?yōu)镺FF狀態(tài)時(shí)，受到與位線對(duì)BL、/BL之間的耦合電容以及漏電流的影響，如圖14所示，VL線的電位從VDD的電位(1.2V)開始逐漸降低。因此，存儲(chǔ)單元1的PMOS23a、23b的柵極-源極間電壓下降，從而可以緩和位線對(duì)BL、/BL的電位變化。
如上所述，本實(shí)施方式的半導(dǎo)體裝置也具有通過緩和位線對(duì)BL、/BL的電位的變化而實(shí)現(xiàn)低功耗的效果。而且，在本實(shí)施方式的半導(dǎo)體裝置中，可以在不增加存儲(chǔ)單元1的布圖面積的情況下設(shè)置VL線。下面根據(jù)圖15所示的半導(dǎo)體裝置的布圖平面圖進(jìn)行具體說明。
在圖15所示的半導(dǎo)體裝置的布圖中，圖示了電源電壓VDD的連線、位線對(duì)BL、/BL、和GND的連線。圖15中虛線所包圍的部分表示構(gòu)成1位(比特)存儲(chǔ)單元1的部分。該虛線部分的形成橫跨P阱區(qū)域-N阱區(qū)域-P阱區(qū)域。因此，在如實(shí)施方式1所述的存儲(chǔ)單元1的NMOS22、24分別均與VL線相連接的情況下，必須在兩側(cè)的P阱區(qū)域?qū)L線進(jìn)行布線，使各存儲(chǔ)單元1必須確保2條VL線的布線空間。其結(jié)果是必須增加存儲(chǔ)單元1的布圖面積。
但在如本實(shí)施方式所述的PMOS23連接于VL線的情況下，只需在N阱區(qū)域內(nèi)對(duì)VL線進(jìn)行布線，使各存儲(chǔ)單元1只需確保1條VL線的布線空間。因此，為了對(duì)本實(shí)施方式的VL線進(jìn)行布線，無須增加存儲(chǔ)單元1的布圖面積。
(實(shí)施方式4)下面說明實(shí)施方式4。本實(shí)施方式的半導(dǎo)體裝置是在實(shí)施方式2所述的結(jié)構(gòu)中，使用圖11或圖12所示的存儲(chǔ)單元1的電路的例子。因此，在本實(shí)施方式中，采用圖16(a)所示的存儲(chǔ)單元電位控制電路SW替換實(shí)施方式2所涉及的存儲(chǔ)單元電位控制電路SW。
圖16(a)所示的存儲(chǔ)單元電位控制電路SW中，讀出使能信號(hào)SE和列選擇信號(hào)CS的邏輯運(yùn)算結(jié)果被輸入到圖13(a)所示的PMOS131的柵極端子。具體是在圖16(a)中設(shè)置與非(NAND)門161和反相器162，讀出使能信號(hào)SE由反相器162反相、輸入于與非門161的一端，列選擇信號(hào)CS輸入于與非門161的另一端，與非門161的輸出則輸入于PMOS131的柵極端子。
圖16(b)所示為基于讀出使能信號(hào)SE和列選擇信號(hào)CS的存儲(chǔ)單元電位控制電路SW的狀態(tài)。當(dāng)讀出使能信號(hào)SE和列選擇信號(hào)CS均為“L”(禁止和未選中狀態(tài))時(shí)，PMOS131變?yōu)镺FF狀態(tài)，VL線與VDD斷開，同時(shí)由于PMOS132的影響，VL線的電位最低僅能降低到0.8V左右。當(dāng)讀出使能信號(hào)SE為“H”(使能)而列選擇信號(hào)CS為“L”(未選中狀態(tài))時(shí)，PMOS131變?yōu)镺FF狀態(tài)，VL線與VDD斷開，同時(shí)由于PMOS132的影響，VL線的電位最低僅能降低到0.8V左右。
當(dāng)讀出使能信號(hào)SE為“L”(禁止)而列選擇信號(hào)CS為“H”(選中狀態(tài))時(shí)，PMOS131變?yōu)镺N狀態(tài)，VL線因與VDD接通而電位為1.2V。當(dāng)讀出使能信號(hào)SE和列選擇信號(hào)CS均為“H”(使能和選中狀態(tài))時(shí)，PMOS131變?yōu)镺FF狀態(tài)，VL線與VDD斷開，同時(shí)由于PMOS132的影響，VL線的電位最低僅能降低到0.8V左右。
如上所述，涉及本實(shí)施方式的半導(dǎo)體裝置可以達(dá)到與實(shí)施方式2和實(shí)施方式3相同的效果。
(實(shí)施方式5)下面說明實(shí)施方式5。本實(shí)施方式的半導(dǎo)體裝置用圖17所示的存儲(chǔ)單元1替換實(shí)施方式1至實(shí)施方式4之一所述的存儲(chǔ)單元1。與圖2或圖3所示的電路結(jié)構(gòu)不同，圖17所示的存儲(chǔ)單元1的電路結(jié)構(gòu)是將NMOS24a、24b的源極電位固定于GND，NMOS22a、22b、24a、24b的襯底電位可由通過VL線與之相連接的存儲(chǔ)單元電位控制電路SW進(jìn)行控制。半導(dǎo)體裝置的整體結(jié)構(gòu)圖與圖1相同，其詳細(xì)說明從略。
圖17所示的VL線與存儲(chǔ)單元電位控制電路SW相連接，并根據(jù)讀出使能信號(hào)向NMOS22a、22b、24a、24b提供襯底電位。本實(shí)施方式的存儲(chǔ)單元電位控制電路SW如圖18所示。在圖18所示的存儲(chǔ)單元電位控制電路SW中，設(shè)置有NMOS41，其作用是根據(jù)讀出使能信號(hào)SE對(duì)VL線與GND的斷開或者接通進(jìn)行控制。另外，追加有NMOS181，用于當(dāng)VL線與GND斷開時(shí)(NMOS為OFF時(shí))、使VL線與低于GND電位的電源VM2相連接。在此，電源VM2的電位為例如-0.4V左右。
在如圖18所示的存儲(chǔ)單元電位控制電路SW中，當(dāng)讀出使能信號(hào)SE為“L”(禁止)時(shí)，NMOS41變?yōu)镺N狀態(tài)，VL線因與GND接通而電位為0V。當(dāng)讀出使能信號(hào)SE為“H”(使能)時(shí)，NMOS41變?yōu)镺FF狀態(tài)，VL線與GND斷開，同時(shí)NMOS181變?yōu)镺N狀態(tài)，使VL線與電源VM2連接。因此，VL線的電位變?yōu)?0.4V左右。
本實(shí)施方式的半導(dǎo)體裝置的時(shí)序圖如圖19所示。下面根據(jù)圖19的時(shí)序圖說明涉及本實(shí)施方式的半導(dǎo)體裝置的動(dòng)作。在圖19中省略了與圖5的時(shí)序圖相同的信號(hào)的部分圖示。在訪問存儲(chǔ)單元1之前的初始狀態(tài)(時(shí)鐘CLK的上升沿之前)是預(yù)充電狀態(tài)。在預(yù)充電狀態(tài)下，讀出使能信號(hào)SE為“L”電平，因此VL線的電位為0V。因此，NMOS22a、22b、24a、24b的襯底電位為0V，與源極電位等電位。
當(dāng)開始對(duì)存儲(chǔ)單元1的訪問時(shí)，時(shí)鐘CLK的電平由“L”變?yōu)椤癏”，讀出周期1開始。首先，預(yù)充電信號(hào)PC(未圖示)的電平由“L”變?yōu)椤癏”，由行譯碼器2和列譯碼器6選中希望讀出的存儲(chǔ)單元1，并激活字線WL使其電平由“L”變?yōu)椤癏”。字線WL的電平升高后，根據(jù)存儲(chǔ)單元1所保存的數(shù)據(jù)，位線對(duì)BL、/BL中的一方的電位逐漸下降(未圖示)。隨之，列譯碼器6所選中的位線對(duì)BL、/BL和通過列選擇電路所連接的IO線對(duì)中一方的電位也同時(shí)下降(未圖示)。
在IO線對(duì)(位線對(duì)BL、/BL)中的一方的電位下降、IO線與/IO線間獲得充分的電位差的定時(shí)A，讀出放大器電路8在讀出使能信號(hào)SE的上升沿放大并讀出IO線對(duì)的電位差。而且，讀出放大器電路8根據(jù)所讀出的IO線對(duì)的電位差、對(duì)所讀出的存儲(chǔ)單元1的數(shù)據(jù)是“1”還是“0”進(jìn)行判斷。
在本實(shí)施方式中，在定時(shí)A，存儲(chǔ)單元電位控制電路SW接受到“H”電平的讀出使能信號(hào)SE，使NMOS41為OFF狀態(tài)，而使VL線與GND斷開。而NMOS181因“H”電平的讀出使能信號(hào)SE而變?yōu)镺N狀態(tài)，使VL線與電源VM2相連接。因此，VL線的電位如圖19所示逐漸下降至電源VM2的電位(例如-0.4V)。然后，讀出使能信號(hào)SE變?yōu)椤癓”電平，使NMOS181變?yōu)镺FF狀態(tài)、NMOS41變?yōu)镺N狀態(tài)，從而使VL線的電位回到0V。
由于VL線的電位從定時(shí)A開始下降，NMOS22a、22b、24a、24b的襯底電位也隨之降低。因此，NMOS22a、22b、24a、24b變?yōu)橐r底電位低于源極電位的反向偏置狀態(tài)。當(dāng)NMOS22a、22b、24a、24b變?yōu)榉聪蚱脿顟B(tài)時(shí)，NMOS22a、22b、24a、24b的閾值Vth因襯底偏置效應(yīng)而升高，使NMOS22a、22b、24a、24b的電流驅(qū)動(dòng)能力下降。因此，在本實(shí)施方式的半導(dǎo)體裝置中，從定時(shí)A開始，存儲(chǔ)單元1的電流減小，從而可以緩和位線對(duì)BL、/BL的電位變化，實(shí)現(xiàn)低功耗。
另外，雖然本實(shí)施方式采用了如圖17所示的VL線與NMOS22a、22b、24a、24b的襯底相連接的結(jié)構(gòu)，但本發(fā)明并不限于此，也可以是將NMOS22a、22b或者24a、24b的任何一組的襯底與VL線相連接的結(jié)構(gòu)。
(實(shí)施方式6)
下面說明實(shí)施方式6。本實(shí)施方式的結(jié)構(gòu)是用圖20所示的存儲(chǔ)單元電位控制電路SW替換實(shí)施方式5的存儲(chǔ)單元電位控制電路SW。本實(shí)施方式中，存儲(chǔ)單元1也是如圖17所示的電路結(jié)構(gòu)，即NMOS22a、22b、24a、24b的源極被固定于GND，NMOS22a、22b、24a、24b的襯底電位由VL線控制。由于整體電路結(jié)構(gòu)與圖1所示的結(jié)構(gòu)相同，詳細(xì)說明從略。
圖20所示的存儲(chǔ)單元電位控制電路SW中，設(shè)置有NMOS201，其作用是根據(jù)讀出使能信號(hào)SE對(duì)VL線與具有高于GND電位的電源VM3的斷開或者接通進(jìn)行控制。另外，追加有NMOS202，用于當(dāng)VL線與VM3斷開時(shí)(NMOS為OFF時(shí))、使VL線與GND相連接。在此，電源VM3的電位為例如0.4V左右。
在如圖20所示的存儲(chǔ)單元電位控制電路SW中，當(dāng)讀出使能信號(hào)SE為“L”(禁止)時(shí)，NMOS201變?yōu)镺N狀態(tài)，VL線因與電源VM3接通而電位為0.4V左右。當(dāng)讀出使能信號(hào)SE為“H”(使能)時(shí)，NMOS201變?yōu)镺FF狀態(tài)，VL線與電源VM3斷開，同時(shí)NMOS202變?yōu)镺N狀態(tài)，使VL線與GND連接。因此，VL線的電位變?yōu)?V。
本實(shí)施方式的半導(dǎo)體裝置的時(shí)序圖如圖21所示。在圖21中僅圖示了與實(shí)施方式5所示的圖19的時(shí)序圖不同的VL線的電位變化。下面根據(jù)圖21的時(shí)序圖說明涉及本實(shí)施方式的半導(dǎo)體裝置的動(dòng)作。
在本實(shí)施方式中，在預(yù)充電狀態(tài)，讀出使能信號(hào)SE為“L”電平，因此VL線的電位為電源VM3的電位(例如0.4V)。因此，NMOS22a、22b、24a、24b變?yōu)橐r底電位高于源極電位的正向偏置狀態(tài)。
隨后，在定時(shí)A，本實(shí)施方式中的存儲(chǔ)單元電位控制電路SW接收到“H”電平的讀出使能信號(hào)SE，使NMOS201為OFF狀態(tài)，而使VL線與電源VM3斷開。而NMOS202因“H”電平的讀出使能信號(hào)SE而變?yōu)镺N狀態(tài)，使VL線與GND相連接。因此，VL線的電位如圖21所示由電源VM3的電位(例如0.4V)逐漸下降為GND。然后，讀出使能信號(hào)SE變?yōu)椤癓”電平，使NMOS202變?yōu)镺FF狀態(tài)、NMOS201變?yōu)镺N狀態(tài)，從而使VL線的電位回到電源VM3的電位(例如0.4V)。
由于在本實(shí)施方式中，在定時(shí)A之前，NMOS22a、22b、24a、24b為正向偏置狀態(tài)，因此NMOS22a、22b、24a、24b的閾值會(huì)因襯底偏置效應(yīng)而降低，使NMOS22a、22b、24a、24b的電流驅(qū)動(dòng)能力提高。因此，在本實(shí)施方式的半導(dǎo)體裝置中，在電流驅(qū)動(dòng)能力較高的狀態(tài)下，由讀出放大器電路8進(jìn)行讀出動(dòng)作；從定時(shí)A開始，NMOS22a、22b、24a、24b的襯底電壓回到與源極電位相等的電位，重新回到電流驅(qū)動(dòng)能力較低的狀態(tài)。據(jù)此，在本實(shí)施方式中，與定時(shí)A之前相比，存儲(chǔ)單元1的電流減小，從而可以緩和位線對(duì)BL、/BL的電位變化，實(shí)現(xiàn)低功耗。
另外，雖然本實(shí)施方式也采用了如圖17所示的VL線與NMOS22a、22b、24a、24b的襯底相連接的結(jié)構(gòu)，但本發(fā)明并不限于此，也可以是將NMOS22a、22b或者24a、24b的任何一組的襯底與VL線相連接的結(jié)構(gòu)。
(實(shí)施方式7)以下說明實(shí)施方式7。如上所述的實(shí)施方式1～6就使用整體的硅襯底的情況進(jìn)行了說明，但本發(fā)明并不限于此，例如SOI(Silicon OnInsulator；絕緣體上硅)襯底也適用于實(shí)施方式1～6。圖22所示為使用SOI襯底的情況下的半導(dǎo)體裝置的剖面圖。在如圖22所示的半導(dǎo)體裝置中，在作為承載基板的Si襯底221上隔著埋入的絕緣層222形成半導(dǎo)體層223。在圖22所示的半導(dǎo)體層223上，設(shè)置有由元件隔離物224所分隔的PMOS225和NMOS226。實(shí)施方式1～6所述的電路結(jié)構(gòu)形成于半導(dǎo)體層223上。
如上所述，通過在SOI襯底上形成實(shí)施方式1～6的電路，減小了PMOS225以及NMOS226的擴(kuò)散層與硅襯底221之間所產(chǎn)生的電容(結(jié)電容)，因此可以減小信號(hào)線的寄生電容。例如，由于使用SOI襯底，也減小了實(shí)施方式1～6所示的位線對(duì)BL、/BL、以及VL線的電容，所以可以獲得更加低的功耗并提高速度。
(實(shí)施方式8)
圖24所示為本實(shí)施方式的半導(dǎo)體裝置的方框圖。圖24所示的半導(dǎo)體裝置的結(jié)構(gòu)包括作為中央運(yùn)算處理部分的CPU部分；通過多個(gè)連線與該CPU部分相連接的存儲(chǔ)部件。該存儲(chǔ)部件具有例如圖1或圖8所示的電路結(jié)構(gòu)。另外，在本實(shí)施方式的半導(dǎo)體裝置中，由CPU部分向存儲(chǔ)部件提供用于控制存儲(chǔ)部件的存儲(chǔ)部件選擇信號(hào)AS。具體是將該存儲(chǔ)部件選擇信號(hào)AS提供給存儲(chǔ)部件的存儲(chǔ)單元電位控制電路SW，用于對(duì)位線對(duì)BL、/BL的電位變化的緩和進(jìn)行控制。再有，圖24的方框圖僅為示例，本發(fā)明還可以采用其它結(jié)構(gòu)。
下面，就利用存儲(chǔ)部件選擇信號(hào)AS緩和位線對(duì)BL、/BL的電位變化的結(jié)構(gòu)進(jìn)行說明。首先，除新增了向存儲(chǔ)單元電位控制電路SW提供的存儲(chǔ)部件選擇信號(hào)AS以外，存儲(chǔ)部件的結(jié)構(gòu)與圖1或圖8基本相同，因此詳細(xì)說明從略。下面說明存儲(chǔ)單元電位控制電路SW的結(jié)構(gòu)。
圖25(a)所示為存儲(chǔ)單元電位控制電路SW的電路圖。與圖4(a)所示的存儲(chǔ)單元電位控制電路SW相同，在圖25(a)中，設(shè)置有用于使VL線與GND斷開或連接的NMOS41。但在圖4(a)中，輸入到NMOS41的柵極電極的信號(hào)只是經(jīng)過反相器的讀出使能信號(hào)SE；而在圖25(a)中，輸入到NMOS41的柵極電極的信號(hào)為經(jīng)過反相器的讀出使能信號(hào)SE與存儲(chǔ)部件選擇信號(hào)AS的與非信號(hào)。即，在NMOS41的柵極電極設(shè)置與非電路801，并向該與非電路801輸入經(jīng)過反相器802的讀出使能信號(hào)SE與存儲(chǔ)部件選擇信號(hào)AS。
與圖4(a)相同，圖25(a)所示的存儲(chǔ)單元電位控制電路SW也追加有用于箝位的連接為二極管形式的NMOS42，用于當(dāng)VL線與GND斷開時(shí)(NMOS41為OFF時(shí))、使VL線的電位不會(huì)過度升高。當(dāng)使NMOS42的閾值電壓Vth為約0.4V時(shí)，正常動(dòng)作下VL線的電位只能升高到0.4V左右，因此可以起到防止存儲(chǔ)單元1所保存的數(shù)據(jù)被破壞的作用。
圖25(b)所示為基于存儲(chǔ)部件選擇信號(hào)AS和讀出使能信號(hào)SE的存儲(chǔ)單元電位控制電路SW的狀態(tài)。當(dāng)存儲(chǔ)部件選擇信號(hào)AS為“H”(存儲(chǔ)部件為選中狀態(tài))時(shí)，與圖4(b)的狀態(tài)相同，當(dāng)讀出使能信號(hào)SE為“L”(無效)時(shí)，NMOS41變?yōu)镺N狀態(tài)，VL線因與GND接通而電位為0V。當(dāng)讀出使能信號(hào)SE為“H”(使能)時(shí)，NMOS41變?yōu)镺FF狀態(tài)，VL線與GND斷開，同時(shí)由于NMOS42的影響，VL線的電位最高僅能升高到0.4V左右。
另一方面，當(dāng)存儲(chǔ)部件選擇信號(hào)AS為“L”(存儲(chǔ)部件為未選中狀態(tài))時(shí)，無論讀出使能信號(hào)SE是“L”還是“H”，NMOS41均變?yōu)镺FF狀態(tài)，VL線與GND斷開，同時(shí)由于NMOS42的影響，VL線的電位最高僅能升高到0.4V左右。
圖26(a)所示為本實(shí)施方式的另外一種存儲(chǔ)單元電位控制電路SW的電路圖。在圖26(a)所示的存儲(chǔ)單元電位控制電路SW中，也設(shè)置有用于使VL線與GND斷開或連接的NMOS41。另外，追加有用于箝位的連接為二極管形式的NMOS42，以使當(dāng)VL線與GND斷開時(shí)(NMOS41為OFF時(shí))、VL線的電位不會(huì)過度升高。
圖26(a)所示的存儲(chǔ)單元電位控制電路SW與圖25(a)所示的存儲(chǔ)單元電位控制電路SW的不同點(diǎn)在于，NMOS41的柵極端子的輸入信號(hào)是追加了列選擇信號(hào)CS的與非信號(hào)。具體是在圖26(a)中，存儲(chǔ)部件選擇信號(hào)AS、列選擇信號(hào)CS以及被反相器802反相的讀出使能信號(hào)SE輸入到與非門801。與非門801的輸出由反相器803反相后輸入到NMOS41的柵極端子。
圖26(b)所示為基于存儲(chǔ)部件選擇信號(hào)AS、列選擇信號(hào)CS以及讀出使能信號(hào)SE的存儲(chǔ)單元電位控制電路SW的狀態(tài)。當(dāng)存儲(chǔ)部件選擇信號(hào)AS為“H”(存儲(chǔ)部件為選中狀態(tài))、列選擇信號(hào)CS為“L”(未選中)時(shí)，無論讀出使能信號(hào)SE為“L”(未選中狀態(tài))還是“H”(使能)，NMOS41均為OFF狀態(tài)，VL線與GND斷開，同時(shí)由于NMOS42的影響，VL線的電位最高僅能升高到0.4V左右。
當(dāng)存儲(chǔ)部件選擇信號(hào)AS為“H”(存儲(chǔ)部件為選中狀態(tài))、讀出使能信號(hào)SE為“L”(禁止)、列選擇信號(hào)為“H”(選中狀態(tài))時(shí)，NMOS41變?yōu)镺N狀態(tài)，VL線因與GND接通而電位為0V。當(dāng)存儲(chǔ)部件選擇信號(hào)AS為“H”(存儲(chǔ)部件為選中狀態(tài))、讀出使能信號(hào)SE和列選擇信號(hào)為“H”(使能和選中狀態(tài))時(shí)，NMOS41變?yōu)镺FF狀態(tài)，VL線與GND斷開，同時(shí)由于NMOS42的影響，VL線的電位最高僅能升高到0.4V左右。
當(dāng)存儲(chǔ)部件選擇信號(hào)AS為“L”(存儲(chǔ)部件為未選中狀態(tài))時(shí)、無論讀出使能信號(hào)SE和列選擇信號(hào)CS的狀態(tài)如何，NMOS41均為OFF狀態(tài)，VL線與GND斷開，同時(shí)由于NMOS42的影響，VL線的電位最高僅能升高到0.4V左右。
當(dāng)存儲(chǔ)單元電位控制電路SW使用圖25(a)或26(a)所示的電路時(shí)，存儲(chǔ)部件的動(dòng)作基本上與實(shí)施方式1或?qū)嵤┓绞?所述的動(dòng)作相同。即，當(dāng)使用圖25(a)或26(a)所示電路時(shí)，存儲(chǔ)部件的時(shí)序圖亦如圖5以及圖10所示。但是，當(dāng)存儲(chǔ)部件選擇信號(hào)AS為“L”(存儲(chǔ)部件為未選中狀態(tài))時(shí)，與圖10所示時(shí)序圖中的未選中列的情況相同。即，在存儲(chǔ)部件為未選中的狀態(tài)下，位線對(duì)BL、/BL的電位的變化從字線WL被激活的時(shí)刻開始得到緩和。因此，在本實(shí)施方式的半導(dǎo)體裝置中，即使在存儲(chǔ)部件為未選中狀態(tài)下，也可以實(shí)現(xiàn)低功耗。
在本實(shí)施方式中，存儲(chǔ)部件選擇信號(hào)AS僅提供給存儲(chǔ)單元電位控制電路SW，但是本發(fā)明并不限于此，存儲(chǔ)部件選擇信號(hào)AS也可以作為控制信號(hào)提供給行譯碼器2以及列譯碼器6。
另外，如圖24所示，在本實(shí)施方式中，采用的是由CPU部分直接向存儲(chǔ)部件提供存儲(chǔ)部件選擇信號(hào)AS的結(jié)構(gòu)，但本發(fā)明并不限于此，也可以采用圖27所示的電路結(jié)構(gòu)，向存儲(chǔ)部件提供存儲(chǔ)部件選擇信號(hào)AS。在圖27所示的電路結(jié)構(gòu)中，設(shè)置有譯碼器825和4個(gè)與(AND)電路826～829，用于向4個(gè)存儲(chǔ)部件821～824分別提供存儲(chǔ)部件選擇信號(hào)AS。當(dāng)CPU部分(未圖示)向譯碼器825提供存儲(chǔ)部件選擇地址時(shí)，譯碼器825分別向與電路826～829輸出信號(hào)。在與電路826～829中，該信號(hào)與來自CPU部分(未圖示)的芯片使能信號(hào)CE進(jìn)行與運(yùn)算，其輸出作為存儲(chǔ)部件選擇信號(hào)AS提供給存儲(chǔ)部件821～824。
如上所述，在涉及本實(shí)施方式的半導(dǎo)體裝置中，即使在由CPU部分提供給存儲(chǔ)部件的存儲(chǔ)部件選擇信號(hào)AS為未選中狀態(tài)的“L”(存儲(chǔ)部件為待機(jī)狀態(tài))的情況下，緩和裝置也可以緩和位線對(duì)BL、/BL的電位變化，從而可以降低功耗。
(實(shí)施方式9)圖28為本實(shí)施方式的半導(dǎo)體裝置的布圖平面圖。圖29所示為圖28所示的半導(dǎo)體裝置沿I-I面的剖面圖。另外，本實(shí)施方式的半導(dǎo)體裝置采用了含有完全溝槽(FT)和不完全溝槽(PT)的混合型SOI結(jié)構(gòu)。
如圖28所示，本實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)是在行方向上，按形成NMOS晶體管的P型區(qū)域(以下稱為P型區(qū)域)-形成PMOS晶體管的N型區(qū)域(以下稱為N型區(qū)域)-形成NMOS晶體管的P型區(qū)域的順序配置；P型區(qū)域和N型區(qū)域沿列方向延伸。如圖28和29所示，P型區(qū)域和N型區(qū)域之間由完全溝槽(FT)所隔離，在各自區(qū)域內(nèi)部的元件用非完全溝槽(PT)進(jìn)行隔離。另外，如圖29所示，完全溝槽(FT)的溝槽的形成一直達(dá)到Si襯底901上所埋入的絕緣層902。另一方面，非完全溝槽(PT)的溝槽的形成則未達(dá)到Si襯底901上所埋入的絕緣層902。
在如圖28所示的布圖中，圖示了擴(kuò)散區(qū)域905、作為半導(dǎo)體裝置的第1層的柵極連線903、和接觸孔904。圖28中的虛線所包圍的部分為構(gòu)成1位的存儲(chǔ)單元1的部分。該虛線所包圍部分橫跨了P型區(qū)域-N型區(qū)域-P型區(qū)域。虛線所包圍的部分具有在圖28的上下方向上鏡面對(duì)稱的結(jié)構(gòu)。另外，雖然未圖示，在本實(shí)施方式的半導(dǎo)體裝置中，在第1層上還層積有GND連線或者電源電壓VDD的連線、位線對(duì)BL、/BL等。
從圖29可以看出，本實(shí)施方式的半導(dǎo)體裝置中，P型區(qū)域和N型區(qū)域之間由完全溝槽(FT)完全地電隔離。但在P型區(qū)域和N型區(qū)域各自的區(qū)域內(nèi)，僅設(shè)置有非完全溝槽(PT)，而未設(shè)置完全溝槽(FT)。因此，在P型區(qū)域的區(qū)域內(nèi)，P型區(qū)域在列方向上是電連通的；在N型區(qū)域的區(qū)域內(nèi)，N型區(qū)域在列方向上也是電連通的。
圖30為圖28所示的半導(dǎo)體裝置沿II-II面的剖面圖。在圖30中，圖示了具有P+擴(kuò)散區(qū)域的905的PMOS結(jié)構(gòu)，而本實(shí)施方式的半導(dǎo)體裝置是將圖30所示的結(jié)構(gòu)左右連接而構(gòu)成的。在圖30中，未圖示非完全溝槽(PT)，但如圖28所示，在N型區(qū)域內(nèi)，設(shè)置有非完全溝槽(PT)。因此，圖28所示A點(diǎn)的N型區(qū)域與B點(diǎn)的N型區(qū)域在非完全溝槽(PT)下面是連通的?？傊?，由于N型區(qū)域在列方向上是連通的，所以可以以列為單位對(duì)N型區(qū)域的電位進(jìn)行控制。同樣，由于P型區(qū)域在列方向上也是連通的，所以也可以以列為單位對(duì)P型區(qū)域的電位進(jìn)行控制。
總之，如果在圖17等所示的存儲(chǔ)單元1中采用本實(shí)施方式所說明的混合型SOI結(jié)構(gòu)，就可以容易地以列為單位對(duì)NMOS22a、22b、24a、24b的襯底電位進(jìn)行控制。
權(quán)利要求
1.一種具有無刷新動(dòng)作的存儲(chǔ)部件的半導(dǎo)體裝置，其特征在于，包括呈矩陣狀配置的、用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)電路；用于從所述存儲(chǔ)電路中讀出所述數(shù)據(jù)的第1信號(hào)線；傳送用于控制所述存儲(chǔ)電路與所述第1信號(hào)線的連接的信號(hào)的第2信號(hào)線；通過檢測(cè)所述第1信號(hào)線上的電位變化或者電流變化，讀出并判斷數(shù)據(jù)的讀出放大器電路；和在所述讀出放大器電路的激活期間，緩和所述第1信號(hào)線上的電位變化或者電流變化的緩和裝置。
2.權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述存儲(chǔ)電路包括構(gòu)成用于存儲(chǔ)所述數(shù)據(jù)的反相鎖存器的第1反相器和第2反相器；所述緩和裝置包括配置于構(gòu)成所述第1和第2反相器的NMOS的源極端子與GND之間、根據(jù)所述讀出放大器電路的激活信號(hào)對(duì)所述源極端子與所述GND之間的連接進(jìn)行控制的電位控制電路。
3.權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述存儲(chǔ)電路包括構(gòu)成用于存儲(chǔ)所述數(shù)據(jù)的反相鎖存器的第1反相器和第2反相器；所述緩和裝置包括配置于構(gòu)成所述第1和第2反相器的PMOS的源極端子與電源之間、根據(jù)所述讀出放大器電路的激活信號(hào)對(duì)所述源極端子與所述電源之間的連接進(jìn)行控制的電位控制電路。
4.權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述存儲(chǔ)電路包括構(gòu)成用于存儲(chǔ)所述數(shù)據(jù)的反相鎖存器的第1反相器和第2反相器；和連接所述第1和第2反相器與所述第1信號(hào)線的傳輸MOS晶體管；所述緩和裝置包括根據(jù)所述讀出放大器電路的激活信號(hào)，對(duì)構(gòu)成所述第1和第2反相器的NMOS的襯底電位和/或所述傳輸MOS晶體管的襯底電位進(jìn)行控制的電位控制電路。
5.權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于所述電位控制電路在所述激活信號(hào)將所述讀出放大器電路激活的期間，對(duì)構(gòu)成所述第1和第2反相器的NMOS的襯底電位和/或所述傳輸MOS晶體管的襯底電位進(jìn)行控制，使其低于構(gòu)成所述第1和第2反相器的NMOS的源極電位。
6.權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于所述電位控制電路在所述激活信號(hào)將所述讀出放大器電路激活的期間，對(duì)構(gòu)成所述第1和第2反相器的NMOS的襯底電位和所述傳輸MOS晶體管的襯底電位中至少一方進(jìn)行控制，使其等于構(gòu)成所述第1和第2反相器的NMOS的源極電位；在其余的期間，對(duì)構(gòu)成所述第1和第2反相器的NMOS的襯底電位和所述傳輸MOS晶體管的襯底電位中的至少一方進(jìn)行控制，使之高于構(gòu)成所述第1和第2反相器的NMOS的源極電位。
7.權(quán)利要求1～6中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于所述緩和裝置僅針對(duì)執(zhí)行讀出的所述第1信號(hào)線緩和電位變化或者電流變化。
8.權(quán)利要求1～6中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置形成在SOI襯底上。
9.一種半導(dǎo)體裝置，其特征在于，包括呈矩陣狀配置的多個(gè)存儲(chǔ)單元；傳送從所述存儲(chǔ)單元中讀出的數(shù)據(jù)的第1信號(hào)線；傳送對(duì)所述存儲(chǔ)單元與所述第1信號(hào)線的連接進(jìn)行控制的信號(hào)的第2信號(hào)線；檢測(cè)在讀出動(dòng)作時(shí)根據(jù)從所述存儲(chǔ)單元中讀出的數(shù)據(jù)而在所述第1信號(hào)線上所發(fā)生的變化、并判斷數(shù)據(jù)的讀出放大器電路；和與所述存儲(chǔ)單元的規(guī)定節(jié)點(diǎn)相連接的電位控制電路，所述電位控制電路根據(jù)所述讀出放大器電路的激活信號(hào)，緩和在所述讀出動(dòng)作時(shí)根據(jù)從所述存儲(chǔ)單元中讀出的數(shù)據(jù)而在所述第1信號(hào)線上所發(fā)生的變化。
10.一種半導(dǎo)體裝置，其特征在于，包括呈矩陣狀配置的、用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)電路；用于從所述存儲(chǔ)電路中讀出所述數(shù)據(jù)的第1信號(hào)線；傳送用于對(duì)所述存儲(chǔ)電路與所述第1信號(hào)線的連接進(jìn)行控制的信號(hào)的第2信號(hào)線；通過檢測(cè)所述第1信號(hào)線上的電位變化或者電流變化，讀出并判斷數(shù)據(jù)的讀出放大器電路；具有在所述讀出放大器電路的激活期間、緩和所述第1信號(hào)線上的電位變化或者電流變化的緩和裝置的無刷新動(dòng)作的多個(gè)存儲(chǔ)部件；和對(duì)所述存儲(chǔ)部件進(jìn)行控制的中央運(yùn)算處理部分；在由所述中央運(yùn)算處理部分向所述存儲(chǔ)部件提供的存儲(chǔ)部件選擇信號(hào)為未選中狀態(tài)的情況下，所述緩和裝置也緩和所述第1信號(hào)線的電位變化或者電流變化。
11.權(quán)利要求1～6、10中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于所述半導(dǎo)體裝置形成在SOI襯底上；所述SOI襯底在形成所述存儲(chǔ)電路的列方向上具有電連通的P型區(qū)域和電連通的N型區(qū)域。
12.權(quán)利要求1～6、10中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于所述緩和裝置形成在形成所述存儲(chǔ)電路的區(qū)域附近、且在形成所述存儲(chǔ)電路的列方向的延長線上。
全文摘要
本發(fā)明提供一種可降低無用功耗的半導(dǎo)體裝置。本發(fā)明是一種無刷新動(dòng)作的半導(dǎo)體裝置，包括呈矩陣狀配置的、用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)電路1；用于從所述存儲(chǔ)電路中讀出所述數(shù)據(jù)的第1信號(hào)線BL、/BL；傳送用于對(duì)存儲(chǔ)電路1與第1信號(hào)線BL、/BL的連接進(jìn)行控制的信號(hào)的第2信號(hào)線WL；通過檢測(cè)所述第1信號(hào)線BL、/BL上的電位變化或者電流變化，判斷并讀出數(shù)據(jù)的讀出放大器電路8；和在讀出放大器電路8的激活期間，緩和所述第1信號(hào)線BL、/BL上的電位變化或者電流變化的緩和裝置SW。
文檔編號(hào)G11C11/419GK1758376SQ20051009784
公開日2006年4月12日 申請(qǐng)日期2005年8月30日 優(yōu)先權(quán)日2004年8月30日
發(fā)明者塚本康正, 新居浩二 申請(qǐng)人:株式會(huì)社瑞薩科技