專利名稱：在存儲設備中防止功率噪聲的級聯(lián)喚醒電路的制作方法
技術領域：
本發(fā)明涉及存儲設備，更特別地，涉及用于在存儲設備中將休眠模式轉換為活動模式的喚醒方法和喚醒電路。
背景技術：
在半導體存儲設備中，防止由電源中的噪聲產(chǎn)生的故障是很重要的。當半導體存儲設備工作時，有幾種噪聲源。當對電路的已放電部分同時預充電時，如果有噪聲，所產(chǎn)生的峰值電流是通常的來源。
特別是在存儲單元陣列中，當讀位單元的數(shù)據(jù)時，有很大的可能在位線對中將產(chǎn)生大的峰值電流。
關于普遍用于便攜電話系統(tǒng)中的存儲器類型的主要考慮之一是漏電流導致的損耗量。為此，提出了幾種架構，廣泛使用的一種架構是通過將存儲設備置于使電源電壓對存儲設備的施加失效的休眠模式來減少漏電流。然而，在存儲設備從休眠模式轉變到活動模式的喚醒操作期間，產(chǎn)生大量峰值電流。峰值電流由于電源線的阻抗導致IR壓降(IR drop)，從而供應到存儲單元電源電壓也下降。在最壞的情況下，電源電壓可能降到存儲單元的保持電壓以下，從而可能導致存儲單元的數(shù)據(jù)丟失。
圖1和圖2是現(xiàn)有SRAM(靜態(tài)隨機存取存儲器)存儲設備的喚醒電路的電路圖。
在用于實現(xiàn)低漏電流SRAM的電源電壓斷開(power-off)結構中，在喚醒操作期間，當將SRAM從休眠模式切換到準備模式時，使用喚醒操作將所有位線從地電壓預充電到電源電壓。在該操作期間，產(chǎn)生峰值電流，反過來導致電壓下降。
在如圖1所示的喚醒電路中，在喚醒操作期間，包含在一列中的所有預充電電路10同時工作。然而，當如圖1所示施加控制信號SC時，如果連接到控制信號線12的所有預充電電路10同時開始工作，則所有分別連接到預充電電路10的位線對同時被預充電到電源電壓，從而供應到存儲器的電源電壓下降。即，由于電源電壓降低發(fā)生的IR壓降威脅到SRAM位單元的數(shù)據(jù)。
圖2所示的喚醒電路分布峰值電流來解決圖1所示的喚醒電路中可能發(fā)生的問題。參照圖2，將連接到存儲單元的多個位線對劃分為多個塊2_1、2_m、...、2_n。此外，多個所劃分的塊中的每個包括多個用于分布峰值電流的倒相器鏈(inverter chain)26、28...。
控制信號SC通過喚醒控制線24輸入，并且對包含在第一塊2_1中的位線對預充電。特別地，控制信號SC輸入到包含在第一塊2_1中的預充電電路20來將連接到預充電電路20的位線預充電到電源電壓VDD。施加到第一塊2_1的控制信號SC由倒相器鏈26延遲，經(jīng)延遲的控制信號SC1由倒相器鏈26輸出，并輸入到包含在第二塊2_2中的預充電電路22來將連接到預充電電路22的位線預充電到電源電壓VDD。然后由倒相器鏈28對經(jīng)延遲的控制信號SC1延遲，由倒相器鏈28輸出的第二經(jīng)延遲的控制信號SC2對后續(xù)塊的位線對預充電。
倒相器鏈26、28允許喚醒操作在后續(xù)塊中開始，而不必確定在前面塊中喚醒操作是否已經(jīng)完成。因此，可能沒有適當?shù)胤植挤逯惦娏?。此外，當增加倒相器?6、28的延時來保護存儲單元的數(shù)據(jù)時，可能由于增加的喚醒定時容限導致定時損失。
圖3是圖2所示的喚醒電路的控制信號SC、SC1和SC2的時序圖。控制信號SC從控制信號輸出單元(未示出)輸出，而在輸出控制信號SC1后，從倒相器鏈26輸出的控制信號SC1延遲了延時d。
如圖3所示，不管相關的位線是否喚醒，每個倒相器鏈都將輸入控制信號延遲延時d。
圖4是圖解當圖2所示的喚醒電路處于喚醒模式時所生成的電源電壓的圖。參照圖4，當使用具有圖2所示的固定的延時d的倒相器鏈26、28時，由于后續(xù)塊的位線在前面塊的位線充分喚醒前就開始喚醒，因此出現(xiàn)IR壓降，并且如圖4所示，電源電壓(VDD)下降到低電壓?；蛘撸斖ㄟ^增加倒相器的數(shù)量來增加倒相器鏈中的延時的時候，增加了喚醒操作所需的總時間。

發(fā)明內容
本發(fā)明提供了一種可以順序喚醒多個塊的級聯(lián)喚醒電路。
本發(fā)明還提供了一種具有比現(xiàn)有倒相器鏈更小的電路尺寸的喚醒電路。
本發(fā)明又提供了一種影響存儲設備的喚醒操作但不影響其他操作的速度的喚醒電路。
在一個方面中，本發(fā)明指導一種存儲設備的喚醒電路，在該存儲設備中通過延遲鏈結構來預充電連接到多個存儲單元的位線對。喚醒電路包括對應于多個存儲塊的多個位線對；喚醒控制信號輸出單元，用于輸出控制信號來預充電位線對，以便將存儲設備從休眠模式喚醒到活動模式；和多個預充電延遲單元，用于當之前存儲塊中的控制信號和位線對經(jīng)歷喚醒操作時，將控制信號發(fā)送到與之后存儲塊相關的位線對。
在一個實施例中，從喚醒控制信號輸出單元輸出的控制信號隨后通過預充電延遲單元輸出到多個存儲塊的位線對。
在另一個實施例中，喚醒電路還包括連接單元，用于將控制信號發(fā)送到位線；和預充電電路，用于分別預充電位線對。每個連接單元包括NAND(與非)門，用于對控制信號和預充電信號執(zhí)行NAND操作；和連接延遲單元，用于延遲NAND門的輸出以及將經(jīng)延遲的輸出輸出到位線對。
在再一個實施例中，連接延遲單元包括多個倒相器。
在再一個實施例中，從連接延遲單元輸出的控制信號被輸入到預充電開關單元來提供電源電壓到位線對。
在再一個實施例中，預充電延遲單元包括第一開關，用于響應于預充電延遲單元的輸出信號，將信號從位線對傳送到第一節(jié)點；NAND門，用于對從前面塊接收的控制信號和從第一節(jié)點接收的信號執(zhí)行NAND操作，并且將結果輸出到第二節(jié)點；第二開關，用于響應于從第二節(jié)點接收的信號，將電源電壓傳送到第一節(jié)點；和倒相器，用于反轉從第二節(jié)點接收的信號，并且將控制信號作為預充電延遲單元的輸出信號發(fā)送到后續(xù)塊。
在再一個實施例中，第一和第二開關是PMOS晶體管。
在再一個實施例中，存儲設備是SRAM設備。
在另一個方面中，本發(fā)明指導一種存儲設備，包括包括多個存儲單元；多個連接到多個存儲單元并且被劃分成多個存儲塊的位線對；喚醒控制信號輸出單元，用于輸出控制信號來預充電位線對以便將存儲設備從休眠模式喚醒到活動模式；和多個預充電延遲單元，用于當確定之前存儲塊中的輸出控制信號和位線對已經(jīng)執(zhí)行喚醒操作時，將控制信號發(fā)送到與之后存儲塊相關聯(lián)的位線對。
在一個實施例中，該存儲設備還包括連接單元，用于將控制信號發(fā)送到位線；和預充電電路，用于分別預充電位線對。每個連接單元包括NAND門，用于對控制信號和預充電信號執(zhí)行與非操作；和連接延遲單元，用于延遲NAND門的輸出以及將經(jīng)延遲的輸出輸出到位線對。
在另一個實施例中，連接延遲單元包括多個倒相器。
在再一個實施例中，從連接延遲單元輸出的控制信號被輸入到預充電開關單元來傳送電源電壓到位線對。
在再一個實施例中，預充電延遲單元包括第一開關，用于響應于預充電延遲單元的輸出信號，將信號從位線對提供到第一節(jié)點；NAND門，用于對從前面塊接收的控制信號和從第一節(jié)點接收的信號執(zhí)行與非操作，并且將結果輸出到第二節(jié)點；第二開關，用于響應于從第二節(jié)點接收的信號，將電源電壓提供到第一節(jié)點；和倒相器，用于反轉從第二節(jié)點接收的信號，并且將控制信號作為預充電延遲單元的輸出信號發(fā)送到后續(xù)塊。
在再一個實施例中，第一和第二開關是PMOS晶體管。
在再一個實施例中，存儲設備是SRAM設備。
在另一個方面中，本發(fā)明指導一種存儲設備的喚醒方法，在該存儲設備中連接到單字線的、劃分成多個存儲塊的、多個存儲單元的位線對從休眠模式轉變到活動模式。該方法包括輸入喚醒控制信號；預充電對應于一個存儲塊的位線對；確定在該塊中的位線是否已經(jīng)經(jīng)歷了喚醒操作；和如果該塊的位線對已經(jīng)經(jīng)歷了喚醒操作，則將喚醒控制信號發(fā)送到對應于后續(xù)塊的位線對。
在一個實施例中，所述確定包括響應于喚醒控制信號，將該塊中的位線對的預充電電壓反饋到控制信號延遲單元；和對對應于該塊的位線的預充電電壓和喚醒控制信號執(zhí)行邏輯操作，并且輸出在控制信號延遲單元中的邏輯操作的結果。
在另一實施例中，存儲設備是SRAM設備。


通過參照附圖對其示范性實施例進行詳細描述，本發(fā)明的上述和其他特點及優(yōu)點將變得更加清楚。
圖1和2是現(xiàn)有SRAM(靜態(tài)隨機存取存儲器)存儲設備的喚醒電路的電路圖；圖3是圖2所示的喚醒電路的控制信號的時序圖；圖4是圖解當圖2所示的喚醒電路處于喚醒模式時所生成的電源電壓的圖；圖5是根據(jù)本發(fā)明的一個實施例的、SRAM的喚醒電路的電路圖；圖6是圖5所示的喚醒電路的控制信號的時序圖；圖7是圖解當圖5所示的喚醒電路處于喚醒模式時所生成的電源電壓的圖；和圖8是圖解根據(jù)本發(fā)明的另一實施例的、SRAM的喚醒方法的流程圖。
具體實施例方式
現(xiàn)在將更全面地參考其中顯示了本發(fā)明實施例的附圖來描述本發(fā)明。
在本發(fā)明中，提供一種級聯(lián)型喚醒電路，其中在已經(jīng)將前面塊置于喚醒模式中后將后續(xù)塊置于喚醒模式中。此外，本發(fā)明的喚醒電路在尺寸上比包括倒相器鏈的現(xiàn)有喚醒電路要小。此外，本發(fā)明的喚醒電路可以檢測由特定處理引起的喚醒延遲的改變，從而可以通過使用前面塊的位線作為NAND反饋架構的輸入來控制峰值電流。此外，喚醒電路只影響存儲設備的喚醒操作，而不影響其他系統(tǒng)操作的性能。
圖5是根據(jù)本發(fā)明的一個實施例的、SRAM設備的喚醒電路的電路圖。
參照圖5，SRAM喚醒電路包括多個存儲單元的位線對，其連接到單一字線并且通過延遲鏈結構來預充電。為此，喚醒電路包括多個位線對BL和/BL，被劃分成多個塊3_1，...，3_n-1和3_n；喚醒控制信號輸出單元(未示出)；連接單元36；預充電電路30；和預充電延遲單元32。
喚醒控制信號輸出單元輸出控制信號SC來預充電位線對以便將存儲設備從休眠模式喚醒。連接單元36將控制信號SC發(fā)送到用于預充電位線對BL和/BL的預充電電路30。預充電延遲單元32確定由喚醒控制信號輸出單元所輸出的控制信號SC是否導致對應的多個塊和與前面塊相關聯(lián)的位線對喚醒，如果是，則將控制信號SC施加到與前面塊相關的位線對。
由于預充電電路30和連接單元36的電路結構和功能與現(xiàn)有技術相同，省略對其詳細的描述。
預充電延遲單元32包括第一開關41，用于響應于預充電延遲單元32的輸出信號，將信號“sbit”40從位線對BL和/BL發(fā)送到第一節(jié)點37；NAND門43，用于對輸入到前面塊3_1的控制信號SC和從第一節(jié)點37接收的信號執(zhí)行NAND操作，并且將NAND門的輸出信號提供到第二節(jié)點38；第二開關42，用于響應于從第二節(jié)點38接收的信號，將電源電壓VDD提供到第一節(jié)點37；和倒相器44，用于反轉從第二節(jié)點38接收的信號，并且將控制信號SC1發(fā)送到后續(xù)塊。
在該示范性實施例中，第一開關41和第二開關42是PMOS晶體管，當輸入到門的信號為低電平時，這些開關打開。
參照圖5，當SRAM存儲設備處于休眠模式中時，模式控制信號SC、SC1、...、SCn開始變到低電平。因此，第二節(jié)點38處于高電平，而第二開關42維持在不活動狀態(tài)。由于控制信號SC1仍處于低電平，第一開關41維持在活動狀態(tài)?；蛘?，當SRAM存儲設備從活動模式改變到休眠模式時，導致控制信號SC、SC1、...、SCn以固定時延t1的間隙順序地過渡為低電平。
當SRAM設備處于SRAM設備從休眠模式變到活動模式的喚醒模式時，控制信號SC變到高電平。然后，將高電平的控制信號SC發(fā)送到預充電電路30來預充電包含在第一塊3_1中的位線對BL和/BL。因此，從位線(/BL)輸出到預充電延遲單元32的信號“sbit”變到高電平。
由于倒相器44的輸出信號SC1仍然處于低電平，第一開關MP1保持在導通狀態(tài)。因此，將信號“sbit”從位線(/BL)發(fā)送到第一節(jié)點，并且NAND門43的輸出以低電平發(fā)送。因此，由于作為NAND門43的輸出節(jié)點的第二節(jié)點38的電勢低，所以第二開關42導通，并且電源電壓VDD供應到第一節(jié)點37。然后，從倒相器44輸出的控制信號SC1發(fā)送高電平，該高電平反過來導致后續(xù)塊的位線對BL和/BL的預充電操作開始。
如果沒有充分預充電包含在前面塊中的位線對BL和/BL，則NAND門43的輸出為高電平，并且從預充電延遲單元32輸出的控制信號SC1停留在低電平，這是因為從位線(/BL)反饋到預充電延遲單元32的信號“sbit”為低電平。因此，如果沒有充分預充電包含在前面塊中的位線對BL和/BL，則用于控制包含在后續(xù)塊中的位線對BL和/BL的控制信號保持在低電平，從而喚醒操作不繼續(xù)到后續(xù)塊。
即，只有當充分預充電包含在前面塊中的位線對BL和/BL時，根據(jù)從位線對BL和/BL反饋的信號“sbit”，預充電延遲單元32的控制信號才能傳送到后續(xù)塊。
表1圖解了處于休眠模式和喚醒模式的每個信號和每個開關的狀態(tài)。
表1

即，在圖5中，通過輸入控制信號SC和用于指示多個塊的第一塊中的所有列從放電電壓電平ΔV上升到電源電壓VDD的信號來執(zhí)行喚醒操作，其中劃分多個塊用于減少峰值電流。從位線/BL反饋的信號“sbit”隨著列和由NAND門所產(chǎn)生的后續(xù)塊的控制信號SC1的電壓而上升到電源電壓VDD。通過重復該操作，順序地喚醒多個塊，并且通過分布喚醒電流減少了功率噪聲。
當執(zhí)行喚醒操作時，第一開關41發(fā)送位線電壓“sbit”，并且在動態(tài)(讀/寫)操作期間阻止(block)位線電壓“sbit”。當?shù)谝婚_關41為斷開時，第二開關42維持NAND門的輸入電平。喚醒電路可以配置成使得在通過選擇適當尺寸的晶體管適當設置NAND門的邏輯閾電壓來對前面塊充分執(zhí)行喚醒操作后，操作后續(xù)塊。
圖6是圖5所示的喚醒電路的控制信號的時序圖?？刂菩盘朣C、SC1、...、SCn分別從串聯(lián)的預充電延遲單元發(fā)出?？刂菩盘朣C、SC1、...、SCn分別控制第一塊的位線、第二塊的位線、第三塊的位線和第n塊的位線。
當SRAM從活動模式變到休眠模式時，將每個控制信號SC、SC1、...、SCn的變換延遲設置的延時t1并將其輸出。此外，在其中SRAM從休眠模式變回到活動模式的喚醒模式中，每個控制信號都延遲可變的延時(圖6中的t2和t3)，直到充分喚醒給定的塊的位線為止，并將其輸出。延時t2和t3表示當塊中的位線充分喚醒時的時間，并且可以隨著塊而改變。
圖7是圖解當圖5所示的喚醒電路處于喚醒模式時所生成的電源電壓的圖。
參照圖7，由于每個控制信號是根據(jù)從在前面塊中已經(jīng)充分喚醒的位線BL和/BL所反饋的信號“sbit”的電壓的，因此喚醒電流的分布式取出(draw)最小化了系統(tǒng)IR壓降。因此，如圖7所示，相比圖4中所示，大大減少了由喚醒操作產(chǎn)生的電源電壓VDD的下降。
圖8是圖解根據(jù)本發(fā)明一個實施例的、SRAM的喚醒方法的流程圖。
參照圖8，主機或其他外部控制系統(tǒng)指示處于休眠模式的SRAM喚醒到活動模式(操作800)。然后，發(fā)送喚醒控制信號(操作802)，并且預充電在第一塊中的所有位線(操作804)。預充電延遲單元32確定該塊中的反饋位線電壓是否大于預定電壓(操作806)。如果位線電壓不夠高，預充電延遲單元不發(fā)送控制信號到后續(xù)塊，并且等待該塊中的位線充分喚醒。
當位線電壓高于預定電壓時，預充電延遲單元的NAND門發(fā)送喚醒控制信號(操作808)。如果該塊是最后的塊(操作810)，則喚醒操作結束，如果該塊不是最后的塊，則預充電延時單元發(fā)送喚醒控制信號到后續(xù)塊(操作812)。然后，預充電后續(xù)塊中的所有位線(操作804)。
使用根據(jù)本發(fā)明的SRAM的喚醒電路，開銷比使用圖2所示的現(xiàn)有倒相器時少。此外，喚醒延遲可以根據(jù)從位線反饋的信號而不同地設置，從而可以控制峰值電流。同時，使用根據(jù)本發(fā)明的喚醒電路只影響存儲設備的喚醒操作，而不影響該設備的其他操作的速度。
根據(jù)本發(fā)明，可以通過使用從前面塊中的位線反饋的信號來確定何時發(fā)送喚醒控制信號，從而喚醒電路中的峰值電流。此外，因為控制了峰值電流，減少了電源電壓的變化，從而減少了功率噪聲并且可以保護存儲單元的數(shù)據(jù)。
雖然參照其示范性實施例特別顯示和描述了本發(fā)明，但本領域普通技術人員應當理解，在不背離由權利要求書所定義的本發(fā)明的宗旨和范圍的前提下可以對形式和細節(jié)進行各種改變。
權利要求
1.一種存儲設備的喚醒電路，在該存儲設備中通過延遲鏈結構來預充電連接到多個存儲單元的位線對，該喚醒電路包括對應于多個存儲塊的多個位線對；喚醒控制信號輸出單元，用于輸出控制信號來預充電位線對，以便將存儲設備從休眠模式喚醒到活動模式；和多個預充電延遲單元，用于當之前存儲塊中的控制信號和位線對經(jīng)歷喚醒操作時，將控制信號發(fā)送到與之后存儲塊相關的位線對。
2.如權利要求1所述的喚醒電路，其中，從喚醒控制信號輸出單元輸出的控制信號隨后通過預充電延遲單元輸出到多個存儲塊的位線對。
3.如權利要求1所述的喚醒電路，還包括連接單元，用于將控制信號發(fā)送到位線；和預充電電路，用于分別預充電位線對，其中每個連接單元包括NAND門，用于對控制信號和預充電信號執(zhí)行與非操作；和連接延遲單元，用于延遲NAND門的輸出以及將經(jīng)延遲的輸出輸出到位線對。
4.如權利要求3所述的喚醒電路，其中連接延遲單元包括多個倒相器。
5.如權利要求4所述的喚醒電路，其中，從連接延遲單元輸出的控制信號被輸入到預充電開關單元來提供電源電壓到位線對。
6.如權利要求1所述的喚醒電路，其中預充電延遲單元包括第一開關，用于響應于預充電延遲單元的輸出信號，將信號從位線對傳送到第一節(jié)點；NAND門，用于對從前面塊接收的控制信號和從第一節(jié)點接收的信號執(zhí)行與非操作，并且將結果輸出到第二節(jié)點；第二開關，用于響應于從第二節(jié)點接收的信號，將電源電壓傳送到第一節(jié)點；和倒相器，用于反轉從第二節(jié)點接收的信號，并且將控制信號作為預充電延遲單元的輸出信號發(fā)送到后續(xù)塊。
7.如權利要求6所述的喚醒電路，其中第一和第二開關是PMOS晶體管。
8.如權利要求1所述的喚醒電路，其中存儲設備是SRAM設備。
9.一種存儲設備，包括多個存儲單元；多個連接到多個存儲單元并且被劃分成多個存儲塊的位線對；喚醒控制信號輸出單元，用于輸出控制信號來預充電位線對以便將存儲設備從休眠模式喚醒到活動模式；和多個預充電延遲單元，用于當確定之前存儲塊中的輸出控制信號和位線對已經(jīng)執(zhí)行喚醒操作時，將控制信號發(fā)送到與之后存儲塊相關聯(lián)的位線對。
10.如權利要求9所述的存儲設備，還包括連接單元，用于將控制信號發(fā)送到位線；和預充電電路，用于分別預充電位線對，其中每個連接單元包括NAND門，用于對控制信號和預充電信號執(zhí)行與非操作；和連接延遲單元，用于延遲NAND門的輸出以及將經(jīng)延遲的輸出輸出到位線對。
11.如權利要求10所述的存儲設備，其中連接延遲單元包括多個倒相器。
12.如權利要求11所述的存儲設備，其中，從連接延遲單元輸出的控制信號被輸入到預充電開關單元來傳送電源電壓到位線對。
13.如權利要求9所述的存儲設備，其中預充電延遲單元包括第一開關，用于響應于預充電延遲單元的輸出信號，將信號從位線對提供到第一節(jié)點；NAND門，用于對從前面塊接收的控制信號和從第一節(jié)點接收的信號執(zhí)行與非操作，并且將結果輸出到第二節(jié)點；第二開關，用于響應于從第二節(jié)點接收的信號，將電源電壓提供到第一節(jié)點；和倒相器，用于反轉從第二節(jié)點接收的信號，并且將控制信號作為預充電延遲單元的輸出信號發(fā)送到后續(xù)塊。
14.如權利要求13所述的存儲設備，其中第一和第二開關是PMOS晶體管。
15.如權利要求9所述的存儲設備，其中存儲設備是SRAM設備。
16.一種存儲設備的喚醒方法，在該存儲設備中連接到單一字線的、劃分成多個存儲塊的、多個存儲單元的位線對從休眠模式轉變到活動模式，該喚醒方法包括輸入喚醒控制信號；預充電對應于一個存儲塊的位線對；確定在該塊中的位線是否已經(jīng)經(jīng)歷了喚醒操作；和如果該塊的位線對已經(jīng)經(jīng)歷了喚醒操作，則將喚醒控制信號發(fā)送到對應于后續(xù)塊的位線對。
17.如權利要求16所述的喚醒方法，其中所述確定包括響應于喚醒控制信號，將該塊中的位線對的預充電電壓反饋到控制信號延遲單元；和對對應于該塊的位線的預充電電壓和喚醒控制信號執(zhí)行邏輯操作，并且輸出在控制信號延遲單元中的邏輯操作的結果。
18.如權利要求16所述的喚醒方法，其中存儲設備是SRAM設備。
全文摘要
一種存儲設備的喚醒電路采用級聯(lián)鏈結構，其中將位線劃分成多個塊，如果根據(jù)塊中反饋的位線電壓確定一個塊的位線已經(jīng)經(jīng)歷了喚醒操作，則對后續(xù)塊執(zhí)行喚醒操作。因此，可以改變喚醒延遲，控制峰值電流，從而減少整個系統(tǒng)的功率噪聲。
文檔編號G11C7/12GK1725372SQ200510081018
公開日2006年1月25日 申請日期2005年6月27日 優(yōu)先權日2004年6月25日
發(fā)明者崔賢洙, 金炅來 申請人:三星電子株式會社